JP2536648Y2 - リセット信号入力回路 - Google Patents
リセット信号入力回路Info
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- JP2536648Y2 JP2536648Y2 JP11014690U JP11014690U JP2536648Y2 JP 2536648 Y2 JP2536648 Y2 JP 2536648Y2 JP 11014690 U JP11014690 U JP 11014690U JP 11014690 U JP11014690 U JP 11014690U JP 2536648 Y2 JP2536648 Y2 JP 2536648Y2
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- JP
- Japan
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- reset signal
- input terminal
- inverter
- circuit
- inverter inv
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Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案はリセット信号入力回路に関し、特に入力端子
における耐ノイズ性を向上したリセット信号入力回路に
関する。
における耐ノイズ性を向上したリセット信号入力回路に
関する。
（ロ）従来の技術 第３図は例えばマイコン、時計用IC等に用いられる従
来のリセット信号入力回路を示す回路図である。
来のリセット信号入力回路を示す回路図である。
図において、Tinは入力端子、Rinは入力抵抗、RPuは
プルアップ抵抗、INV1は第１のインバータ、INV2は第２
のインバータである。なお第２のインバータの出力は内
部回路（図示せず）に入力されている。
プルアップ抵抗、INV1は第１のインバータ、INV2は第２
のインバータである。なお第２のインバータの出力は内
部回路（図示せず）に入力されている。
次にこの回路の動作を説明する。
入力端子Tinにリセット信号（ロウレベル：接地電圧V
SS）が入力されていないときは、プルアップ抵抗RPuに
よって第１のインバータINV1の入力は電源電圧VCCに固
定されているので、第２のインバータINV2の出力はハイ
レベル（電源電圧VCC）となっている。
SS）が入力されていないときは、プルアップ抵抗RPuに
よって第１のインバータINV1の入力は電源電圧VCCに固
定されているので、第２のインバータINV2の出力はハイ
レベル（電源電圧VCC）となっている。
したがってこの場合は内部回路はリセットされない。
そして入力端子Tinにロウレベルのリセット信号が入
力されると、第１のインバータINV1の出力は電源電圧V
CCに立上り（ここでプルアップ抵抗RPuは比較的高抵抗
とする）、これに基づいて第２のインバータINV2の出力
はロウレベルに立下り、内部回路をリセットする。
力されると、第１のインバータINV1の出力は電源電圧V
CCに立上り（ここでプルアップ抵抗RPuは比較的高抵抗
とする）、これに基づいて第２のインバータINV2の出力
はロウレベルに立下り、内部回路をリセットする。
（ハ）考案が解決しようとする課題 しかし、リセット端子は例えばリセットボタンを押す
ことによる人体からの静電ノイズ等の外来ノイズが入り
易いという事情があり、この外来ノイズによって内部回
路がリセットされるおそれがある。
ことによる人体からの静電ノイズ等の外来ノイズが入り
易いという事情があり、この外来ノイズによって内部回
路がリセットされるおそれがある。
このような誤動作を第３図及び第４図を参照しながら
説明する。
説明する。
まず、リセット信号が入っていないときに入力端子T
inに第１のインバータINV1のしきい値電圧Vt1以下の図
示ノイズパルスが印加された場合、ノードａはこれを受
けて瞬間的に立上る。そしてノードａが第２のインバー
タINV2のしきい値電圧Vt2以上となるとこれを受けてノ
ードｂが瞬間的に立下る。このノードｂにおける立下り
パルスがリセット信号と誤認されて内部回路がリセット
されるおそれがある。特に、ノイズパルスが接地電圧V
SS以下の高電圧の場合はきわめて誤動作し易い。
inに第１のインバータINV1のしきい値電圧Vt1以下の図
示ノイズパルスが印加された場合、ノードａはこれを受
けて瞬間的に立上る。そしてノードａが第２のインバー
タINV2のしきい値電圧Vt2以上となるとこれを受けてノ
ードｂが瞬間的に立下る。このノードｂにおける立下り
パルスがリセット信号と誤認されて内部回路がリセット
されるおそれがある。特に、ノイズパルスが接地電圧V
SS以下の高電圧の場合はきわめて誤動作し易い。
本考案は斯上した従来の問題に鑑みてなされたもので
あり、外来ノイズによる誤動作を防止したリセット信号
入力回路を提供することを目的としている。
あり、外来ノイズによる誤動作を防止したリセット信号
入力回路を提供することを目的としている。
（ニ）課題を解決するための手段 本考案は、第１図に示す如く、入力端子Tinと接地電
圧VSSとの間に接続されたダイオードＤと、第１のイン
バータINV1と第２のインバータINV2との間に接続された
抵抗Ｒと、前記接地電圧VSSと第２のインバータINV2の
入力ノードとの間に接続された容量Ｃとを有し、入力端
子Tinに印加される外来ノイズによる誤動作を防止する
ことを特徴としている。
圧VSSとの間に接続されたダイオードＤと、第１のイン
バータINV1と第２のインバータINV2との間に接続された
抵抗Ｒと、前記接地電圧VSSと第２のインバータINV2の
入力ノードとの間に接続された容量Ｃとを有し、入力端
子Tinに印加される外来ノイズによる誤動作を防止する
ことを特徴としている。
（ホ）作用 上述の手段によれば、リセット信号が入力されていな
いときに入力端子Tinにノイズパルスが印加された場合
でも以下のような作用によって誤動作を防止できる。
いときに入力端子Tinにノイズパルスが印加された場合
でも以下のような作用によって誤動作を防止できる。
すなわち、ノイズパルスのピーク値が第１のインバー
タINV1のしきい値電圧Vt1以下接地電圧VSS以上の場合に
は前期容量Ｃと抵抗ＲとからなるCR時定数回路の積分作
用によって第１のインバータINV1の出力（ノードａ）の
立上りは十分に緩和され、第２のインバータINV2のしき
い値電圧V+2以上となるおそれはない。したがって第２
のインバータINV2の出力（ノードｂ）にノイズパルスの
影響が及ぶことはなく誤動作を防止できる。
タINV1のしきい値電圧Vt1以下接地電圧VSS以上の場合に
は前期容量Ｃと抵抗ＲとからなるCR時定数回路の積分作
用によって第１のインバータINV1の出力（ノードａ）の
立上りは十分に緩和され、第２のインバータINV2のしき
い値電圧V+2以上となるおそれはない。したがって第２
のインバータINV2の出力（ノードｂ）にノイズパルスの
影響が及ぶことはなく誤動作を防止できる。
そして、ノイズパルスのピーク値が接地電圧VSS以下
の高電圧の場合には、前記ダイオードＤが順方向にオン
し、容量Ｃのカップリングの効果によってノイズパルス
の影響とは逆にノードａを降下させるように作用するの
で、このような場合でも誤動作を防止できるのである。
の高電圧の場合には、前記ダイオードＤが順方向にオン
し、容量Ｃのカップリングの効果によってノイズパルス
の影響とは逆にノードａを降下させるように作用するの
で、このような場合でも誤動作を防止できるのである。
（ヘ）実施例 第１図は、本考案のリセット信号入力回路を示す回路
図である。図において、Tinは入力端子、Rinは入力抵
抗、RPuはプルアップ抵抗、INV1は第１のインバータ、I
NV2は第２のインバータである。第２のインバータINV2
の出力（ノードｂ）は内部回路（図示せず）に入力され
ている。
図である。図において、Tinは入力端子、Rinは入力抵
抗、RPuはプルアップ抵抗、INV1は第１のインバータ、I
NV2は第２のインバータである。第２のインバータINV2
の出力（ノードｂ）は内部回路（図示せず）に入力され
ている。
ここまでの構成は従来技術の構成と変わらない。
本考案の特徴とする点は、入力端子Tinと接地電圧VSS
との間に接続されたダイオードＤと、第１のインバータ
INV1と第２のインバータINV2との間に接続された抵抗Ｒ
と、前記接地電圧VSSと第２のインバータINV2の入力ノ
ード（ノードａ）との間に接続された容量Ｃとを有し、
入力端子Tinに印加される外来ノイズによる誤動作を防
止することにある。
との間に接続されたダイオードＤと、第１のインバータ
INV1と第２のインバータINV2との間に接続された抵抗Ｒ
と、前記接地電圧VSSと第２のインバータINV2の入力ノ
ード（ノードａ）との間に接続された容量Ｃとを有し、
入力端子Tinに印加される外来ノイズによる誤動作を防
止することにある。
なお前記ダイオードＤは、例えばＮ型半導体領域が入
力端子Tinに接続され、Ｐ型半導体領域が接地電圧VSSに
接続されたPN接合から成る。
力端子Tinに接続され、Ｐ型半導体領域が接地電圧VSSに
接続されたPN接合から成る。
第２図は本考案のリセット信号入力回路の動作を説明
する波形図である。
する波形図である。
ここでは入力端子Tinに接地電圧VSS以下のノイズパル
スが印加された場合の誤動作防止動作について同図を参
照しながら説明する。
スが印加された場合の誤動作防止動作について同図を参
照しながら説明する。
まず図示ノイズパルスが入力端子Tinに印加される
と、これを受けてノードａは第１のインバータINV1反転
作用によってロウレベルから立上る方向へ変化しようと
する。しかし前記容量Ｃと抵抗ＲからなるCR時定数回路
の積分作用によってこの変化は緩和される。しかも、ダ
イオードＤは順方向にオンし、容量Ｃのカップリング効
果によってノードａは逆に降下するので、第２のインバ
ータINV2のしきい値電圧Vt2以上に立上ることなく誤動
作を防止できるのである。
と、これを受けてノードａは第１のインバータINV1反転
作用によってロウレベルから立上る方向へ変化しようと
する。しかし前記容量Ｃと抵抗ＲからなるCR時定数回路
の積分作用によってこの変化は緩和される。しかも、ダ
イオードＤは順方向にオンし、容量Ｃのカップリング効
果によってノードａは逆に降下するので、第２のインバ
ータINV2のしきい値電圧Vt2以上に立上ることなく誤動
作を防止できるのである。
また、ノイズパルスが接地電圧VSS以上の場合にはダ
イオードＤは順方向にオンしないが、CR時定数回路が同
様にノイズパルスを平滑化するように働くため同様に誤
動作を防止することができる。
イオードＤは順方向にオンしないが、CR時定数回路が同
様にノイズパルスを平滑化するように働くため同様に誤
動作を防止することができる。
なお、CR時定数回路の設けられる箇所は本実施例には
限られず、入力端子Tinから奇数段目のインバータと次
段インバータの間に設けられていれば同様な作用効果が
得られる。
限られず、入力端子Tinから奇数段目のインバータと次
段インバータの間に設けられていれば同様な作用効果が
得られる。
（ト）考案の効果 以上説明したように本考案によれば入力端子Tinに接
地電圧VSS以下の過大なノイズが印加された場合でも内
部回路の誤動作を防止したリセット信号入力回路を提供
することができる。特に、マイコン、時計用IC等のリセ
ット信号入力回路として好適である。
地電圧VSS以下の過大なノイズが印加された場合でも内
部回路の誤動作を防止したリセット信号入力回路を提供
することができる。特に、マイコン、時計用IC等のリセ
ット信号入力回路として好適である。
第１図は本考案のリセット信号入力回路を示す回路図、
第２図は本考案のリセット信号入力回路の動作を示す波
形図、第３図は従来のリセット信号入力回路を示す回路
図、第４図は従来のリセット信号入力回路の動作を示す
波形図である。 Tin……入力端子、Rin……入力抵抗、RPu……プルアッ
プ抵抗、INV1……第１のインバータ、INV2……第２のイ
ンバータ、Ｄ……ダイオード、Ｒ……抵抗、Ｃ……容
量、VCC……電源電圧、VSS……接地電圧。
第２図は本考案のリセット信号入力回路の動作を示す波
形図、第３図は従来のリセット信号入力回路を示す回路
図、第４図は従来のリセット信号入力回路の動作を示す
波形図である。 Tin……入力端子、Rin……入力抵抗、RPu……プルアッ
プ抵抗、INV1……第１のインバータ、INV2……第２のイ
ンバータ、Ｄ……ダイオード、Ｒ……抵抗、Ｃ……容
量、VCC……電源電圧、VSS……接地電圧。
Claims (1)
- 【請求項１】入力端子Tinと接地電圧VSSとの間に接続さ
れたダイオードＤと、 入力端子Tinから奇数段目のインバータINV1と次段のイ
ンバータINV2との間に接続された抵抗Ｒと、 前記接地電圧VSSと次段インバータINV2の入力ノードと
の間に接続された容量Ｃとを有し、入力端子Tinに印加
される外来ノイズによる誤動作を防止することを特徴と
するリセット信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11014690U JP2536648Y2 (ja) | 1990-10-19 | 1990-10-19 | リセット信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11014690U JP2536648Y2 (ja) | 1990-10-19 | 1990-10-19 | リセット信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0466814U JPH0466814U (ja) | 1992-06-12 |
| JP2536648Y2 true JP2536648Y2 (ja) | 1997-05-21 |
Family
ID=31857440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11014690U Expired - Lifetime JP2536648Y2 (ja) | 1990-10-19 | 1990-10-19 | リセット信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536648Y2 (ja) |
-
1990
- 1990-10-19 JP JP11014690U patent/JP2536648Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0466814U (ja) | 1992-06-12 |
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