JP2577127Y2 - リセット信号入力回路 - Google Patents
リセット信号入力回路Info
- Publication number
- JP2577127Y2 JP2577127Y2 JP1990113874U JP11387490U JP2577127Y2 JP 2577127 Y2 JP2577127 Y2 JP 2577127Y2 JP 1990113874 U JP1990113874 U JP 1990113874U JP 11387490 U JP11387490 U JP 11387490U JP 2577127 Y2 JP2577127 Y2 JP 2577127Y2
- Authority
- JP
- Japan
- Prior art keywords
- reset signal
- inv
- signal input
- mos transistor
- input circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【考案の詳細な説明】 （イ）産業上の利用分野 本考案はリセット信号入力回路に関し、特に入力端子
における耐ノイズ性を向上したリセット信号入力回路に
関する。
における耐ノイズ性を向上したリセット信号入力回路に
関する。
（ロ）従来の技術 半導体集積回路の入力回路においては、動作中に外来
ノイズが入力端子が印加されることにより内部回路が誤
動作する場合がある。
ノイズが入力端子が印加されることにより内部回路が誤
動作する場合がある。
特にマイクロコンピュータ及び時計用IC等に用いられ
るリセット信号入力回路においては、人体からの静電ノ
イズ等の外来ノイズが入り易く、この外来ノイズによっ
て内部回路が誤まってリセットされるおそれがあった。
るリセット信号入力回路においては、人体からの静電ノ
イズ等の外来ノイズが入り易く、この外来ノイズによっ
て内部回路が誤まってリセットされるおそれがあった。
そこで第３図に示すリセット信号入力回路が考えられ
た。
た。
図において、Tinは入力端子、Rinは入力抵抗、Rplは
プルダウン抵抗、INV1,INV2,INV3及びINV4はインバータ
である。そしてインバータINV2の出力ノードａには、容
量Ｃ及び抵抗ＲからなるCR時定数回路が設けられてい
る。なお、インバータINV4の出力は内部回路（図示せ
ず）に入力されている。
プルダウン抵抗、INV1,INV2,INV3及びINV4はインバータ
である。そしてインバータINV2の出力ノードａには、容
量Ｃ及び抵抗ＲからなるCR時定数回路が設けられてい
る。なお、インバータINV4の出力は内部回路（図示せ
ず）に入力されている。
次にこの回路の動作を説明する。
まず入力端子Tinにリセット信号（ハイレベル：電源
電圧VCC）が入力されていないときは、プルダウン抵抗R
plによってインバータINV1の入力は接地電圧VSSに固定
され、インバータINV4の出力はロウレベル（接地電圧V
SS）となっている。
電圧VCC）が入力されていないときは、プルダウン抵抗R
plによってインバータINV1の入力は接地電圧VSSに固定
され、インバータINV4の出力はロウレベル（接地電圧V
SS）となっている。
次に図示した正極性のノイズパルスが入力端子Tinに
印加されるとこのノイズパルスはインバータINV1及びIN
V2を介してノードａへ伝達されるが、CR時定数回路の積
分作用によってノードａの立ち上がりはインバータINV3
のしきい値電圧Vt3以下に緩和され、インバータINV4の
出力はロウレベルに保持される。
印加されるとこのノイズパルスはインバータINV1及びIN
V2を介してノードａへ伝達されるが、CR時定数回路の積
分作用によってノードａの立ち上がりはインバータINV3
のしきい値電圧Vt3以下に緩和され、インバータINV4の
出力はロウレベルに保持される。
そして、入力端子Tinに比較的長いリセット信号が入
力されると、ノードａは徐々に立ち上がり、これを受け
てインバータINV3及びINV4はリセット信号を高速に伝達
し、内部回路がリセットされる。
力されると、ノードａは徐々に立ち上がり、これを受け
てインバータINV3及びINV4はリセット信号を高速に伝達
し、内部回路がリセットされる。
（ハ）考案が解決しようとする課題 しかしながら、第２図に示す如くノイズパルスのパル
ス高が電源電圧VCC以上の高電圧になると、ノードａに
伝達されるパルス幅及びパルス高が大きくなり、ノード
ａの立ち上がりをしきい値電圧Vt3以下に抑制すること
が困難となる。（波形Ａ） そこでCR時定数をあらかじめ大きく設定することが考
えられるが、これにはパターン面積上の制約があり、ま
たリセット信号が内部回路へ到達する時間が長くなると
いう欠点がある。
ス高が電源電圧VCC以上の高電圧になると、ノードａに
伝達されるパルス幅及びパルス高が大きくなり、ノード
ａの立ち上がりをしきい値電圧Vt3以下に抑制すること
が困難となる。（波形Ａ） そこでCR時定数をあらかじめ大きく設定することが考
えられるが、これにはパターン面積上の制約があり、ま
たリセット信号が内部回路へ到達する時間が長くなると
いう欠点がある。
本考案は斯上した問題に鑑みてなされたものであり、
高電圧のノイズパルスに対する耐ノイズ性を向上したリ
セット信号入力回路を提供することを目的としている。
高電圧のノイズパルスに対する耐ノイズ性を向上したリ
セット信号入力回路を提供することを目的としている。
（ニ）課題を解決するための手段 本考案は、入力端子Tinから偶数段目のインバータ、
例えばINV2の出力ノードａと接地電圧VSSの間に高しき
い値電圧VT（VCC＋ΔＶ）のＮチャンネル型MOSトランジ
スタQNHが設けられ、該Ｎチャンネル型MOSトランジスタ
QNHのゲートに該入力端子Tinが接続されていることを特
徴としている。
例えばINV2の出力ノードａと接地電圧VSSの間に高しき
い値電圧VT（VCC＋ΔＶ）のＮチャンネル型MOSトランジ
スタQNHが設けられ、該Ｎチャンネル型MOSトランジスタ
QNHのゲートに該入力端子Tinが接続されていることを特
徴としている。
（ホ）作用 上述の手段によれば、入力端子TinにVCC＋ΔＶ以上の
高電圧のノイズパルスが印加されると、Ｎチャンネル型
MOSトランジスタQNHがオン状態となり、ノイズパルスに
よるノードａの立ち上がりを相殺するように作用するの
で、高電圧のノイズパルスによる内部回路の誤動作を防
止することが可能となる。
高電圧のノイズパルスが印加されると、Ｎチャンネル型
MOSトランジスタQNHがオン状態となり、ノイズパルスに
よるノードａの立ち上がりを相殺するように作用するの
で、高電圧のノイズパルスによる内部回路の誤動作を防
止することが可能となる。
（ヘ）実施例 第１図は本考案の実施例に係るリセット信号回路の回
路図である。
路図である。
図において、Tinは入力端子、Rinは入力抵抗、Rplは
プルダウン抵抗、INV1,INV2,INV3及びINV4はインバータ
である。QP及びQNはインバータINV2を構成する通常のＰ
チャンネル型MOSトランジスタ及びＮチャンネル型MOSト
ランジスタである。QNHは高しきい値電圧VT（VCC＋Δ
Ｖ）を有するＮチャンネル型MOSトランジスタである。
プルダウン抵抗、INV1,INV2,INV3及びINV4はインバータ
である。QP及びQNはインバータINV2を構成する通常のＰ
チャンネル型MOSトランジスタ及びＮチャンネル型MOSト
ランジスタである。QNHは高しきい値電圧VT（VCC＋Δ
Ｖ）を有するＮチャンネル型MOSトランジスタである。
ここでΔＶは高しきい値電圧のばらつき等を考慮して
適当な正の値に設定される。電源電圧VCCを5.0Vとすれ
ば高しきい値電圧VTは6.0V（ΔＶ＝1.0V）程度が適当で
ある。また、高しきい値電圧VTのＮチャンネル型トラン
ジスタQNHはターンオン時におけるＰチャンネル型トラ
ンジスタQPとの引き合いを考慮してＰチャンネル型トラ
ンジスタQPよりも低インピーダンスに形成されているこ
とが望ましい。
適当な正の値に設定される。電源電圧VCCを5.0Vとすれ
ば高しきい値電圧VTは6.0V（ΔＶ＝1.0V）程度が適当で
ある。また、高しきい値電圧VTのＮチャンネル型トラン
ジスタQNHはターンオン時におけるＰチャンネル型トラ
ンジスタQPとの引き合いを考慮してＰチャンネル型トラ
ンジスタQPよりも低インピーダンスに形成されているこ
とが望ましい。
次に第１図及び第２図を参照しながらこの回路の動作
を説明する。まず入力端子Tinにリセット信号が入力さ
れていないときは、プルダウン抵抗Rplによってインバ
ータINV1の入力は接地電圧VSSに固定され、インバータI
NV4の出力はロウレベル（接地電圧VSS）となっている。
を説明する。まず入力端子Tinにリセット信号が入力さ
れていないときは、プルダウン抵抗Rplによってインバ
ータINV1の入力は接地電圧VSSに固定され、インバータI
NV4の出力はロウレベル（接地電圧VSS）となっている。
そして第２図に示した如く高電圧の正極性ノイズパル
ス（パルス高:30V程度）が入力端子Tinに印加される
と、インバータINV1を介してインバータINV2のＰチャン
ネル型MOSトランジスタQPがオンし、ノードａを立ち上
げるように作用するが、Ｎチャンネル型MOSトランジス
タQNHもほぼ同時にオンしノードａの立ち上がりを相殺
するように作用するので、ノードａの立ち上がりをしき
い値電圧Vt3以下に抑制し、誤動作を防止することが可
能となる。（波形Ｂ） そして、入力端子Tinにリセット信号（5V）が入力さ
れるとノードａは正常に立ち上がり（Ｎチャンネル型ト
ランジスタQNHはオフ状態となっている）、インバータI
NV3及びINV4を介して内部回路がリセットされる。
ス（パルス高:30V程度）が入力端子Tinに印加される
と、インバータINV1を介してインバータINV2のＰチャン
ネル型MOSトランジスタQPがオンし、ノードａを立ち上
げるように作用するが、Ｎチャンネル型MOSトランジス
タQNHもほぼ同時にオンしノードａの立ち上がりを相殺
するように作用するので、ノードａの立ち上がりをしき
い値電圧Vt3以下に抑制し、誤動作を防止することが可
能となる。（波形Ｂ） そして、入力端子Tinにリセット信号（5V）が入力さ
れるとノードａは正常に立ち上がり（Ｎチャンネル型ト
ランジスタQNHはオフ状態となっている）、インバータI
NV3及びINV4を介して内部回路がリセットされる。
なお、本実施例においてはＮチャンネル型MOSトラン
ジスタQNHは入力端子Tinから２段目のインバータINV2の
出力ノードａに設けられているが、偶数段目のインバー
タの出力ノードに設けられていれば、同様な誤動作防止
の効果が得られるものである。
ジスタQNHは入力端子Tinから２段目のインバータINV2の
出力ノードａに設けられているが、偶数段目のインバー
タの出力ノードに設けられていれば、同様な誤動作防止
の効果が得られるものである。
（ト）考案の効果 以上説明したように、本考案によれば、電源電圧VCC
以上の高電圧の外来ノイズに対する耐ノイズ性を向上し
た半導体集積回路を実現することができる。
以上の高電圧の外来ノイズに対する耐ノイズ性を向上し
た半導体集積回路を実現することができる。
第１図は本考案の実施例に係るリセット信号入力回路の
回路図、第２図は本考案の実施例に係るリセット信号入
力回路の動作を示す波形図、第３図は従来例に係るリセ
ット信号入力回路の回路図である。 Tin……入力端子、Rin……入力抵抗、Rpl……プルダウ
ン抵抗、INV1,INV2,INV3,INV4……インバータ、Ｃ……
容量、Ｒ……抵抗、QP……Ｐチャンネル型MOSトランジ
スタ、QN……Ｎチャンネル型MOSトランジスタ、QNH……
高しきい値電圧VTのＮチャンネル型MOSトランジスタ、V
t3……インバータINV3のしきい値電圧、VCC……電源電
圧、VSS……接地電圧。
回路図、第２図は本考案の実施例に係るリセット信号入
力回路の動作を示す波形図、第３図は従来例に係るリセ
ット信号入力回路の回路図である。 Tin……入力端子、Rin……入力抵抗、Rpl……プルダウ
ン抵抗、INV1,INV2,INV3,INV4……インバータ、Ｃ……
容量、Ｒ……抵抗、QP……Ｐチャンネル型MOSトランジ
スタ、QN……Ｎチャンネル型MOSトランジスタ、QNH……
高しきい値電圧VTのＮチャンネル型MOSトランジスタ、V
t3……インバータINV3のしきい値電圧、VCC……電源電
圧、VSS……接地電圧。
Claims (2)
- 【請求項１】入力端子から偶数段目のインバータの出力
ノードと接地電圧の間に高しきい値電圧のＮチャンネル
型MOSトランジスタが設けられ、該Ｎチャンネル型MOSト
ランジスタのゲートに該入力端子が接続されていること
を特徴とするリセット信号入力回路。 - 【請求項２】前記Ｎチャンネル型MOSトランジスタは、
前記インバータのＰチャンネル型MOSトランジスタより
も低インピーダンスに形成されていることを特徴とする
請求項第１項記載のリセット信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990113874U JP2577127Y2 (ja) | 1990-10-29 | 1990-10-29 | リセット信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1990113874U JP2577127Y2 (ja) | 1990-10-29 | 1990-10-29 | リセット信号入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0469927U JPH0469927U (ja) | 1992-06-22 |
| JP2577127Y2 true JP2577127Y2 (ja) | 1998-07-23 |
Family
ID=31861498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1990113874U Expired - Fee Related JP2577127Y2 (ja) | 1990-10-29 | 1990-10-29 | リセット信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577127Y2 (ja) |
-
1990
- 1990-10-29 JP JP1990113874U patent/JP2577127Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0469927U (ja) | 1992-06-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3756961B2 (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPH041440B2 (ja) | ||
| JPH01137817A (ja) | 遅延回路 | |
| JP2748950B2 (ja) | パワーオンリセット回路 | |
| JPH0159772B2 (ja) | ||
| JP2577127Y2 (ja) | リセット信号入力回路 | |
| JPH0316648B2 (ja) | ||
| JP2758735B2 (ja) | 論理回路 | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| JPH0720165A (ja) | 電圧検出回路 | |
| JPH0351334B2 (ja) | ||
| JP2803448B2 (ja) | 出力回路 | |
| JPH03102911A (ja) | クロック信号発生回路 | |
| JP2838879B2 (ja) | 高耐圧出力回路 | |
| JPH06104713A (ja) | リセット信号入力回路 | |
| JPS62248306A (ja) | 出力バツフア回路 | |
| JPS5854875A (ja) | インバ−タ回路 | |
| JPS5842658B2 (ja) | レベルヘンカンカイロノ ホゴカイロ | |
| JPH04237214A (ja) | クロックドインバータ | |
| JPS61123167A (ja) | 半導体集積回路 | |
| JPH0453453B2 (ja) | ||
| JPH03248619A (ja) | 半導体出力回路 | |
| JP3455463B2 (ja) | 入力バッファ回路 | |
| JP2536648Y2 (ja) | リセット信号入力回路 | |
| JPH0426249B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |