JPH0453453B2 - - Google Patents
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- Publication number
- JPH0453453B2 JPH0453453B2 JP8804987A JP8804987A JPH0453453B2 JP H0453453 B2 JPH0453453 B2 JP H0453453B2 JP 8804987 A JP8804987 A JP 8804987A JP 8804987 A JP8804987 A JP 8804987A JP H0453453 B2 JPH0453453 B2 JP H0453453B2
- Authority
- JP
- Japan
- Prior art keywords
- schmitt trigger
- mos transistor
- trigger circuit
- channel mos
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパワーオンリセツト回路に関し、特に
CMOSトランジスタを用いて構成され、電源電
圧の供給に対応して所定のリセツト信号を出力す
るパワーオンリセツト回路に関する。
CMOSトランジスタを用いて構成され、電源電
圧の供給に対応して所定のリセツト信号を出力す
るパワーオンリセツト回路に関する。
従来、この種のパワーオンリセツト回路は、第
４図に一例の回路図が示されるように、抵抗１
１、容量１２およびシユミツトトリガー回路１３
を備えており、端子５５に供給される電源電圧の
入力に対応して、端子５６から所定のリセツト信
号が出力されるように構成されている。
４図に一例の回路図が示されるように、抵抗１
１、容量１２およびシユミツトトリガー回路１３
を備えており、端子５５に供給される電源電圧の
入力に対応して、端子５６から所定のリセツト信
号が出力されるように構成されている。
第４図において、端子５５に供給される電源電
圧がオンになると、抵抗１１および容量１２の接
続点を入力点とするシユミツトトリガー回路１３
は、容量１２に対する充電の時定数に関連してそ
の出力が反転され、この反転信号が端子５６から
リセツト信号として出力される。
圧がオンになると、抵抗１１および容量１２の接
続点を入力点とするシユミツトトリガー回路１３
は、容量１２に対する充電の時定数に関連してそ
の出力が反転され、この反転信号が端子５６から
リセツト信号として出力される。
上述した従来のパワーオンリセツト回路は、電
源電圧の供給に対応して、抵抗と容量とによる充
電の時定数を利用してパワーオンリセツト信号を
生成している。この抵抗と容量とを集積回路に組
込む方法としては、前記集積回路の外部に抵抗お
よび容量を配置して利用する方法と、半導体チツ
プ上に抵抗および容量を組込む方法との二種類の
方法が用いられている。
源電圧の供給に対応して、抵抗と容量とによる充
電の時定数を利用してパワーオンリセツト信号を
生成している。この抵抗と容量とを集積回路に組
込む方法としては、前記集積回路の外部に抵抗お
よび容量を配置して利用する方法と、半導体チツ
プ上に抵抗および容量を組込む方法との二種類の
方法が用いられている。
しかしながら、集積回路の外部の抵抗および容
量を使用する場合には、集積回路にパワーオンリ
セツト信号用の余分の端子を設ける必要があり、
また半導体チツプ上に抵抗および容量を組込む場
合には、この抵抗および容量だけでも相当量の占
有面積が必要となつて半導体チツプサイズを増大
化させる結果となり、共に集積回路の多機能化お
よび高集積化に対する障害となるという欠点があ
る。
量を使用する場合には、集積回路にパワーオンリ
セツト信号用の余分の端子を設ける必要があり、
また半導体チツプ上に抵抗および容量を組込む場
合には、この抵抗および容量だけでも相当量の占
有面積が必要となつて半導体チツプサイズを増大
化させる結果となり、共に集積回路の多機能化お
よび高集積化に対する障害となるという欠点があ
る。
〔問題点を解決するための手段〕
本発明のパワーオンリセツト回路は、所定の電
源電圧の入力端子と接地点との間に直列に接続さ
れる第１および第２のMOSトランジスタと、前
記第１および第２のMOSトランジスタの接続点
と所定のパワーオンリセツト信号の出力端子との
間に直列に接続されるシユミツトトリガー回路お
よびCMOSインバータと、前記シユミツトトリ
ガー回路に並列に接続される第３のMOSトラン
ジスタと、を備え、前記第１または第２のMOS
トランジスタの内の一方のMOSトランジスタの
ゲートと前記第３のMOSトランジスタのゲート
とが共に前記出力端子に接続されて構成される。
源電圧の入力端子と接地点との間に直列に接続さ
れる第１および第２のMOSトランジスタと、前
記第１および第２のMOSトランジスタの接続点
と所定のパワーオンリセツト信号の出力端子との
間に直列に接続されるシユミツトトリガー回路お
よびCMOSインバータと、前記シユミツトトリ
ガー回路に並列に接続される第３のMOSトラン
ジスタと、を備え、前記第１または第２のMOS
トランジスタの内の一方のMOSトランジスタの
ゲートと前記第３のMOSトランジスタのゲート
とが共に前記出力端子に接続されて構成される。
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の回路図であ
る。第１図に示されるように、本実施例は、Ｐチ
ヤネルMOSトランジスタ１および２と、Ｎチヤ
ネルMOSトランジスタ３と、シユミツトトリガ
ー回路４と、CMOSインバータ５と、を備えて
いる。
る。第１図に示されるように、本実施例は、Ｐチ
ヤネルMOSトランジスタ１および２と、Ｎチヤ
ネルMOSトランジスタ３と、シユミツトトリガ
ー回路４と、CMOSインバータ５と、を備えて
いる。
第１図において、端子５１から供給される電源
電圧VDDが０ボルトの時すなわちパワーオフの状
態においては、端子５１および５２は０ボルトの
状態にある。端子５１から供給される前記電源電
圧VDDが０ボルトの状態から所定の設定電圧に増
大してゆく段階すなわちパワーオンの状態におい
ては、電源電圧VDDが｜VTP｜＋VTN（VTPはＰチヤ
ネルMOSトランジスタのスレツシヨルド電圧、
VTNはＮチヤネルMOSトランジスタのスレツシ
ヨルド電圧である）に上昇するまでは、Ｐチヤネ
ルおよびＮチヤネルの各MOSトランジスタのゲ
ート電圧がスレツシヨルド電圧にまで到達しない
ため、各端子の出力は中間レベルとなる。
電圧VDDが０ボルトの時すなわちパワーオフの状
態においては、端子５１および５２は０ボルトの
状態にある。端子５１から供給される前記電源電
圧VDDが０ボルトの状態から所定の設定電圧に増
大してゆく段階すなわちパワーオンの状態におい
ては、電源電圧VDDが｜VTP｜＋VTN（VTPはＰチヤ
ネルMOSトランジスタのスレツシヨルド電圧、
VTNはＮチヤネルMOSトランジスタのスレツシ
ヨルド電圧である）に上昇するまでは、Ｐチヤネ
ルおよびＮチヤネルの各MOSトランジスタのゲ
ート電圧がスレツシヨルド電圧にまで到達しない
ため、各端子の出力は中間レベルとなる。
電源電圧VDDが前記｜VTP｜＋VTNを越える状態
になると各点の電位は確定されるが、Ｐチヤネル
MOSトランジスタ２においては、バツクゲート
が作用しているためVTPは通常よりも高い電位と
なつており、未だオフの状態に置かれている。こ
の状態において、シユミツトトリガー回路４の入
力および出力が０ボルト、端子５２における出力
が前記電源電圧VDDとなるように、シユミツトト
リガー回路４およびCMOSインバータ５の論理
スレツシヨルド電圧（VTC）を調整しておく、こ
の場合、シユミツトトリガー回路４および
CMOSインバータ５の双方とも前記論理スレツ
シヨルド電圧VTCを高い値に設定しておく。ま
た、ＰチヤネルMOSトランジスタ１はゲートと
ドレインとが短絡されているため、この電位は
VDD−｜VTP｜以上にはならない。
になると各点の電位は確定されるが、Ｐチヤネル
MOSトランジスタ２においては、バツクゲート
が作用しているためVTPは通常よりも高い電位と
なつており、未だオフの状態に置かれている。こ
の状態において、シユミツトトリガー回路４の入
力および出力が０ボルト、端子５２における出力
が前記電源電圧VDDとなるように、シユミツトト
リガー回路４およびCMOSインバータ５の論理
スレツシヨルド電圧（VTC）を調整しておく、こ
の場合、シユミツトトリガー回路４および
CMOSインバータ５の双方とも前記論理スレツ
シヨルド電圧VTCを高い値に設定しておく。ま
た、ＰチヤネルMOSトランジスタ１はゲートと
ドレインとが短絡されているため、この電位は
VDD−｜VTP｜以上にはならない。
シユミツトトリガー回路４の論理スレツシヨル
ド電圧VTCが高い電位に設定されているため、そ
の出力は中間レベルよりも低くなり、また
CMOSインバータ５の論理スレツシヨルド電圧
VTCも高い電位に設定されているため、その出力
は中間レベルよりも高くなる。これにより、Ｎチ
ヤネルMOSトランジスタ３のゲート電位が高く
なり、オンの状態となつてシユミツトトリガー回
路４の入力レベルを下げるように作用する。この
結果、シユミツトトリガー回路４の入力および出
力のレベルはほぼ０ボルトとなり、CMOSイン
バータ５の出力は、端子５２において前記電源電
圧VDDとなつて安定状態（リセツト開始状態）と
なる。また、この時、ＰチヤネルMOSトランジ
スタ２はオフの状態となつている。
ド電圧VTCが高い電位に設定されているため、そ
の出力は中間レベルよりも低くなり、また
CMOSインバータ５の論理スレツシヨルド電圧
VTCも高い電位に設定されているため、その出力
は中間レベルよりも高くなる。これにより、Ｎチ
ヤネルMOSトランジスタ３のゲート電位が高く
なり、オンの状態となつてシユミツトトリガー回
路４の入力レベルを下げるように作用する。この
結果、シユミツトトリガー回路４の入力および出
力のレベルはほぼ０ボルトとなり、CMOSイン
バータ５の出力は、端子５２において前記電源電
圧VDDとなつて安定状態（リセツト開始状態）と
なる。また、この時、ＰチヤネルMOSトランジ
スタ２はオフの状態となつている。
前記電源電圧VDDを高くしてゆくと、Ｐチヤネ
ルMOSトランジスタ１とＮチヤネルMOSトラン
ジスタ３のデイメンジヨンの設定により、任意の
電圧からシユミツトトリガー回路４に対する入力
レベルが増大してゆき、ある電圧においてシユミ
ツトトリガー回路４の論理スレツシヨルド電圧
VTCを越えると、シユミツトトリガー回路４の出
力は電源電圧VDDとなり、CMOSインバータ５の
出力は０ボルトとなる。また、ＮチヤネルMOS
トランジスタ３およびＰチヤネルMOSトランジ
スタ２は、それぞれオフの状態およびオンの状態
となり、このため、シユミツトトリガー回路４の
入力と出力とが導通状態となつて電源電圧VDDの
レベルとなり、安定状態（リセツト解除状態）と
なる。勿論、CMOSインバータ５の出力は端子
５２において０ボルトとなる。これ以降について
は、電源電圧VDDが｜VTP｜＋VTN以下に低下する
までは、同じデータ（リセツト解除信号）が保持
される。
ルMOSトランジスタ１とＮチヤネルMOSトラン
ジスタ３のデイメンジヨンの設定により、任意の
電圧からシユミツトトリガー回路４に対する入力
レベルが増大してゆき、ある電圧においてシユミ
ツトトリガー回路４の論理スレツシヨルド電圧
VTCを越えると、シユミツトトリガー回路４の出
力は電源電圧VDDとなり、CMOSインバータ５の
出力は０ボルトとなる。また、ＮチヤネルMOS
トランジスタ３およびＰチヤネルMOSトランジ
スタ２は、それぞれオフの状態およびオンの状態
となり、このため、シユミツトトリガー回路４の
入力と出力とが導通状態となつて電源電圧VDDの
レベルとなり、安定状態（リセツト解除状態）と
なる。勿論、CMOSインバータ５の出力は端子
５２において０ボルトとなる。これ以降について
は、電源電圧VDDが｜VTP｜＋VTN以下に低下する
までは、同じデータ（リセツト解除信号）が保持
される。
第３図に示されるのは、上述の動作過程を、端
子５１より供給される電源電圧VDDと端子５２に
おける出力電圧Ｖとの関係において示したもの
で、第３図において、１０１は中間レベル領域、
１０２はシユミツトトリガー回路４の入力レベ
ル、１０３は端子５２における出力電圧、点線１
０４は電源電圧VDDに対応する出力電圧をそれぞ
れ表わしている。
子５１より供給される電源電圧VDDと端子５２に
おける出力電圧Ｖとの関係において示したもの
で、第３図において、１０１は中間レベル領域、
１０２はシユミツトトリガー回路４の入力レベ
ル、１０３は端子５２における出力電圧、点線１
０４は電源電圧VDDに対応する出力電圧をそれぞ
れ表わしている。
次に、本発明の第２の実施例について説明す
る。
る。
第２図は本発明の第２の実施例の回路図であ
る。第２図に示されるように、本実施例は、Ｐチ
ヤネルMOSトランジスタ６と、ＮチヤネルMOS
トランジスタ７および９と、シユミツトトリガー
回路８と、CMOSインバータ１０とを備えてい
る。
る。第２図に示されるように、本実施例は、Ｐチ
ヤネルMOSトランジスタ６と、ＮチヤネルMOS
トランジスタ７および９と、シユミツトトリガー
回路８と、CMOSインバータ１０とを備えてい
る。
第２の実施例の前述の第１の実施例との相異点
は、第１図に示されるＰチヤネルMOSトランジ
スタ１，２およびＮチヤネルMOSトランジスタ
３が、第２の実施例においては、それぞれＰチヤ
ネルMOSトランジスタ６およびＮチヤネルMOS
トランジスタ９，７に置換えられ、且つパワーオ
ンリセツト信号の出力端子５４が、Ｐチヤネル
MOSトランジスタ６およびＮチヤネルMOSトラ
ンジスタ７のゲートに接続されていることであ
る。この相異点に対応して、前述の第１の実施例
においては、ＰチヤネルMOSトランジスタ１お
よび２と、ＮチヤネルMOSトランジスタ３とを
用いて、シユミツトトリガー回路４の入力が初期
状態においては０ボルトに設定され、また、第２
の実施例においては、ＰチヤネルMOSトランジ
スタ６と、ＮチヤネルMOSトランジスタ７およ
び９とを用いて、シユミツトトリガー回路８の入
力が初期においてはVDDとなるように設定され
る。
は、第１図に示されるＰチヤネルMOSトランジ
スタ１，２およびＮチヤネルMOSトランジスタ
３が、第２の実施例においては、それぞれＰチヤ
ネルMOSトランジスタ６およびＮチヤネルMOS
トランジスタ９，７に置換えられ、且つパワーオ
ンリセツト信号の出力端子５４が、Ｐチヤネル
MOSトランジスタ６およびＮチヤネルMOSトラ
ンジスタ７のゲートに接続されていることであ
る。この相異点に対応して、前述の第１の実施例
においては、ＰチヤネルMOSトランジスタ１お
よび２と、ＮチヤネルMOSトランジスタ３とを
用いて、シユミツトトリガー回路４の入力が初期
状態においては０ボルトに設定され、また、第２
の実施例においては、ＰチヤネルMOSトランジ
スタ６と、ＮチヤネルMOSトランジスタ７およ
び９とを用いて、シユミツトトリガー回路８の入
力が初期においてはVDDとなるように設定され
る。
以上説明したように、本発明は、抵抗および容
量の代りにMOSトランジスタを用いて集積回路
内に組込むことにより、半導体チツプにおける占
有面積を縮少化することが可能となり、集積回路
の多機能化および高集積化に対する障害を排除す
ることができるという効果がある。
量の代りにMOSトランジスタを用いて集積回路
内に組込むことにより、半導体チツプにおける占
有面積を縮少化することが可能となり、集積回路
の多機能化および高集積化に対する障害を排除す
ることができるという効果がある。
第１図および第２図は、それぞれ本発明の第１
および第２の実施例の回路図、第３図は、前記第
１の実施例における電源電圧対パワーオンリセツ
ト信号電圧の関係を示す図、第４図は、従来のパ
ワーオンリセツト回路の回路図である。 図において、１，２，６…ＰチヤネルMOSト
ランジスタ、３，７，９…ＮチヤネルMOSトラ
ンジスタ、４，８，１３…シユミツトトリガー回
路、５，１０…CMOSインバータ、１１…抵抗、
１２…容量。
および第２の実施例の回路図、第３図は、前記第
１の実施例における電源電圧対パワーオンリセツ
ト信号電圧の関係を示す図、第４図は、従来のパ
ワーオンリセツト回路の回路図である。 図において、１，２，６…ＰチヤネルMOSト
ランジスタ、３，７，９…ＮチヤネルMOSトラ
ンジスタ、４，８，１３…シユミツトトリガー回
路、５，１０…CMOSインバータ、１１…抵抗、
１２…容量。
Claims (1)
- １ 所定の電源電圧の入力端子と接地点との間に
直列に接続される第１および第２のMOSトラン
ジスタと、前記第１および第２のMOSトランジ
スタの接続点と所定のパワーオンリセツト信号の
出力端子との間に直列に接続されるシユミツトト
リガー回路およびCMOSインバータと、前記シ
ユミツトトリガー回路に並列に接続される第３の
MOSトランジスタと、を備え、前記第１または
第２のMOSトランジスタの内の一方のMOSトラ
ンジスタのゲートと前記第３のMOSトランジス
タのゲートとが共に前記出力端子に接続されて構
成されることを特徴とするパワーオンリセツト回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804987A JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8804987A JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254819A JPS63254819A (ja) | 1988-10-21 |
| JPH0453453B2 true JPH0453453B2 (ja) | 1992-08-26 |
Family
ID=13931973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8804987A Granted JPS63254819A (ja) | 1987-04-10 | 1987-04-10 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63254819A (ja) |
-
1987
- 1987-04-10 JP JP8804987A patent/JPS63254819A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63254819A (ja) | 1988-10-21 |
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