JPH0426249B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のインバータを有するCR発振回
路に関し、特に発振回路の周囲温度依存性を大幅
に改善するものである。

〔従来の技術〕

従来、この種の発振回路として第５図及び第６
図に示す回路が一般に使用されている。

図においてインバータ１１，１２，１３は、容
量１８、抵抗１５とともに周知のCMOS ICによ
るマルチバイブレータとして作動するように結線
されている。外付抵抗１５を除く他の回路部分は
同一の半導体集積回路基板上で形成されており、
外付抵抗１５は集積回路基板上の端子１６，１７
を介して他の回路部分と接続されている。１４は
入力段となるインバータ１１のMOS入力ゲート
を外来サージから保護する周知の入力保護回路で
あり、２個のダイオードと抵抗とから成つてい
る。容量１８は、b₁点に寄生容量を発生させない
ようにするため、MOS容量のゲート側の電極を
b₁点に、MOS容量の基板側をa₁点に接続してあ
る。

そこで、第５，６図に示す周知のマルチバイブ
レータについてその動作を説明する。b₁点電位が
入力インバータ１１の入力しきい値電圧（以下
V_TRと略す）より低い状態、すなわちb₁点が
“Ｌ”レベルの状態では、a₁点、c₁点はそれぞれ
“Ｌ”，“Ｈ”であり、b₁点は抵抗１５を介して充
電されてその電位は上昇する。b₁点の電位（以下
V_bと略す）がV_TRを越えると入力インバータ１１
は“Ｈ”レベルを検出して、a₁点の電位（以下
V_aと略す）は“Ｌ”から“Ｈ”へ、c₁点の電位
（以下V_cと略す）は“Ｈ”から“Ｌ”へ変化す
る。V_aの変化に伴つて、容量１８によつてその
電位変化分V_ccだけ、V_bは上昇しようとする。こ
の場合、V_ccは電源電圧、V_ssは接地電位OVであ
る。すなわち、V_bはV_TRからV_TR＋V_ccに上昇しよ
うとする。

しかしながら、ここで、保護回路１４内のダイ
オードのために動作電圧がクランプされて、V_cc
＋V_Dまでしか上昇しない。ここでV_Dはダイオー
ドの順方向降下電圧である。この瞬間から抵抗１
５を介して放電し始めて、V_b＝V_TRになるまで放
電する。この間の時間t₁はよく知られているよう
に指数関数で求まる。

t₁＝−R₁₁C₁₁l_o〔V_TR／（V_cc＋V_D）〕 ……(1) V_bがV_TRまで降下すると入力インバータ１１は
“Ｌ”レベルを検出し、出力a₁点、c₁点はそれぞ
れ“Ｌ”，“Ｈ”となる。V_aの変化に伴つて、容
量１８によりV_bはV_TR−V_ccまで降下しようとす
るが、保護回路１４内の保護ダイオードによりク
ランプされV_b＝−V_Dにとどまる。

この状態から抵抗１５を介して充電を開始し
て、V_b＝V_TRになるまで充電する。この間の時間
t₂もよく知られているように指数関数で求まる。

t₂＝−R₁₁C₁₁l_o〔（V_cc−V_TR） ／（V_cc＋V_D）〕 ……(2) このようにして発振周期Ｔはt₁とt₂の和として
求まる。

Ｔ＝−R₁₁C₁₁l_o〔V_TR・（V_cc−V_TR） ／（V_cc＋V_D）²〕 ……(3) 入力インバータ１１に、例えばV_TR＝V_cc／２
となるインバータを採用すれば、Ｔは(4)式とな
る。

Ｔ＝2RCl_o２〔１＋（V_D／V_cc）〕 ……(4) 〔発明が解決しようとする問題点〕 そこで、この(4)式から明らかなように、周期Ｔ
は電源電圧V_ccに依存し、またダイオードの順方
向降下電圧V_Dが大きな温度依存性を持つている
ため、周期Ｔは温度依存性も大きくなつてしまう
という問題がある。

本発明は、上記問題点を解決すべく、例えば(4)
式においてV_D項を実質的に削除できるようにし、
発振周期が温度変化に対して極めて安定な発振回
路を得ることを目的とする。

〔問題点を解決するための手段〕

複数段直列接続して設けられたインバータと、
前記複数段のインバータの初段のインバータの入
力側および最終段の出力側の間に接続された抵抗
と、前記インバータと同一半導体集積回路基板上
に形成され、その一方の電極を前記初段のインバ
ータの入力側に接続した第１の容量素子と、 抵抗およびダイオードから成り、前記初段のイ
ンバータへの入力信号レベルを所定範囲に制限す
る入力保護回路とを有するCR発振回路において、
前記インバータと同一半導体集積回路基板上に形
成され、その一方の電極を前記初段のインバータ
の入力側に接続し、前記第１の容量素子の電位変
化を抑える極性に接続されることにより前記入力
保護回路によつて発振動作点がクランプされない
ように前記初段のインバータの入力側の電位を中
和せしめる第２の容量素子を備えることを特徴と
する。

〔実施例〕

次に本発明の実施例について説明する。第１
図、第２図は本発明の第１実施例を示すものであ
り、インバータ２１，２２，２３は容量２８と外
付抵抗２５とによつて、第５図の従来回路と同様
にマルチバイブレータを形成するように構成され
ている。２４は端子２６に到来する外来サージか
ら入力段となるインバータ２１のMOSゲートや
容量２８，２９のMOSゲートを保護する入力保
護回路である。容量２９が電位補正用の容量であ
り、a₂点とは逆相で作動するc₂点と高電位になる
ことを避けたいb₂点との間に接続されている。外
付抵抗２５を除く他の回路は、同一の半導体集積
回路基板上にて構成されており、その同一基板上
に設けられている端子２６，２７を介して外付抵
抗２５が接続されている。

また、第３図は本発明の第２実施例を示すもの
であり、インバータ３１，３２，３３は容量３８
と外付抵抗３５とによつて、第５図の従来回路と
同様にマルチバイブレータを形成するように構成
されている。３４は端子３６に到来する外来サー
ジから入力段となるインバータ３１のMOSゲー
トや容量３８，３９のMOSゲートを保護する入
力保護回路である。容量３９が電位補正用の容量
であり、本例の場合には高電位なる事を避けたい
b₃点と接地点との間に接続されている。外付抵抗
３５を除く他の回路は、同一の半導体集積回路基
板上にて構成されており、その同一基板上に設け
られている端子３６，３７を介して外付抵抗３５
が接続されている。

また第４図の回路は、入力しきい値電圧V_TRが
V_cc／２となるインバータの例であり、第１，３
図に示した入力段となるインバータ２１，３１に
用いることができる。このインバータ構造として
は、入力側がｅ点、出力側がｆ点である。Ｐチヤ
ネルMOSトランジスタ（以下PMOSと略す）８
５，８４は差動入力となつており、PMOS８４
の入力電圧は抵抗９２，９３とによりV_cc／２と
なつている。PMOS８０は抵抗９１とともに、
定電流回路用のゲートバイアスを作つており、そ
のバイアス電圧がPMOS８１，８２に印加され
ている。この結果PMOS８１，８２は定電流源
として作動する。ＮチヤネルMOSトランジスタ
（以下NMOSと略す）８６，８７はカレントミラ
ー回路として作動する。差動回路の出力は
NMOS８８のゲートに接続され、さらにCMOS
インバータ９０に接続され、出力ｆ点に接続され
る。

次に、上記構成による各実施例の作動を説明す
る。本実施例の回路は、発振周期Ｔの電源電位依
存性の温度依存性とを無くする事を目的としてい
る。

まず第１図の第１実施例によれば、第５の従来
回路とほぼ同じ回路構成において、容量２９を追
加してb₂点電位を中和させた点に特徴がある。す
なわち、V_bがV_TRより低い状態で外付抵抗２５を
介してV_bが充電されて来て、V_bがV_TRに到達した
時点において、V_a，V_cは第５図のときの動作説
明と同様に、それぞれ“Ｌ”から“Ｈ”へ、“Ｈ”
から“Ｌ”へV_ccだけ変化するが、V_bはV_aから＋
C₂₁・V_ccの影響をうけてV_cからは−C₂₂・V_ccの影
響を受けて中和する。容易に計算できるように
C₂₁＝3C₂₂とすればV_bの変化はV_cc／２となる。

さらに入力段となるインバータ２１に第４図で
示す如きインバータを用いてV_TR＝V_cc／２とす
れば、第１図に示す回路の発振周期Ｔは容易に計
算できて(5)，(6)式となる。

Ｔ＝−R₂₁（C₂₁＋C₂₂）l_o［〔V_TR（V_cc−V_TR）〕 ／〔V_TR＋（V_cc／２）〕²］ ……(5) 従つて、 Ｔ＝2R₂₁・（C₂₁＋C₂₂）l_o２ ……(6) この結果から明らかなように周期Ｔは、電源電
圧V_ccにも温度にも依存しない、安定した値とす
ることができる。

次に、第３図の第２実施例によれば、第５図の
従来回路とほぼ同じ回路構成に加えて、容量３９
を加えてb₃点電位を中和させた点に特徴がある。
その動作は第１図の場合と同様であるが、a₃点に
おける±V_ccの変化が容量３８を介してb₃点に伝
達されるが、容量３９のためにC₃₁／（C₃₁＋C₃₂）
に中和されてしまう点が特徴である。C₃₁＝C₃₂と
すればV_b点の電位変化はV_cc／２となり、第１図
の第１実施例の場合と同様である。そして入力イ
ンバータ３１に第４図で示すV_TR＝V_cc／２の差
動型インバータを用いれば、周期Ｔは(5)，(6)と同
様に(7)，(8)式のようになる。

Ｔ＝−R₃₁（C₃₁＋C₃₂）l_o〔V_TR（V_cc −V_TR）／V_cc ²〕 ……(7) 従つて、 Ｔ＝2R₃₁・（C₃₁＋C₃₂）l_o２ ……(8) 以上の例では半導体集積回路外には抵抗２５，
３５だけを外部に出して２端子による発振回路を
示したが、周知のようなa₂点、a₃点も外部端子と
して設けた３端子による発振回路の場合にも、全
く同様にして本発明を適用できる。それは上記実
施例の単なる変形にすぎないので説明は省略す
る。

〔発明の効果〕

上述した如く本発明によれば、CR発振回路に
おける容量素子の一端に第２の容量素子を接続し
て発振動作点がクランプされないように動作点電
位を中和せしめるように構成しているから、容量
素子をインバータと同一半導体集積回路基板上に
形成した場合も温度依存要素を実質的に削除で
き、温度変化に対して発振周期を極めて安定にで
きる。

【図面の簡単な説明】

第１図と第２図は本発明の第１実施例を示す回
路図、信号波形図、第３図は本発明の第２実施例
を示す回路図、第４図は入力しきい値電圧V_TRが
V_TR＝V_cc／２となるインバータの例を示す回路
図、第５図と第６図は従来例を示す回路図と信号
波形図である。 ２１，２２，２３，３１，３２，３３……イン
バータ、２８，３８……第１の容量素子となる容
量、２９，３９……第２の容量素子となる容量、
２５，３５……外付抵抗、２４，３４……入力保
護回路。

Claims (1)

1. 【特許請求の範囲】 １ 複数段直列接続して設けられたインバータ
   と、 前記複数段のインバータの初段のインバータの
   入力側および最終段の出力側の間に接続された抵
   抗と、 前記インバータと同一半導体集積回路基板上に
   形成され、その一方の電極を前記初段のインバー
   タの入力側に接続した第１の容量素子と、 抵抗およびダイオードから成り、前記初段のイ
   ンバータへの入力信号レベルを所定範囲に制限す
   る入力保護回路とを有するCR発振回路において、 前記インバータと同一半導体集積回路基板上に
   形成され、その一方の電極を前記初段のインバー
   タの入力側に接続し、前記第１の容量素子の電位
   変化を抑える極性に接続させることにより前記入
   力保護回路によつて発振動作点がクランプされな
   いように前記初段のインバータの入力側の電位を
   中和せしめる第２の容量素子 を備えることを特徴とする発振回路。