JP2993091B2 - 電源電圧降下検出回路 - Google Patents
電源電圧降下検出回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電源電圧降下発生回路に関し、特に半導体集
積回路構成の該回路に関する。
積回路構成の該回路に関する。
従来のこの種の電源電圧降下検出回路としては、第２
図の様になっており、ダイオード33と抵抗32との直列体
と、抵抗30,31の直列体とが、電源と接地との間に接続
されており、それぞれの共通接続点を（−）入力，
（＋）入力とするコンパレータ34を設け、この出力を出
力端子としている。コンパレータ34の（＋）側入力は電
源を抵抗分割しているため、電源電圧に比例して上昇ま
たは下降する。一方コンパレータ34の（−）側入力は、
ダイオード33の順方向電圧を用いているため、コンパレ
ータ34の（＋）側入力の様に、電源電圧に比例して変化
せず、２次曲線に近い状態で変化する。そのため、第３
図に於けるＡ点にて、コンパレータ34の（＋）側入力と
（−）側入力の値の大小が逆転する。
図の様になっており、ダイオード33と抵抗32との直列体
と、抵抗30,31の直列体とが、電源と接地との間に接続
されており、それぞれの共通接続点を（−）入力，
（＋）入力とするコンパレータ34を設け、この出力を出
力端子としている。コンパレータ34の（＋）側入力は電
源を抵抗分割しているため、電源電圧に比例して上昇ま
たは下降する。一方コンパレータ34の（−）側入力は、
ダイオード33の順方向電圧を用いているため、コンパレ
ータ34の（＋）側入力の様に、電源電圧に比例して変化
せず、２次曲線に近い状態で変化する。そのため、第３
図に於けるＡ点にて、コンパレータ34の（＋）側入力と
（−）側入力の値の大小が逆転する。
以上述べたように、本従来例では、電源電圧が第３図
のＡ点に対応する点より上がっているときは、コンパレ
ータ34の出力は“L"であり、Ａ点に対応する点より下が
ると、“H"に変化する。
のＡ点に対応する点より上がっているときは、コンパレ
ータ34の出力は“L"であり、Ａ点に対応する点より下が
ると、“H"に変化する。
前述した従来の電源電圧降下検出回路は、パラメータ
のばらつき、温度変化により、検出電圧が変化してしま
い、動作の安定性に欠けるといった欠点を持つ。
のばらつき、温度変化により、検出電圧が変化してしま
い、動作の安定性に欠けるといった欠点を持つ。
この問題点について、第３図も用いて説明する。コン
パレータ34の（＋）側入力は、電源電圧を抵抗分割して
いるので、電源電圧に比例して上昇する（第３図内の
（＋）入力側の電位）。この場合、集積回路に内蔵した
場合、抵抗の相対精度は比較的良くとれるため、（＋）
入力側の電位は、変動が少ない。他方、コンパレータ34
の（−）側入力は、ダイオード33のVF（順方向電圧）を
用いており、このダイオードに流入する電流を抵抗32で
制限している方式をとっている都合上、ダイオード33の
VF,抵抗値のばらつき，温度変動の影響を受けてしま
う。例えば、ダイオード33のVFの温度変動のみを考慮し
た場合を以下に考えてみる。ダイオード33のVFの温度に
よるばらつきは一般的に−2mV/℃程度といわれている。
動作温度範囲内を100℃とした場合、−2mV×100℃＝−
0.2Vとなる。ここで、一般的にこの回路を考えた場合、
VFの値が小さいため、コンパレータ34の入力電圧範囲を
1/2VDD付近とした場合、ダイオード33を５段位の縦積み
にするか又は（＋）側の入力の抵抗分割比を1:4にし
て、電源電圧の1/5程度の電位が、第３図のＡ点になる
様工夫する。そのため、ダイオード33のVFの変動が0.2V
にも拘らず検出電圧としては５倍の1.0Vになってしま
う。この様に、ダイオード33のVFの温度変化を考えただ
けでも、これ程検出電圧は変動してしまうものである。
更にダイオード33に直列に接続されている抵抗のばらつ
きも考慮した場合、変動は大きくなってしまう。
パレータ34の（＋）側入力は、電源電圧を抵抗分割して
いるので、電源電圧に比例して上昇する（第３図内の
（＋）入力側の電位）。この場合、集積回路に内蔵した
場合、抵抗の相対精度は比較的良くとれるため、（＋）
入力側の電位は、変動が少ない。他方、コンパレータ34
の（−）側入力は、ダイオード33のVF（順方向電圧）を
用いており、このダイオードに流入する電流を抵抗32で
制限している方式をとっている都合上、ダイオード33の
VF,抵抗値のばらつき，温度変動の影響を受けてしま
う。例えば、ダイオード33のVFの温度変動のみを考慮し
た場合を以下に考えてみる。ダイオード33のVFの温度に
よるばらつきは一般的に−2mV/℃程度といわれている。
動作温度範囲内を100℃とした場合、−2mV×100℃＝−
0.2Vとなる。ここで、一般的にこの回路を考えた場合、
VFの値が小さいため、コンパレータ34の入力電圧範囲を
1/2VDD付近とした場合、ダイオード33を５段位の縦積み
にするか又は（＋）側の入力の抵抗分割比を1:4にし
て、電源電圧の1/5程度の電位が、第３図のＡ点になる
様工夫する。そのため、ダイオード33のVFの変動が0.2V
にも拘らず検出電圧としては５倍の1.0Vになってしま
う。この様に、ダイオード33のVFの温度変化を考えただ
けでも、これ程検出電圧は変動してしまうものである。
更にダイオード33に直列に接続されている抵抗のばらつ
きも考慮した場合、変動は大きくなってしまう。
以上のように、従来例では、ダイオード，抵抗の温度
による変動，工程のばらつきが原因で、検出電圧が変化
するといった欠点を持つ。
による変動，工程のばらつきが原因で、検出電圧が変化
するといった欠点を持つ。
本発明の目的は、前記欠点を解決し、一定の検出電圧
で動作するようにした電源電圧降下検出回路を提供する
ことにある。
で動作するようにした電源電圧降下検出回路を提供する
ことにある。
本発明の電源電圧降下検出回路の構成は、データ端子
と、クロック端子と、リセット端子と、出力端子と、Ｎ
個の基準電圧発生回路を含む第１の基準電圧発生回路群
と、Ｎ個のスイッチを含む第１のスイッチ群と、２個の
基準電圧発生回路を含む第２の基準電圧発生回路群と、
２個のスイッチを含む第２のスイッチ群と、コンパレー
タと、Ｒ−Ｓラッチと、インバータと、オアゲートと、
シフトレジスタとを備え、前記第１のスイッチ群の入力
は、前記第１の基準電圧発生回路群の出力と各々接続さ
れており、前記第１のスイッチ群の出力は共通に接続さ
れて前記コンパレータの＋側の入力に接続されており、
前記第１のスイッチ群のスイッチ信号は、各々前記シフ
トレジスタの出力と接続されており、前記第２のスイッ
チ群の入力は、前記第２の基準電圧発生回路群の出力と
各々接続されており、前記第２のスイッチ群の出力は共
通に接続されて前記コンパレータの−側の入力に接続さ
れており、前記Ｓ−Ｒラッチはセット入力側が前記コン
パレータの出力及び前記出力端子に接続され、リセット
入力側が前記リセット端子に接続されており、前記第２
のスイッチ群のスイッチ信号は各々前記Ｒ−Ｓラッチの
出力，前記Ｒ−Ｓラッチの出力を入力とする前記インバ
ータの出力と接続され、前記シフトレジスタには、前記
データ端子，前記リセット端子，前記Ｒ−Ｓラッチの出
力と前記クロック端子のクロック信号とを入力とする前
記オアゲートの出力からの各信号が印加されていること
を特徴とする。
と、クロック端子と、リセット端子と、出力端子と、Ｎ
個の基準電圧発生回路を含む第１の基準電圧発生回路群
と、Ｎ個のスイッチを含む第１のスイッチ群と、２個の
基準電圧発生回路を含む第２の基準電圧発生回路群と、
２個のスイッチを含む第２のスイッチ群と、コンパレー
タと、Ｒ−Ｓラッチと、インバータと、オアゲートと、
シフトレジスタとを備え、前記第１のスイッチ群の入力
は、前記第１の基準電圧発生回路群の出力と各々接続さ
れており、前記第１のスイッチ群の出力は共通に接続さ
れて前記コンパレータの＋側の入力に接続されており、
前記第１のスイッチ群のスイッチ信号は、各々前記シフ
トレジスタの出力と接続されており、前記第２のスイッ
チ群の入力は、前記第２の基準電圧発生回路群の出力と
各々接続されており、前記第２のスイッチ群の出力は共
通に接続されて前記コンパレータの−側の入力に接続さ
れており、前記Ｓ−Ｒラッチはセット入力側が前記コン
パレータの出力及び前記出力端子に接続され、リセット
入力側が前記リセット端子に接続されており、前記第２
のスイッチ群のスイッチ信号は各々前記Ｒ−Ｓラッチの
出力，前記Ｒ−Ｓラッチの出力を入力とする前記インバ
ータの出力と接続され、前記シフトレジスタには、前記
データ端子，前記リセット端子，前記Ｒ−Ｓラッチの出
力と前記クロック端子のクロック信号とを入力とする前
記オアゲートの出力からの各信号が印加されていること
を特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の電源電圧降下検出回路を
示す回路図である。第１図において、本実施例は、抵抗
40とダイオード41で構成されている第１の基準電圧発生
回路1,同様な抵抗とダイオードで構成されている第２の
基準電圧発生回路2,抵抗とダイオードで構成されている
第Ｎの基準電圧発生回路3,第１のスイッチ4,第２のスイ
ッチ5,第Ｎのスイッチ6,抵抗7,抵抗8,抵抗9,スイッチ1
0,スイッチ11,コンパレータ12,R−Ｓラッチ13,インバー
タ14,出力端子15,データ端子16,クロック端子17,リセッ
ト端子18,オアゲート19,シフトレジスタ20とを含み、構
成される。
示す回路図である。第１図において、本実施例は、抵抗
40とダイオード41で構成されている第１の基準電圧発生
回路1,同様な抵抗とダイオードで構成されている第２の
基準電圧発生回路2,抵抗とダイオードで構成されている
第Ｎの基準電圧発生回路3,第１のスイッチ4,第２のスイ
ッチ5,第Ｎのスイッチ6,抵抗7,抵抗8,抵抗9,スイッチ1
0,スイッチ11,コンパレータ12,R−Ｓラッチ13,インバー
タ14,出力端子15,データ端子16,クロック端子17,リセッ
ト端子18,オアゲート19,シフトレジスタ20とを含み、構
成される。
ここで、第１の基準電圧発生回路１は抵抗40とダイオ
ード41で構成されており、ダイオード41のカソード側は
接地されており、アノード側は第１の基準電圧発生回路
１の出力及び他方が電源と接地されている抵抗と接続さ
れており、第２の基準電圧発生回路2,第Ｎの基準電圧発
生回路３も同様の構成となっている。これらＮ個の基準
電圧発生回路の出力は、それぞれ出力が共通に接続され
ており、コンパレータ12の（＋）側入力と接続されてお
り、そのスイッチ信号はシフトレジスタ20のＮ個の出力
とそれぞれ接続されている。第１のスイッチ4,第２のス
イッチ5,第Ｎのスイッチ６の合計Ｎ個のスイッチの入力
と接続されており、スイッチ信号がＲ−Ｓラッチ13の出
力を入力とするインバータ14の出力と接続されており、
入力の他端が電源と接続されている抵抗7,及び他端がそ
のスイッチ信号がＲ−Ｓラッチ13の出力と接続されてい
るスイッチ11の入力及び他端が接地されている抵抗９と
接続されている抵抗８と接続されているスイッチ10の出
力とスイッチ11の出力は共通に接続され、その出力が出
力端子15とＲ−Ｓスイッチ13のセット入力に接続されて
いるコンパレータ12の（−）側入力と接続され、データ
端子16はシフトレジスタ20のデータ入力，クロック端子
17がもう一方の入力がＲ−Ｓラッチ13の出力と接続さ
れ、その出力はシフトレジスタ20のクロック入力に接続
されている２入力オア19の入力と接続され、リセット端
子18はシフトレジスタ20のリセット信号及びＲ−Ｓラッ
チ13のリセット入力に接続されている。
ード41で構成されており、ダイオード41のカソード側は
接地されており、アノード側は第１の基準電圧発生回路
１の出力及び他方が電源と接地されている抵抗と接続さ
れており、第２の基準電圧発生回路2,第Ｎの基準電圧発
生回路３も同様の構成となっている。これらＮ個の基準
電圧発生回路の出力は、それぞれ出力が共通に接続され
ており、コンパレータ12の（＋）側入力と接続されてお
り、そのスイッチ信号はシフトレジスタ20のＮ個の出力
とそれぞれ接続されている。第１のスイッチ4,第２のス
イッチ5,第Ｎのスイッチ６の合計Ｎ個のスイッチの入力
と接続されており、スイッチ信号がＲ−Ｓラッチ13の出
力を入力とするインバータ14の出力と接続されており、
入力の他端が電源と接続されている抵抗7,及び他端がそ
のスイッチ信号がＲ−Ｓラッチ13の出力と接続されてい
るスイッチ11の入力及び他端が接地されている抵抗９と
接続されている抵抗８と接続されているスイッチ10の出
力とスイッチ11の出力は共通に接続され、その出力が出
力端子15とＲ−Ｓスイッチ13のセット入力に接続されて
いるコンパレータ12の（−）側入力と接続され、データ
端子16はシフトレジスタ20のデータ入力，クロック端子
17がもう一方の入力がＲ−Ｓラッチ13の出力と接続さ
れ、その出力はシフトレジスタ20のクロック入力に接続
されている２入力オア19の入力と接続され、リセット端
子18はシフトレジスタ20のリセット信号及びＲ−Ｓラッ
チ13のリセット入力に接続されている。
電源投入後、最初リセット端子18よりリセットパルス
がかかる事により、シフトレジスタ20,R−Ｓラッチ13に
リセットがかかる。その後、データ端子16よりパルスが
入力され、クロック端子17より入力されるクロックに同
期して、シフトレジスタ20の出力が次々とアクティブに
なっていく。シフトレジスタ20の出力はそれぞれ第１の
スイッチ4,第２のスイッチ5,第Ｎのスイッチ６のスイッ
チ入力に接続されている。即ち、合計Ｎ個のスイッチが
次々とオンする事により、コンパレータ12の（＋）側入
力は、Ｎ個の基準電圧発生回路の出力が次々と入力され
る事になる。最初にオンするスイッチにより接続される
基準電圧の出力をコンパレータ12のコンパレート電圧よ
り低くなる様設定し、順番に高い電圧が印加されていく
様に、設定しておくと、基準電圧がある電圧（VXとして
おく）に達した時点でコンパレータ12の出力が“L"から
“H"になる。このとき、Ｒ−Ｓラッチ13は、リセットよ
りセット状態になり、次はリセット端子18からのリセッ
トパルスが入らない限り、状態は変化しない。Ｒ−Ｓラ
ッチがセット状態になる事により、Ｒ−Ｓラッチ13の出
力は“L"から“H"になり、スイッチ11がオン状態からオ
フ状態になる。それと同時に、Ｒ−Ｓラッチ13の反転信
号が出力されるインバータ14の出力は、“H"から“L"に
変わるので、スイッチ10はオフ状態からオン状態にな
る。そのため、コンパレータ12の出力は、“H"から再び
“L"になってしまう。
がかかる事により、シフトレジスタ20,R−Ｓラッチ13に
リセットがかかる。その後、データ端子16よりパルスが
入力され、クロック端子17より入力されるクロックに同
期して、シフトレジスタ20の出力が次々とアクティブに
なっていく。シフトレジスタ20の出力はそれぞれ第１の
スイッチ4,第２のスイッチ5,第Ｎのスイッチ６のスイッ
チ入力に接続されている。即ち、合計Ｎ個のスイッチが
次々とオンする事により、コンパレータ12の（＋）側入
力は、Ｎ個の基準電圧発生回路の出力が次々と入力され
る事になる。最初にオンするスイッチにより接続される
基準電圧の出力をコンパレータ12のコンパレート電圧よ
り低くなる様設定し、順番に高い電圧が印加されていく
様に、設定しておくと、基準電圧がある電圧（VXとして
おく）に達した時点でコンパレータ12の出力が“L"から
“H"になる。このとき、Ｒ−Ｓラッチ13は、リセットよ
りセット状態になり、次はリセット端子18からのリセッ
トパルスが入らない限り、状態は変化しない。Ｒ−Ｓラ
ッチがセット状態になる事により、Ｒ−Ｓラッチ13の出
力は“L"から“H"になり、スイッチ11がオン状態からオ
フ状態になる。それと同時に、Ｒ−Ｓラッチ13の反転信
号が出力されるインバータ14の出力は、“H"から“L"に
変わるので、スイッチ10はオフ状態からオン状態にな
る。そのため、コンパレータ12の出力は、“H"から再び
“L"になってしまう。
次に電源電圧が降下してきて、あるレベル（VDETとす
る）に達すると、コンパレータ12の出力は“L"から“H"
になる。このとき、電源電圧降下が検出された事にな
る。このとき以下の関係式が成立する。
る）に達すると、コンパレータ12の出力は“L"から“H"
になる。このとき、電源電圧降下が検出された事にな
る。このとき以下の関係式が成立する。
但し、R1,R2,R3は、それぞ基準電圧発生回路1,2,3内
の抵抗の抵抗値である。
の抵抗の抵抗値である。
ここでΔｘは、最初スイッチ11がオンしていた時のコ
ンパレータ12の（−）入力のレベルとコンパレータ12の
出力が“L"から“H"になった時のコンパレータ12の
（＋）入力のレベルの差分を示す。この値が小さい程、
VDETが精度良く設定できる事になる。逆に、基準電圧発
生回路の個数を増し、コンパレータ12の（＋）入力に入
力されるレベルを細かいステップにする程、精度の良い
回路を先る事が可能である。
ンパレータ12の（−）入力のレベルとコンパレータ12の
出力が“L"から“H"になった時のコンパレータ12の
（＋）入力のレベルの差分を示す。この値が小さい程、
VDETが精度良く設定できる事になる。逆に、基準電圧発
生回路の個数を増し、コンパレータ12の（＋）入力に入
力されるレベルを細かいステップにする程、精度の良い
回路を先る事が可能である。
前述した従来の電源電圧降下検出回路は、回路を形成
する際に電源検出電圧を決めるのに対し、本実施例は電
源投入毎に電源検出電圧を自動的に測定して決定する事
ができる。
する際に電源検出電圧を決めるのに対し、本実施例は電
源投入毎に電源検出電圧を自動的に測定して決定する事
ができる。
第４図は本発明の他の実施例の回路図である。
第４図において、本実施例では、前記一実施例とは基
準電圧発生回路の異なる事が特徴である。基準電圧発生
回路21は、Ｐ型MOSトランジスタ及びＮ型MOSトランジス
タで構成されており、Ｐ型MOSトランジスタはソースが
電源と接続され、ゲートが基準電圧発生回路の出力及び
ドレイン、及びソースが接地されており、そのゲート信
号が共通に接続されているＮ型MOSトランジスタのドレ
インと接続されている。基準電圧発生回路22,23も、同
様に構成されている。その他の部分は、前記一実施例と
共通なのでここでは省略する。
準電圧発生回路の異なる事が特徴である。基準電圧発生
回路21は、Ｐ型MOSトランジスタ及びＮ型MOSトランジス
タで構成されており、Ｐ型MOSトランジスタはソースが
電源と接続され、ゲートが基準電圧発生回路の出力及び
ドレイン、及びソースが接地されており、そのゲート信
号が共通に接続されているＮ型MOSトランジスタのドレ
インと接続されている。基準電圧発生回路22,23も、同
様に構成されている。その他の部分は、前記一実施例と
共通なのでここでは省略する。
本実施例では、Ｐ型MOSトランジスタ,N型MOSトランジ
スタのサイズ比をいろいろ変える事により、基準電圧発
生回路の出力レベルを調整する事ができ、特に集積回路
内では、トランジスタの相対精度がよくとれるため、基
準電圧発生回路の出力レベルは精度よく設計する事がで
きる事が特徴である。
スタのサイズ比をいろいろ変える事により、基準電圧発
生回路の出力レベルを調整する事ができ、特に集積回路
内では、トランジスタの相対精度がよくとれるため、基
準電圧発生回路の出力レベルは精度よく設計する事がで
きる事が特徴である。
本実施例では、プロセス上の理由からダイオードを構
成する事が困難な場合、または抵抗を用いるよりもトラ
ンジスタを用いた方が面積が小さくなり、コストが安く
なる場合等に特に効果がある。
成する事が困難な場合、または抵抗を用いるよりもトラ
ンジスタを用いた方が面積が小さくなり、コストが安く
なる場合等に特に効果がある。
以上説明したように、本発明では、電源電圧検出レベ
ルを電源投入毎に設定するため、工程ばらつきや温度変
化などの要因による電源電圧検出レベルのばらつき，変
動を低く抑える効果があり、また検出レベルをどこまで
精度良く出す事ができるかについても、設計段階でトリ
ミングのステップの幅の設定の仕方により自由に変える
事ができるといった効果もある。
ルを電源投入毎に設定するため、工程ばらつきや温度変
化などの要因による電源電圧検出レベルのばらつき，変
動を低く抑える効果があり、また検出レベルをどこまで
精度良く出す事ができるかについても、設計段階でトリ
ミングのステップの幅の設定の仕方により自由に変える
事ができるといった効果もある。
第１図は本発明の一実施例の電源電圧降下検出回路の回
路図、第２図は従来例の回路図、第３図は第２図の従来
例の動作を示す特性図、第４図は本発明の他の実施例の
回路図である。 1,2,3……基準電圧発生回路、4,5,6……スイッチ、7,8,
9……抵抗、10,11……スイッチ、12……コンパレータ、
13……Ｒ−Ｓラッチ、14……インバータ、15……出力端
子、16……データ端子、17……クロック端子、18……リ
セット端子、19……オアゲート、20……シフトレジス
タ、21,22,23……基準電圧発生回路。
路図、第２図は従来例の回路図、第３図は第２図の従来
例の動作を示す特性図、第４図は本発明の他の実施例の
回路図である。 1,2,3……基準電圧発生回路、4,5,6……スイッチ、7,8,
9……抵抗、10,11……スイッチ、12……コンパレータ、
13……Ｒ−Ｓラッチ、14……インバータ、15……出力端
子、16……データ端子、17……クロック端子、18……リ
セット端子、19……オアゲート、20……シフトレジス
タ、21,22,23……基準電圧発生回路。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 19/00 - 19/32 G01R 31/36 G06F 1/26 - 1/32
Claims (4)
- 【請求項１】データ端子と、クロック端子と、リセット
端子と、出力端子と、Ｎ個の基準電圧発生回路を含む第
１の基準電圧発生回路群と、Ｎ個のスイッチを含む第１
のスイッチ群と、２個の基準電圧発生回路を含む第２の
基準電圧発生回路群と、２個のスイッチを含む第２のス
イッチ群と、コンパレータと、Ｒ−Ｓラッチと、インバ
ータと、オアゲートと、シフトレジスタとを備え、前記
第１のスイッチ群の入力は、前記第１の基準電圧発生回
路群の出力と各々接続されており、前記第１のスイッチ
群の出力は共通に接続されて前記コンパレータの＋側の
入力に接続されており、前記第１のスイッチ群のスイッ
チ信号は、各々前記シフトレジスタの出力と接続されて
おり、前記第２のスイッチ群の入力は、前記第２の基準
電圧発生回路群の出力と各々接続されており、前記第２
のスイッチ群の出力は共通に接続されて前記コンパレー
タの−側の入力に接続されており、前記Ｓ−Ｒラッチは
セット入力側が前記コンパレータの出力及び前記出力端
子に接続され、リセット入力側が前記リセット端子に接
続されており、前記第２のスイッチ群のスイッチ信号は
各々前記Ｒ−Ｓラッチの出力，前記Ｒ−Ｓラッチの出力
を入力とする前記インバータの出力と接続され、前記シ
フトレジスタには、前記データ端子，前記リセット端
子，前記Ｒ−Ｓラッチの出力と前記クロック端子のクロ
ック信号とを入力とする前記オアゲートの出力からの各
信号が印加されていることを特徴とする電源電圧降下検
出回路。 - 【請求項２】第１の基準電圧発生回路群は、ダイオード
と抵抗とで構成され、前記ダイオードのカソードが接地
され、アノードが他方が電源につながっている請求項１
記載の電源電圧降下検出回路。 - 【請求項３】第１のスイッチ群のスイッチはトランスミ
ッションゲートにて構成されている請求項１及び２記載
の電源電圧降下検出回路。 - 【請求項４】第２の基準電圧発生回路群が、３個の抵抗
の直列体からなり、これら抵抗のうち中にある抵抗の両
端が、各々基準電圧出力となっている請求項１乃至３記
載の電源電圧降下検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268967A JP2993091B2 (ja) | 1990-10-05 | 1990-10-05 | 電源電圧降下検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2268967A JP2993091B2 (ja) | 1990-10-05 | 1990-10-05 | 電源電圧降下検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04145375A JPH04145375A (ja) | 1992-05-19 |
| JP2993091B2 true JP2993091B2 (ja) | 1999-12-20 |
Family
ID=17465794
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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1990
- 1990-10-05 JP JP2268967A patent/JP2993091B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04145375A (ja) | 1992-05-19 |
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