JPH05102809A - 可変遅延回路 - Google Patents

可変遅延回路

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JPH05102809A
JPH05102809A JP3261971A JP26197191A JPH05102809A JP H05102809 A JPH05102809 A JP H05102809A JP 3261971 A JP3261971 A JP 3261971A JP 26197191 A JP26197191 A JP 26197191A JP H05102809 A JPH05102809 A JP H05102809A
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剛 小屋敷
Kohei Teruyama
康平 照山
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Abstract

(57)【要約】 【目的】可変遅延回路に関し、出力信号としてＬレベル
を得る場合につき、選択により、微小な時間差を有する
２種類の遅延時間を容易に得ることができ、遅延時間微
調整回路などを簡単に構成することができるようにす
る。 【構成】プルアップ回路をｐＭＯＳ１４で構成すると共
に、プルダウン回路をｎＭＯＳ１５〜１８で構成し、ｐ
ＭＯＳ１４、ｎＭＯＳ１５、１８のゲートを入力端子９
に接続し、ｎＭＯＳ１６のゲートを選択信号入力端子１
０に接続して構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、遅延時間微調整回路を
構成する場合などに使用して好適な可変遅延回路に関す
る。
【０００２】
【従来の技術】従来、この種の可変遅延回路として図３
７にその回路図を示すようなものが知られている。図
中、ＩＮは入力信号、１〜３はゲート、４、５は配線で
あり、配線４は、配線５よりも長く形成され、その寄生
容量が配線５の寄生容量よりも大きくなるようにされて
いる。また、Ｓは選択信号、ＯＵＴは出力信号である。
【０００３】ここに、ゲート１は、選択信号ＳがＬレベ
ルの場合は導通、Ｈレベルの場合は非導通となるように
構成されている。これに対して、ゲート２は、選択信号
ＳがＨレベルの場合は導通、Ｌレベルの場合は非導通と
なるように構成されている。なお、ゲート３は、選択信
号Ｓに関係なく、導通となるように構成されている。
【０００４】したがって、この可変遅延回路では、選択
信号ＳをＬレベルにすると、入力信号ＩＮは、ゲート
１、配線４、ゲート３を通過して出力信号ＯＵＴとな
る。また、選択信号ＳをＨレベルにすると、入力信号Ｉ
Ｎは、ゲート２、配線５、ゲート３を通過して出力信号
ＯＵＴとなる。
【０００５】そこで、この可変遅延回路において、選択
信号ＳをＬレベルにした場合には、例えば、５５０ｐｓ
の遅延時間を得、選択信号ＳをＨレベルにした場合に
は、例えば、５００ｐｓの遅延時間が得られるように、
配線４、５の長さが決定されている。
【０００６】また、図３８は、図３７に示す可変遅延回
路と同一構成の１０個の可変遅延回路６1〜６10を直列
接続して遅延時間微調整回路を構成した場合を示してお
り、Ｓ1〜Ｓ10は、図３７に示す選択信号Ｓに該当す
る。
【０００７】この遅延時間微調整回路では、選択信号Ｓ
1〜Ｓ10＝Ｈレベルの場合には、最小の遅延時間として
５０００ｐｓを得ることができ、選択信号Ｓ1〜Ｓ10＝
Ｌレベルの場合には、最大の遅延時間として５５００ｐ
ｓを得ることができる。そして、また、５０００〜５５
００ｐｓの間で、最小５０ｐｓの微調整を行うことがで
きる。
【０００８】
【発明が解決しようとする課題】しかし、図３７に示す
可変遅延回路は、配線４、５の長さの違いにより異なる
遅延時間を得るように構成されているので、微小な時間
差を容易に得ることが困難であり、遅延時間微調整回路
等を容易に構成することができないという問題点を有し
ていた。
【０００９】本発明は、かかる点に鑑み、選択により、
微小な時間差を有する複数の遅延時間を容易に得ること
ができ、遅延時間微調整回路等を容易に構成することが
できるようにした可変遅延回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】図１は本発明中、第１の
発明の原理説明図であり、この第１の発明による可変遅
延回路は、電源線１４０と出力端子１４１との間に入力
信号ＩＮに基づいてプルアップ動作を行うプルアップ回
路１４２を接続すると共に、出力端子１４１と電源線１
４０よりも低電圧を供給する電源線１４３との間に入力
信号ＩＮに基づいてプルダウン動作を行い、かつ、選択
信号により遅延時間を可変できるプルダウン回路１４４
を接続して構成される。なお、１４５は入力端子であ
る。
【００１１】図２は本発明中、第２の発明の原理説明図
であり、この第２の発明による可変遅延回路は、電源線
１４０と出力端子１４１との間に入力信号ＩＮに基づい
てプルアップ動作を行い、かつ、選択信号により遅延時
間を可変できるプルアップ回路１４６を接続すると共
に、出力端子１４１と電源線１４０よりも低電圧を供給
する電源線１４３との間に入力信号ＩＮに基づいてプル
ダウン動作を行うプルダウン回路１４７を接続して構成
される。
【００１２】
【作用】本発明中、第１の発明においては、プルダウン
回路として、選択信号により遅延時間を可変できるプル
ダウン回路１４４を設けているので、出力信号ＯＵＴと
してＬレベルを得る場合につき、選択により、微小な時
間差を有する複数の遅延時間を容易に得ることができ
る。
【００１３】また、第２の発明においては、プルアップ
回路として、選択信号により遅延時間を可変できるプル
アップ回路１４６を設けているので、出力信号ＯＵＴと
してＨレベルを得る場合につき、選択により、微小な時
間差を有する複数の遅延時間を容易に得ることができ
る。
【００１４】
【実施例】以下、図３〜図３６を参照して、本発明の第
１実施例〜第８実施例について説明する。なお、第１実
施例〜第４実施例は、出力信号ＯＵＴとしてＬレベルを
得る場合につき、微小な時間差を有する２種類又は３種
類の遅延時間を得ようとするものであり、第５実施例〜
第８実施例は、出力信号ＯＵＴとしてＨレベルを得る場
合につき、微小な時間差を有する２種類又は３種類の遅
延時間を得ようとするものである。
【００１５】第１実施例・・図３〜図６ 図３は本発明の第１実施例を示す回路図である。図中、
９は入力信号ＩＮが入力される入力端子、１０は選択信
号Ｓが入力される選択信号入力端子、１１は出力信号Ｏ
ＵＴが出力される出力端子である。
【００１６】また、１２は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、１３は電源電圧ＶＳＳ（＜ＶＤＤ）を供給
するＶＳＳ電源線、１４はプルアップ回路を構成するｐ
チャネルＭＯＳトランジスタ（以下、ｐＭＯＳとい
う）、１５〜１８はプルダウン回路を構成するｎチャネ
ルＭＯＳトランジスタ（以下、ｎＭＯＳという）、１９
はインバータである。
【００１７】ここに、ｎＭＯＳ１５、１６からなるｎＭ
ＯＳ直列回路は、出力端子１１側から数えて１段目に接
続されているｎＭＯＳ１５のゲートを入力端子９に接続
され、ｎＭＯＳ１７、１８からなるｎＭＯＳ直列回路
は、出力端子１１側から数えて２段目に接続されている
ｎＭＯＳ１８のゲートを入力端子９に接続されている。
【００１８】即ち、ｎＭＯＳ１５、１６からなるｎＭＯ
Ｓ直列回路と、ｎＭＯＳ１７、１８からなるｎＭＯＳ直
列回路との間では、出力端子１１側又はＶＳＳ電源線１
３側から数えて同じ段数目に接続されているｎＭＯＳの
ゲートが入力端子９に接続されないようにしている。
【００１９】また、ｎＭＯＳ１５、１６からなるｎＭＯ
Ｓ直列回路は、ｎＭＯＳ１６のゲートを選択信号入力端
子９に接続され、ｎＭＯＳ１７、１８からなるｎＭＯＳ
直列回路は、ｎＭＯＳ１７のゲートをインバータ１９の
出力端子に接続されている。
【００２０】即ち、選択信号Ｓにより、ｎＭＯＳ１５、
１６からなるｎＭＯＳ直列回路又はｎＭＯＳ１７、１８
からなるｎＭＯＳ直列回路のうち、いずれかのｎＭＯＳ
直列回路をプルダウン回路として選択、活性化できるよ
うに構成されている。これらが、この第１実施例の特徴
点の一つであり、後述するように２種類の遅延時間を得
るための手段の一つとなっている。
【００２１】図４及び図５は、この第１実施例の動作を
示す回路図、図６は、この第１実施例の動作を示すタイ
ムチャートである。この第１実施例では、選択信号Ｓ＝
Ｌレベルとした場合、ｎＭＯＳ１６が非導通（以下、Ｏ
ＦＦという）、ｎＭＯＳ１７が導通（以下、ＯＮとい
う）となる。図４は、この場合の等価回路を示したもの
であり、ｎＭＯＳ１７は、ＯＮ抵抗で表示している。
【００２２】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ１４＝ＯＮ、ｎＭＯＳ１８＝ＯＦＦとな
り、出力信号ＯＵＴ＝Ｈレベルとなる。この状態から、
入力信号ＩＮ＝Ｈレベルに反転すると、ｐＭＯＳ１４＝
ＯＦＦ、ｎＭＯＳ１８＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００２３】この場合、ｎＭＯＳ１８は、入力信号ＩＮ
がＶth18（ｎＭＯＳ１８のスレッショルド電圧）に上昇
した時点でＯＮとなる。図６において、破線２０は、こ
の場合の変化を示している。
【００２４】これに対して、選択信号Ｓ＝Ｈレベルとし
た場合、ｎＭＯＳ１６＝ＯＮ、ｎＭＯＳ１７＝ＯＦＦと
なる。図５は、この場合の等価回路を示したものであ
り、ｎＭＯＳ１６は、ＯＮ抵抗で表示している。
【００２５】ここに、入力信号ＩＮ＝Ｌレベルの場合、
ｐＭＯＳ１４＝ＯＮ、ｎＭＯＳ１５＝ＯＦＦとなり、出
力信号ＯＵＴ＝Ｈレベルとなる。この状態から、入力信
号ＩＮ＝Ｈレベルに反転すると、ｐＭＯＳ１４＝ＯＦ
Ｆ、ｎＭＯＳ１５＝ＯＮとなり、出力信号ＯＵＴはＨレ
ベルからＬレベルに反転する。
【００２６】この場合、ｎＭＯＳ１５は、入力信号ＩＮ
がＶ16（ｎＭＯＳ１６のＯＮ抵抗）＋Ｖth15（ｎＭＯＳ
１５のスレッショルド電圧）に上昇した時点でＯＮとな
る。図６において、実線２１は、この場合の変化を示し
ている。
【００２７】このように、この第１実施例によれば、出
力信号ＯＵＴとしてＬレベルを得る場合につき、選択に
より、微小な時間差を有する２種類の遅延時間を容易に
得ることができ、これを使用する場合には、遅延時間微
調整回路などを簡単に構成することができる。
【００２８】第２実施例・・図７〜図１０ 図７は本発明の第２実施例を示す回路図である。図中、
２２は入力信号ＩＮが入力される入力端子、２３は選択
信号Ｓが入力される選択信号入力端子、２４は出力信号
ＯＵＴが出力される出力端子である。
【００２９】また、２５は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、２６は電源電圧ＶＳＳを供給するＶＳＳ電
源線、２７はプルアップ回路を構成するｐＭＯＳ、２８
〜３３はプルダウン回路を構成するｎＭＯＳ、３４はイ
ンバータである。
【００３０】ここに、ｎＭＯＳ２８、２９、３０からな
るｎＭＯＳ直列回路は、出力端子２４側から数えて１段
目に接続されているｎＭＯＳ２８のゲートを入力端子２
２に接続され、ｎＭＯＳ３１、３２、３３からなるｎＭ
ＯＳ直列回路は、出力端子２４側から数えて３段目に接
続されているｎＭＯＳ３３のゲートを入力端子２２に接
続されている。
【００３１】即ち、ｎＭＯＳ２８、２９、３０からなる
ｎＭＯＳ直列回路と、ｎＭＯＳ３１、３２、３３からな
るｎＭＯＳ直列回路との間では、出力端子２４側又はＶ
ＳＳ電源線２６側から数えて同じ段数目に接続されてい
るｎＭＯＳのゲートが入力端子２２に接続されないよう
にしている。
【００３２】また、ｎＭＯＳ２８、２９、３０からなる
ｎＭＯＳ直列回路は、ｎＭＯＳ２９、３０のゲートを選
択信号入力端子２３に接続され、ｎＭＯＳ３１、３２、
３３からなるｎＭＯＳ直列回路は、ｎＭＯＳ３１、３２
のゲートをインバータ３４の出力端子に接続されてい
る。
【００３３】即ち、選択信号Ｓにより、ｎＭＯＳ２８、
２９、３０からなるｎＭＯＳ直列回路又はｎＭＯＳ３
１、３２、３３からなるｎＭＯＳ直列回路のうち、いず
れかのｎＭＯＳ直列回路をプルダウン回路として選択で
きるように構成されている。これらが、この第２実施例
の特徴点の一つであり、後述するように２種類の遅延時
間を得るための手段の一つとなっている。
【００３４】図８及び図９は、この第２実施例の動作を
示す回路図、図１０は、この第２実施例の動作を示すタ
イムチャートである。この第２実施例では、選択信号Ｓ
＝Ｌレベルとした場合、ｎＭＯＳ２９、３０＝ＯＦＦ、
ｎＭＯＳ３１、３２＝ＯＮとなる。図８は、この場合の
等価回路を示したものであり、ｎＭＯＳ３１、３２は、
ＯＮ抵抗で表示している。
【００３５】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ２７＝ＯＮ、ｎＭＯＳ３３＝ＯＦＦとな
り、出力信号ＯＵＴ＝Ｈレベルとなる。この状態から、
入力信号ＩＮがＨレベルに反転すると、ｐＭＯＳ２７＝
ＯＦＦ、ｎＭＯＳ３３＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００３６】この場合、ｎＭＯＳ３３は、入力信号ＩＮ
がＶth33（ｎＭＯＳ３３のスレッショルド電圧）に上昇
した時点でＯＮとなる。図１０において、破線３５は、
この場合の変化を示している。
【００３７】これに対して、選択信号Ｓ＝Ｈレベルとし
た場合、ｎＭＯＳ２９、３０＝ＯＮ、ｎＭＯＳ３１、３
２＝ＯＦＦとなる。図９は、この場合の等価回路を示し
たものであり、ｎＭＯＳ２９、３０は、ＯＮ抵抗で表示
している。
【００３８】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ２７＝ＯＮ、ｎＭＯＳ２８＝ＯＦＦとな
り、出力信号ＯＵＴはＨレベルとなる。この状態から、
入力信号ＩＮがＨレベルに反転すると、ｐＭＯＳ２７＝
ＯＦＦ、ｎＭＯＳ２８＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００３９】この場合、ｎＭＯＳ２８は、入力信号ＩＮ
がＶ30（ｎＭＯＳ３０のＯＮ抵抗）＋Ｖ29（ｎＭＯＳ２
９のＯＮ抵抗）＋Ｖth28（ｎＭＯＳ２８のスレッショル
ド電圧）に上昇した時点でＯＮとなる。図９において、
実線３６は、この場合の変化を示している。
【００４０】このように、この第２実施例によれば、出
力信号ＯＵＴとしてＬレベルを得る場合につき、選択に
より、第１実施例の場合よりは大きい２種類の微小な時
間差を有する遅延時間を容易に得ることができ、これを
使用する場合には、遅延時間微調整回路などを簡単に構
成することができる。
【００４１】第３実施例・・図１１〜図１５ 図１１は本発明の第３実施例を示す回路図である。図
中、３７は入力信号ＩＮが入力される入力端子、３８、
３９、４０はそれぞれ選択信号Ｓ１、Ｓ２、Ｓ３が入力
される選択信号入力端子、４１は出力信号ＯＵＴが出力
される出力端子である。
【００４２】また、４２は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、４３は電源電圧ＶＳＳを供給するＶＳＳ電
源線、４４はプルアップ回路を構成するｐＭＯＳ、４５
〜５３はプルダウン回路を構成するｎＭＯＳである。
【００４３】ここに、ｎＭＯＳ４５、４６、４７からな
るｎＭＯＳ直列回路は、出力端子４１側から数えて１段
目に接続されているｎＭＯＳ４５のゲートを入力端子３
７に接続され、ｎＭＯＳ４８、４９、５０からなるｎＭ
ＯＳ直列回路は、出力端子４１側から数えて２段目に接
続されているｎＭＯＳ４９のゲートを入力端子３７に接
続され、ｎＭＯＳ５１、５２、５３からなるｎＭＯＳ直
列回路は、出力端子４１側から数えて３段目に接続され
ているｎＭＯＳ５３のゲートを入力端子３７に接続され
ている。
【００４４】即ち、ｎＭＯＳ４５、４６、４７からなる
ｎＭＯＳ直列回路と、ｎＭＯＳ４８、４９、５０からな
るｎＭＯＳ直列回路と、ｎＭＯＳ５１、５２、５３から
なるｎＭＯＳ直列回路との間では、出力端子４１側又は
ＶＳＳ電源線４３側から数えて同じ段数目に接続されて
いるｎＭＯＳのゲートが入力端子３７に接続されないよ
うにしている。
【００４５】また、ｎＭＯＳ４５、４６、４７からなる
ｎＭＯＳ直列回路は、ｎＭＯＳ４６、４７のゲートを選
択信号入力端子３８に接続され、ｎＭＯＳ４８、４９、
５０からなるｎＭＯＳ直列回路は、ｎＭＯＳ４８、５０
のゲートを選択信号入力端子３９に接続され、ｎＭＯＳ
５１、５２、５３からなるｎＭＯＳ直列回路は、ｎＭＯ
Ｓ５１、５２を選択信号入力端子４０に接続されてい
る。
【００４６】即ち、選択信号Ｓ１、Ｓ２、Ｓ３により、
ｎＭＯＳ４５、４６、４７からなるｎＭＯＳ直列回路、
ｎＭＯＳ４８、４９、５０からなるｎＭＯＳ直列回路又
はｎＭＯＳ５１、５２、５３からなるｎＭＯＳ直列回路
のうち、いずれかのｎＭＯＳ直列回路をプルダウン回路
として選択できるように構成されている。これらが、こ
の第３実施例の特徴点の一つであり、後述するように３
種類の遅延時間を得るための手段の一つとなっている。
【００４７】図１２、図１３及び図１４は、この第３実
施例の動作を示す回路図、図１５は、この第３実施例の
動作を示すタイムチャートである。この第３実施例で
は、選択信号Ｓ１、Ｓ２＝Ｌレベル、選択信号Ｓ３＝Ｈ
レベルとした場合、ｎＭＯＳ４６、４７、４８、５０＝
ＯＦＦ、ｎＭＯＳ５１、５２＝ＯＮとなる。図１２は、
この場合の等価回路を示したものであり、ｎＭＯＳ５
１、５２は、ＯＮ抵抗で表示している。
【００４８】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ４４＝ＯＮ、ｎＭＯＳ５３＝ＯＦＦとな
り、出力信号ＯＵＴ＝Ｈレベルとなる。この状態から、
入力信号ＩＮ＝Ｈレベルに反転すると、ｐＭＯＳ４４＝
ＯＦＦ、ｎＭＯＳ５３＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００４９】この場合、ｎＭＯＳ５３は、入力信号ＩＮ
がＶth53（ｎＭＯＳ５３のスレッショルド電圧）に上昇
した時点でＯＮとなる。図１５において、破線５４は、
この場合の変化を示している。
【００５０】これに対して、選択信号Ｓ１、Ｓ３＝Ｌレ
ベル、選択信号Ｓ２＝Ｈレベルとした場合、ｎＭＯＳ４
６、４７、５１、５２＝ＯＦＦ、ｎＭＯＳ４８、５０＝
ＯＮとなる。図１３は、この場合の等価回路を示したも
のであり、ｎＭＯＳ４８、５０は、ＯＮ抵抗で表示して
いる。
【００５１】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ４４＝ＯＮ、ｎＭＯＳ４９＝ＯＦＦとな
り、出力信号ＯＵＴ＝Ｈレベルとなる。この状態から、
入力信号ＩＮがＨレベルに反転すると、ｐＭＯＳ４４＝
ＯＦＦ、ｎＭＯＳ４９＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００５２】この場合、ｎＭＯＳ４９は、入力信号ＩＮ
がＶ50（ｎＭＯＳ５０のＯＮ抵抗）＋Ｖth49（ｎＭＯＳ
４９のスレッショルド電圧）に上昇した時点でＯＮとな
る。図１５において、実線５５は、この場合の変化を示
している。
【００５３】また、選択信号Ｓ１＝Ｈレベル、選択信号
Ｓ２、Ｓ３＝Ｌレベルとした場合、ｎＭＯＳ４６、４７
＝ＯＮ、ｎＭＯＳ４８、５０、５１、５２＝ＯＦＦとな
る。図１４は、この場合の等価回路を示したものであ
り、ｎＭＯＳ４６、４７はＯＮ抵抗で表示している。
【００５４】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ４４＝ＯＮ、ｎＭＯＳ４５＝ＯＦＦとな
り、出力信号ＯＵＴ＝Ｈレベルとなる。この状態から、
入力信号ＩＮがＨレベルに反転すると、ｐＭＯＳ４４＝
ＯＦＦ、ｎＭＯＳ４５＝ＯＮとなり、出力信号ＯＵＴは
ＨレベルからＬレベルに反転する。
【００５５】この場合、ｎＭＯＳ４５は、入力信号ＩＮ
がＶ47（ｎＭＯＳ４７のＯＮ抵抗）＋Ｖ46（ｎＭＯＳ４
６のＯＮ抵抗）＋Ｖth45（ｎＭＯＳ４５のスレッショル
ド電圧）に上昇した時点でＯＮとなる。図１５におい
て、二点鎖線５６は、この場合の変化を示している。
【００５６】このように、この第３実施例によれば、出
力信号ＯＵＴとしてＬレベルを得る場合につき、選択に
より、微小な時間差を有する３種類の遅延時間を容易に
得ることができ、これを使用する場合には、遅延時間微
調整回路などを簡単に構成することができる。
【００５７】第４実施例・・図１６〜図１９ 図１６は本発明の第４実施例を示す回路図である。図
中、５７は入力信号ＩＮが入力される入力端子、５８は
選択信号Ｓが入力される選択信号入力端子、５９は出力
信号ＯＵＴが出力される出力端子である。
【００５８】また、６０は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、６１は電源電圧ＶＳＳを供給するＶＳＳ電
源線、６２はｐＭＯＳ、６３はＮＰＮトランジスタ、６
４はＮＰＮトランジスタ６３のベース電荷を引き抜くた
めの抵抗であり、ｐＭＯＳ６２、ＮＰＮトランジスタ６
３、抵抗６４でプルアップ回路が構成されている。
【００５９】また、６５〜６８はｎＭＯＳ、６９はイン
バータ、７０はＮＰＮトランジスタ、７１はＮＰＮトラ
ンジスタ７０のベース電荷を引き抜くための抵抗であ
り、これらｎＭＯＳ６５〜６８、インバータ６９、ＮＰ
Ｎトランジスタ７０、抵抗７１でプルダウン回路が構成
されている。
【００６０】ここに、ｎＭＯＳ６５、６６からなるｎＭ
ＯＳ直列回路は、出力端子５９側から数えて１段目に接
続されているｎＭＯＳ６５のゲートを入力端子５７に接
続され、ｎＭＯＳ６７、６８からなるｎＭＯＳ直列回路
は、出力端子５７側から数えて２段目に接続されている
ｎＭＯＳ６８のゲートを入力端子５７に接続されてい
る。
【００６１】即ち、ｎＭＯＳ６５、６６からなるｎＭＯ
Ｓ直列回路と、ｎＭＯＳ６７、６８からなるｎＭＯＳ直
列回路との間では、出力端子５９側又はＮＰＮトランジ
スタ７０のベース側から数えて同じ段数目に接続されて
いるｎＭＯＳのゲートが入力端子５７に接続されないよ
うにしている。
【００６２】また、ｎＭＯＳ６５、６６からなるｎＭＯ
Ｓ直列回路はｎＭＯＳ６６のゲートを選択信号入力端子
５８に接続され、ｎＭＯＳ６７、６８からなるｎＭＯＳ
直列回路はｎＭＯＳ６７のゲートをインバータ６９の出
力端子に接続されている。
【００６３】即ち、選択信号Ｓにより、ｎＭＯＳ６５、
６６、ＮＰＮトランジスタ７０及び抵抗７１からなるプ
ルダウン回路又はｎＭＯＳ６７、６８、ＮＰＮトランジ
スタ７０及び抵抗７１からなるプルダウン回路のうち、
いずれかのプルダウン回路を選択できるように構成され
ている。これらが、この第４実施例の特徴点の一つであ
り、後述するように２種類の遅延時間を得るための手段
の一つとなっている。
【００６４】ここに、図１７及び図１８は、この第４実
施例の動作を示す回路図、図１９は、この第４実施例の
動作を示すタイムチャートである。この第４実施例で
は、選択信号Ｓ＝Ｌレベルとした場合、ｎＭＯＳ６６＝
ＯＦＦ、ｎＭＯＳ６７＝ＯＮとなる。図１７は、この場
合の等価回路を示したものであり、ｎＭＯＳ６７はＯＮ
抵抗で表示している。
【００６５】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ６２＝ＯＮ、ＮＰＮトランジスタ６３＝Ｏ
Ｎ、ｎＭＯＳ６８＝ＯＦＦ、ＮＰＮトランジスタ７０＝
ＯＦＦとなり、出力信号ＯＵＴはＨレベルとなる。
【００６６】この状態から、入力信号ＩＮ＝Ｈレベルに
反転すると、ｐＭＯＳ６２＝ＯＦＦ、ＮＰＮトランジス
タ６３＝ＯＦＦ、ｎＭＯＳ６８＝ＯＮ、ＮＰＮトランジ
スタ７０＝ＯＮとなり、出力信号ＯＵＴはＨレベルから
Ｌレベルに反転する。
【００６７】この場合、ｎＭＯＳ６８は、入力信号ＩＮ
がＶ71（抵抗７１の電圧降下）＋Ｖth68（ｎＭＯＳ６８
のスレッショルド電圧）に上昇した時点でＯＮとなる。
図１９において、破線７２は、この場合の変化を示して
いる。
【００６８】これに対して、選択信号Ｓ＝Ｈレベルとし
た場合には、ｎＭＯＳ６６＝ＯＮ、ｎＭＯＳ６７＝ＯＦ
Ｆとなる。図１８は、この場合の等価回路を示したもの
であり、ｎＭＯＳ６６はＯＮ抵抗で表示している。
【００６９】ここに、入力信号ＩＮ＝Ｌレベルの場合に
は、ｐＭＯＳ６２＝ＯＮ、ＮＰＮトランジスタ６３＝Ｏ
Ｎ、ｎＭＯＳ６５＝ＯＦＦ、ＮＰＮトランジスタ７０＝
ＯＦＦとなり、出力信号ＯＵＴ＝Ｈレベルとなる。
【００７０】この状態から、入力信号ＩＮ＝Ｈレベルに
反転すると、ｐＭＯＳ６２＝ＯＦＦ、ＮＰＮトランジス
タ６３＝ＯＦＦ、ｎＭＯＳ６５＝ＯＮ、ＮＰＮトランジ
スタ７０＝ＯＮとなり、出力信号ＯＵＴはＨレベルから
Ｌレベルに反転する。
【００７１】この場合、ｎＭＯＳ６５は、入力信号ＩＮ
がＶ71（ベース電荷引き抜き用の抵抗７１の電圧降下）
＋Ｖ66（ｎＭＯＳ６６のＯＮ抵抗）＋Ｖth65（ｎＭＯＳ
６５のスレッショルド電圧）に上昇した時点でＯＮとな
る。図１９において、実線７３は、この場合の変化を示
している。
【００７２】このように、この第４実施例によれば、Ｂ
iＣＭＯＳ構成において、出力信号ＯＵＴとしてＬレベ
ルを得る場合につき、選択により、微小な時間差を有す
る２種類の遅延時間を容易に得ることができ、これを使
用する場合には、遅延時間微調整回路などを簡単に構成
することができる。
【００７３】第５実施例・・図２０〜図２３ 図２０は本発明の第５実施例を示す回路図である。図
中、７４は入力信号ＩＮが入力される入力端子、７５は
選択信号Ｓが入力される選択信号入力端子、７６は出力
信号ＯＵＴが出力される出力端子である。
【００７４】また、７７は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、７８は電源電圧ＶＳＳを供給するＶＳＳ電
源線、７９〜８２はプルアップ回路を構成するｐＭＯ
Ｓ、８３はインバータ、８４はプルダウン回路を構成す
るｎＭＯＳである。
【００７５】ここに、ｐＭＯＳ７９、８０からなるｐＭ
ＯＳ直列回路は、ＶＤＤ電源線７７側から数えて２段目
に接続されているｐＭＯＳ８０のゲートを入力端子７４
に接続され、ｐＭＯＳ８１、８２からなるｐＭＯＳ直列
回路は、ＶＤＤ電源線７７側から数えて１段目に接続さ
れているｐＭＯＳ８１のゲートを入力端子７４に接続さ
れている。
【００７６】即ち、ｐＭＯＳ７９、８０からなるｐＭＯ
Ｓ直列回路と、ｐＭＯＳ８１、８２からなるｐＭＯＳ直
列回路との間では、ＶＤＤ電源線７７側又は出力端子７
６側から数えて同じ段数目に接続されているｐＭＯＳの
ゲートが入力端子７４に接続されないようにしている。
【００７７】また、ｐＭＯＳ７９、８０からなるｐＭＯ
Ｓ直列回路は、ｐＭＯＳ７９のゲートをインバータ８３
の出力端子に接続され、ｐＭＯＳ８１、８２からなるｐ
ＭＯＳ直列回路は、ｐＭＯＳ８２のゲートを選択信号入
力端子７５の出力端子に接続されている。
【００７８】即ち、選択信号Ｓにより、ｐＭＯＳ７９、
８０からなるｐＭＯＳ直列回路又はｐＭＯＳ８１、８２
からなるｐＭＯＳ直列回路のうち、いずれかのｐＭＯＳ
直列回路をプルアップ回路として選択できるように構成
されている。これらが、この第５実施例の特徴点の一つ
であり、後述するように２種類の遅延時間を得るための
手段の一つとなっている。
【００７９】図２１及び図２２は、この第５実施例の動
作を示す回路図、図２３は、この第５実施例の動作を示
すタイムチャートである。この第５実施例では、選択信
号Ｓ＝Ｌレベルとした場合、ｐＭＯＳ７９＝ＯＦＦ、ｐ
ＭＯＳ８２＝ＯＮとなる。図２１は、この場合の等価回
路を示したものであり、ｐＭＯＳ８２はＯＮ抵抗で表示
している。
【００８０】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ８１＝ＯＦＦ、ｎＭＯＳ８４＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮがＬレベルに反転すると、ｐＭＯＳ８１＝
ＯＮ、ｎＭＯＳ８４＝ＯＦＦとなり、出力信号ＯＵＴは
ＬレベルからＨレベルに反転する。
【００８１】この場合、ｐＭＯＳ８１は、入力信号ＩＮ
がＶＤＤ−Ｖth81（ｐＭＯＳ８１のスレッショルド電
圧）に下降した時点でＯＮとなる。図２３において、破
線８５は、この場合の変化を示している。
【００８２】これに対して、選択信号Ｓ＝Ｈレベルとし
た場合には、ｐＭＯＳ７９＝ＯＮ、ｐＭＯＳ８２＝ＯＦ
Ｆとなる。図２２は、この場合の等価回路を示したもの
であり、ｐＭＯＳ７９はＯＮ抵抗で表示している。
【００８３】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ８０＝ＯＦＦ、ｎＭＯＳ８４＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮがＬレベルに反転すると、ｐＭＯＳ８０＝
ＯＮ、ｎＭＯＳ８４＝ＯＦＦとなり、出力信号ＯＵＴは
ＬレベルからＨレベルに反転する。
【００８４】この場合、ｐＭＯＳ８０は、入力信号ＩＮ
がＶＤＤ−Ｖ79（ｐＭＯＳ７９のＯＮ抵抗）−Ｖth
80（ｐＭＯＳ８０のスレッショルド電圧）に下降した時
点でＯＮとなる。図２３において、実線８６は、この場
合の変化を示している。
【００８５】このように、この第５実施例によれば、出
力信号ＯＵＴとしてＨレベルを得る場合につき、選択に
より、微小な時間差を有する２種類の遅延時間を容易に
得ることができ、これを使用する場合には、遅延時間微
調整回路などを簡単に構成することができる。
【００８６】第６実施例・・図２４〜図２７ 図２４は本発明の第６実施例を示す回路図である。図
中、８７は入力信号ＩＮが入力される入力端子、８８は
選択信号Ｓが入力される選択信号入力端子、８９は出力
信号ＯＵＴが出力される出力端子である。
【００８７】また、９０は電源電圧ＶＤＤを供給するＶ
ＤＤ電源線、９１は電源電圧ＶＳＳを供給するＶＳＳ電
源線、９２〜９７はプルアップ回路を構成するｐＭＯ
Ｓ、９８はインバータ、９９はプルダウン回路を構成す
るｎＭＯＳである。
【００８８】ここに、ｐＭＯＳ９２、９３、９４からな
るｐＭＯＳ直列回路は、ＶＤＤ電源線９０側から数えて
３段目に接続されているｐＭＯＳ９４のゲートを入力端
子８７に接続され、ｐＭＯＳ９５、９６、９７からなる
ｐＭＯＳ直列回路は、ＶＤＤ電源線９０側から数えて１
段目に接続されているｐＭＯＳ９５のゲートを入力端子
８７に接続されている。
【００８９】即ち、ｐＭＯＳ９２、９３、９４からなる
ｐＭＯＳ直列回路と、ｐＭＯＳ９５、９６、９７からな
るｐＭＯＳ直列回路との間では、ＶＤＤ電源線９０側又
は出力端子８９側から数えて同じ段数目に接続されてい
るｐＭＯＳのゲートが入力端子８７に接続されないよう
にしている。
【００９０】また、ｐＭＯＳ９２、９３、９４からなる
ｐＭＯＳ直列回路は、ｐＭＯＳ９２、９３のゲートをイ
ンバータ９８の出力端子に接続され、ｐＭＯＳ９５、９
６、９７からなるｐＭＯＳ直列回路は、ｐＭＯＳ９６、
９７のゲートを選択信号入力端子８８の出力端子に接続
されている。
【００９１】即ち、選択信号Ｓにより、ｐＭＯＳ９２、
９３、９４からなるｐＭＯＳ直列回路又はｐＭＯＳ９
５、９６、９７からなるｐＭＯＳ直列回路のうち、いず
れかのｐＭＯＳ直列回路をプルアップ回路として選択で
きるように構成されている。これらが、この第６実施例
の特徴点の一つであり、後述するように２種類の遅延時
間を得るための手段の一つとなっている。
【００９２】図２５及び図２６は、この第６実施例の動
作を示す回路図、図２７は、この第６実施例の動作を示
すタイムチャートである。この第６実施例では、選択信
号ＳをＬレベルにした場合、ｐＭＯＳ９２、９３＝ＯＦ
Ｆ、ｐＭＯＳ９６、９７＝ＯＮとなる。図２５は、この
場合の等価回路を示したものであり、ｐＭＯＳ９６、９
７はＯＮ抵抗で表示している。
【００９３】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ９５＝ＯＦＦ、ｎＭＯＳ９９＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮがＬレベルに反転すると、ｐＭＯＳ９５＝
ＯＮ、ｎＭＯＳ９９＝ＯＦＦとなるので、出力信号ＯＵ
ＴはＬレベルからＨレベルに反転する。
【００９４】この場合、ｐＭＯＳ９５は、入力信号ＩＮ
＝ＶＤＤ−Ｖth95（ｐＭＯＳ９５のスレッショルド電
圧）に下降した時点でＯＮとなる。図２７において、破
線１００は、この場合の変化を示している。
【００９５】これに対して、選択信号ＳがＨレベルの場
合、ｐＭＯＳ９２、９３＝ＯＮ、ｐＭＯＳ９６、９７＝
ＯＦＦとなる。図２６は、この場合の等価回路を示した
ものであり、ｐＭＯＳ９２、９３はＯＮ抵抗で表示して
いる。
【００９６】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ９４＝ＯＦＦ、ｎＭＯＳ９９＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮがＬレベルに反転すると、ｐＭＯＳ９４＝
ＯＮ、ｎＭＯＳ９９＝ＯＦＦとなるので、出力信号ＯＵ
ＴはＬレベルからＨレベルに反転する。
【００９７】この場合、ｐＭＯＳ９４は、入力信号ＩＮ
＝ＶＤＤ−Ｖ92（ｐＭＯＳ９２のＯＮ抵抗）−Ｖ93（ｐ
ＭＯＳ９３のＯＮ抵抗）−Ｖth94（ｐＭＯＳ９４のスレ
ッショルド電圧）に下降した時点でＯＮとなる。図２７
において、実線１０１は、この場合の変化を示してい
る。
【００９８】このように、この第６実施例によれば、出
力信号ＯＵＴとしてＨレベルを得る場合につき、選択に
より、第５実施例の場合よりは大きい２種類の微小な時
間差を有する遅延時間を容易に得ることができ、これを
使用する場合には、遅延時間微調整回路などを簡単に構
成することができる。
【００９９】第７実施例・・図２８〜図３２ 図２８は本発明の第７実施例を示す回路図である。図
中、１０２は入力信号ＩＮが入力される入力端子、１０
３、１０４、１０５はそれぞれ選択信号Ｓ１、Ｓ２、Ｓ
３が入力される選択信号入力端子、１０６は出力信号Ｏ
ＵＴが出力される出力端子である。
【０１００】また、１０７は電源電圧ＶＤＤを供給する
ＶＤＤ電源線、１０８は電源電圧ＶＳＳを供給するＶＳ
Ｓ電源線、１０９〜１１７はプルアップ回路を構成する
ｐＭＯＳ、１１８はプルダウン回路を構成するｎＭＯＳ
である。
【０１０１】ここに、ｐＭＯＳ１０９、１１０、１１１
からなるｐＭＯＳ直列回路は、ＶＤＤ電源線１０７側か
ら数えて３段目に接続されているｐＭＯＳ１１１のゲー
トを入力端子１０２に接続され、ｐＭＯＳ１１２、１１
３、１１４からなるｐＭＯＳ直列回路は、ＶＤＤ電源線
１０７側から数えて２段目に接続されているｐＭＯＳ１
１３のゲートを入力端子１０２に接続され、ｐＭＯＳ１
１５、１１６、１１７からなるｐＭＯＳ直列回路は、Ｖ
ＤＤ電源線１０７側から数えて１段目に接続されている
ｐＭＯＳ１１５のゲートを入力端子１０２に接続されて
いる。
【０１０２】即ち、ｐＭＯＳ１０９、１１０、１１１か
らなるｐＭＯＳ直列回路と、ｐＭＯＳ１１２、１１３、
１１４からなるｐＭＯＳ直列回路と、ｐＭＯＳ１１５、
１１６、１１７からなるｐＭＯＳ直列回路との間では、
ＶＤＤ電源線１０７側又は出力端子１０６側から数えて
同じ段数目に接続されているｐＭＯＳのゲートが入力端
子１０２に接続されないようにしている。
【０１０３】また、ｐＭＯＳ１０９、１１０、１１１か
らなるｐＭＯＳ直列回路は、ｐＭＯＳ１０９、１１０の
ゲートを選択信号入力端子１０３に接続され、ｐＭＯＳ
１１２、１１３、１１４からなるｐＭＯＳ直列回路は、
ｐＭＯＳ１１２、１１４のゲートを選択信号入力端子１
０４に接続され、ｐＭＯＳ１１５、１１６、１１７から
なるｐＭＯＳ直列回路は、ｐＭＯＳ１１６、１１７のゲ
ートを選択信号入力端子１０５に接続されている。
【０１０４】即ち、選択信号Ｓ１、Ｓ２、Ｓ３により、
ｐＭＯＳ１０９、１１０、１１１からなるｐＭＯＳ直列
回路、ｐＭＯＳ１１２、１１３、１１４からなるｐＭＯ
Ｓ直列回路又はｐＭＯＳ１１５、１１６、１１７からな
るｐＭＯＳ直列回路のうち、いずれかのｐＭＯＳ直列回
路をプルアップ回路として選択できるように構成されて
いる。これらが、この第７実施例の特徴点の一つであ
り、後述するように３種類の遅延時間を得るための手段
の一つとなっている。
【０１０５】図２９、図３０及び図３１は、この第７実
施例の動作を示す回路図、図３２は、この第７実施例の
動作を示すタイムチャートである。この第７実施例で
は、選択信号Ｓ１、Ｓ２＝Ｈレベル、選択信号Ｓ３＝Ｌ
レベルとした場合、ｐＭＯＳ１０９、１１０、１１２、
１１４＝ＯＦＦ、ｐＭＯＳ＝１１６、１１７＝ＯＮとな
る。図２９は、この場合の等価回路を示したものであ
り、ｐＭＯＳ１１６、１１７はＯＮ抵抗で表示してい
る。
【０１０６】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ１１５＝ＯＦＦ、ｎＭＯＳ１１８＝ＯＦＦ
となり、出力信号ＯＵＴ＝Ｌレベルとなる。この状態か
ら、入力信号ＩＮ＝Ｌレベルに反転すると、ｐＭＯＳ１
１５＝ＯＮ、ｎＭＯＳ１１８＝ＯＦＦとなり、出力信号
ＯＵＴはＬレベルからＨレベルに反転する。
【０１０７】この場合、ｐＭＯＳ１１５は、入力信号Ｉ
Ｎ＝ＶＤＤ−Ｖth115（ｐＭＯＳ１１５のスレッショル
ド電圧）に下降した時点でＯＮとなる。図３２におい
て、破線１１９は、この場合の変化を示している。
【０１０８】これに対して、選択信号Ｓ１、Ｓ３＝Ｈレ
ベル、選択信号Ｓ２＝Ｌレベルの場合、ｐＭＯＳ１０
９、１１０、１１６、１１７＝ＯＦＦ、ｐＭＯＳ１１
２、１１４＝ＯＮとなる。図３０は、この場合の等価回
路を示したものであり、ｐＭＯＳ１１２、１１４はＯＮ
抵抗で表示している。
【０１０９】ここに、入力信号ＩＮ＝Ｈレベルの場合、
ｐＭＯＳ１１３＝ＯＦＦ、ｎＭＯＳ１１８＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮ＝Ｌレベルに反転すると、ｐＭＯＳ１１３
＝ＯＮ、ｎＭＯＳ１１８＝ＯＦＦとなるので、出力信号
ＯＵＴはＬレベルからＨレベルに反転する。
【０１１０】この場合、ｐＭＯＳ１１３は、入力信号Ｉ
Ｎ＝ＶＤＤ−Ｖ112（ｐＭＯＳ１１２のＯＮ抵抗）−Ｖt
h113（ｐＭＯＳ１１３のスレッショルド電圧）に下降し
た時点でＯＮとなる。図３２において、実線１２０は、
この場合の変化を示している。
【０１１１】また、選択信号Ｓ１＝Ｌレベル、選択信号
Ｓ２、Ｓ３＝Ｈレベルの場合、ｐＭＯＳ１０９、１１０
＝ＯＮ、ｐＭＯＳ１１２，１１４、１１６、１１７＝Ｏ
ＦＦとなる。図３１は、この場合の等価回路を示したも
のであり、ｐＭＯＳ１０９、１１０はＯＮ抵抗で表示し
ている。
【０１１２】ここに、入力信号ＩＮ＝Ｈレベルの場合、
ｐＭＯＳ１１１＝ＯＦＦ、ｎＭＯＳ１１８＝ＯＮとな
り、出力信号ＯＵＴ＝Ｌレベルとなる。この状態から、
入力信号ＩＮ＝Ｌレベルに反転すると、ｐＭＯＳ１１１
＝ＯＮ、ｎＭＯＳ１１８＝ＯＦＦとなり、出力信号ＯＵ
ＴはＬレベルからＨレベルに反転する。
【０１１３】この場合、ｐＭＯＳ１１１は、入力信号Ｉ
Ｎ＝ＶＤＤ−Ｖ109（ｐＭＯＳ１０９のＯＮ抵抗）−Ｖ
110（ｐＭＯＳ１１０のＯＮ抵抗）−Ｖth111（ｐＭＯＳ
１１１のスレッショルド電圧）に下降した時点でＯＮと
なる。図３２において、２点鎖線１２１は、この場合の
変化を示している。
【０１１４】このように、この第７実施例によれば、出
力信号ＯＵＴとしてＨレベルを出力する場合につき、選
択により、微小な時間差を有する３種類の遅延時間を容
易に得ることができ、これを使用する場合には、遅延時
間微調整回路などを簡単に構成することができる。
【０１１５】第８実施例・・図３３〜図３６ 図３３は本発明の第８実施例を示す回路図である。図
中、１２２は入力信号ＩＮが入力される入力端子、１２
３は選択信号Ｓが入力される選択信号入力端子、１２４
は出力信号ＯＵＴが出力される出力端子である。
【０１１６】また、１２５はＶＤＤ電源線、１２６はＶ
ＳＳ電源線、１２７〜１３０はｐＭＯＳ、１３１はイン
バータ、１３２はＮＰＮトランジスタ、１３３はＮＰＮ
トランジスタ１３２のベース電荷を引き抜くための抵抗
であり、ｐＭＯＳ１２７〜１３０、インバータ１３１、
ＮＰＮトランジスタ１３２、抵抗１３３でプルアップ回
路が構成されている。
【０１１７】また、１３４はｎＭＯＳ、１３５はＮＰＮ
トランジスタ、１３６はＮＰＮトランジスタ１３５のベ
ース電荷を引き抜くための抵抗であり、ｎＭＯＳ１３
４、ＮＰＮトランジスタ１３５、抵抗１３６でプルダウ
ン回路が構成されている。
【０１１８】ここに、ｐＭＯＳ１２７、１２８からなる
ｐＭＯＳ直列回路は、ＶＤＤ電源線１２５側から数えて
２段目に接続されているｐＭＯＳ１２８のゲートを入力
端子１２２に接続され、ｐＭＯＳ１２９、１３０からな
るｐＭＯＳ直列回路は、ＶＤＤ電源線１２５側から数え
て１段目に接続されているｐＭＯＳ１２９のゲートを入
力端子１２２に接続されている。
【０１１９】即ち、ｐＭＯＳ１２７、１２８からなるｐ
ＭＯＳ直列回路と、ｐＭＯＳ１２９、１３０からなるｐ
ＭＯＳ直列回路との間では、ＶＤＤ電源線１２５側又は
ＮＰＮトランジスタ１３２のベース側から数えて同じ段
数目に接続されているｐＭＯＳのゲートが入力端子１２
２に接続されないようにしている。
【０１２０】また、ｐＭＯＳ１２７、１２８からなるｐ
ＭＯＳ直列回路は、ｐＭＯＳ１２７のゲートをインバー
タ１３１の出力端子に接続され、ｐＭＯＳ１２９、１３
０からなるｐＭＯＳ直列回路は、ｐＭＯＳ１３０のゲー
トを選択信号入力端子１２３の出力端子に接続されてい
る。
【０１２１】即ち、選択信号Ｓにより、ｐＭＯＳ１２
７、１２８、ＮＰＮトランジスタ１３２及び抵抗１３３
からなるプルアップ回路又はｐＭＯＳ１２９、１３０、
ＮＰＮトランジスタ１３２及び抵抗１３３からなるプル
アップ回路のうち、いずれかのプルアップ回路を選択で
きるように構成されている。これらが、この第８実施例
の特徴点の一つであり、後述するように２種類の遅延時
間を得るための手段の一つとなっている。
【０１２２】図３４及び図３５は、この第８実施例の動
作を示す回路図、図３６は、この第８実施例の動作を示
すタイムチャートである。この第８実施例では、選択信
号Ｓ＝Ｌレベルとした場合には、ｐＭＯＳ１２７＝ＯＦ
Ｆ、ｐＭＯＳ１３０＝ＯＮとなる。図３４は、この場合
の等価回路を示したものであり、ｐＭＯＳ１３０は、Ｏ
Ｎ抵抗で表示している。
【０１２３】ここに、入力信号ＩＮ＝Ｈレベルの場合に
は、ｐＭＯＳ１２９＝ＯＦＦ、ＮＰＮトランジスタ１３
２＝ＯＦＦ、ｎＭＯＳ１３４＝ＯＮ、ＮＰＮトランジス
タ１３５＝ＯＮとなり、出力信号ＯＵＴ＝Ｌレベルとな
る。
【０１２４】この状態から、入力信号ＩＮ＝Ｌレベルに
反転すると、ｐＭＯＳ１２９＝ＯＮ、ＮＰＮトランジス
タ１３２＝ＯＮ、ｎＭＯＳ１３４＝ＯＦＦ、ＮＰＮトラ
ンジスタ１３５＝ＯＦＦとなり、出力信号ＯＵＴは、Ｌ
レベルからＨレベルに反転する。
【０１２５】この場合、ｐＭＯＳ１２９は、入力信号Ｉ
Ｎ＝ＶＤＤ−Ｖth129（ｐＭＯＳ１２９のスレッショル
ド電圧）に下降した時点でＯＮとなる。図３６におい
て、破線１３７は、この場合の変化を示している。
【０１２６】これに対して、選択信号Ｓ＝Ｈレベルとし
た場合には、ｐＭＯＳ１２７＝ＯＮ、ｐＭＯＳ１３０＝
ＯＦＦとなる。図３５は、この場合の等価回路を示した
ものであり、ｐＭＯＳ１２７はＯＮ抵抗で表示してい
る。
【０１２７】ここに、入力信号ＩＮ＝Ｈレベルの場合、
ｐＭＯＳ１２８＝ＯＦＦ、ＮＰＮトランジスタ１３２＝
ＯＦＦ、ｎＭＯＳ１３４＝ＯＮ、ＮＰＮトランジスタ１
３５＝ＯＮとなり、出力信号ＯＵＴ＝Ｌレベルとなる。
【０１２８】この状態から、入力信号ＩＮ＝レベルに反
転すると、ｐＭＯＳ１２８＝ＯＮ、ＮＰＮトランジスタ
１３２＝ＯＮ、ｎＭＯＳ１３４＝ＯＦＦ、ＮＰＮトラン
ジスタ１３５＝ＯＦＦとなり、出力信号ＯＵＴはＬレベ
ルからＨレベルに反転する。
【０１２９】この場合、ｐＭＯＳ１２８は、入力信号Ｉ
Ｎ＝ＶＤＤ−Ｖ127（ｐＭＯＳ１２７のＯＮ抵抗）−Ｖt
h128（ｐＭＯＳ１２８のスレッショルド電圧）に降下し
た時点でＯＮとなる。図３６において、実線１３８は、
この場合の変化を示している。
【０１３０】このように、この第８実施例によれば、Ｂ
iＣＭＯＳ構成において、出力信号ＯＵＴとしてＨレベ
ルを得る場合につき、選択により、微小な時間差を有す
る遅延時間を容易に得ることができ、これを使用する場
合には、遅延時間微調整回路などを容易に構成すること
ができる。
【０１３１】
【発明の効果】本発明中、第１の発明によれば、プルダ
ウン回路として、選択信号により遅延時間を可変できる
プルダウン回路を設けているので、出力信号ＯＵＴとし
てＬレベルを得る場合につき、選択により、微小な時間
差を有する複数の遅延時間を容易に得ることができ、こ
れを使用する場合には、遅延時間微調整回路などを簡単
に構成することができる。
【０１３２】また、第２の発明によれば、プルアップ回
路として、選択信号により遅延時間を可変できるプルア
ップ回路を設けているので、出力信号ＯＵＴとしてＨレ
ベルを得る場合につき、選択により、微小な時間差を有
する複数の遅延時間を容易に得ることができ、これを使
用する場合には、遅延時間微調整回路などを簡単に構成
することができる。
【図面の簡単な説明】
【図１】本発明中、第１の発明の原理説明図である。
【図２】本発明中、第２の発明の原理説明図である。
【図３】本発明の第１実施例を示す回路図である。
【図４】本発明の第１実施例の動作を示す回路図であ
る。
【図５】本発明の第１実施例の動作を示す回路図であ
る。
【図６】本発明の第１実施例の動作を示すタイムチャー
トである。
【図７】本発明の第２実施例を示す回路図である。
【図８】本発明の第２実施例の動作を示す回路図であ
る。
【図９】本発明の第２実施例の動作を示す回路図であ
る。
【図１０】本発明の第２実施例の動作を示すタイムチャ
ートである。
【図１１】本発明の第３実施例を示す回路図である。
【図１２】本発明の第３実施例の動作を示す回路図であ
る。
【図１３】本発明の第３実施例の動作を示す回路図であ
る。
【図１４】本発明の第３実施例の動作を示す回路図であ
る。
【図１５】本発明の第３実施例の動作を示すタイムチャ
ートである。
【図１６】本発明の第４実施例を示す回路図である。
【図１７】本発明の第４実施例の動作を示す回路図であ
る。
【図１８】本発明の第４実施例の動作を示す回路図であ
る。
【図１９】本発明の第４実施例の動作を示すタイムチャ
ートである。
【図２０】本発明の第５実施例を示す回路図である。
【図２１】本発明の第５実施例の動作を示す回路図であ
る。
【図２２】本発明の第５実施例の動作を示す回路図であ
る。
【図２３】本発明の第５実施例の動作を示すタイムチャ
ートである。
【図２４】本発明の第６実施例を示す回路図である。
【図２５】本発明の第６実施例の動作を示す回路図であ
る。
【図２６】本発明の第６実施例の動作を示す回路図であ
る。
【図２７】本発明の第６実施例の動作を示すタイムチャ
ートである。
【図２８】本発明の第７実施例を示す回路図である。
【図２９】本発明の第７実施例の動作を示す回路図であ
る。
【図３０】本発明の第７実施例の動作を示す回路図であ
る。
【図３１】本発明の第７実施例の動作を示す回路図であ
る。
【図３２】本発明の第７実施例の動作を示すタイムチャ
ートである。
【図３３】本発明の第８実施例を示す回路図である。
【図３４】本発明の第８実施例の動作を示す回路図であ
る。
【図３５】本発明の第８実施例の動作を示す回路図であ
る。
【図３６】本発明の第８実施例の動作を示すタイムチャ
ートである。
【図３７】従来の可変遅延回路を示す回路図である。
【図３８】従来の可変遅延回路を使用して構成した遅延
時間微調整回路を示す回路図である。
【符号の説明】
１４２ プルアップ回路 １４４ プルダウン回路 １４６ プルアップ回路 １４７ プルダウン回路

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】第１の電源線と出力端子との間に入力信号
    に基づいてプルアップ動作を行うプルアップ回路を接続
    すると共に、前記出力端子と前記第１の電源線よりも低
    電圧を供給する第２の電源線との間に前記入力信号に基
    づいてプルダウン動作を行い、かつ、選択信号により遅
    延時間を可変できるプルダウン回路を接続して構成され
    ていることを特徴とする可変遅延回路。
  2. 【請求項２】第１の電源線と出力端子との間にｐチャネ
    ルＭＯＳトランジスタを直列接続し、該ｐチャネルＭＯ
    Ｓトランジスタのゲートを入力端子に接続してプルアッ
    プ回路を構成すると共に、前記出力端子と前記第１の電
    源線よりも低電圧を供給する第２の電源線との間に複数
    のｎチャネルＭＯＳトランジスタを直列接続してなる複
    数のｎチャネルＭＯＳトランジスタ直列回路を並列接続
    し、該複数のｎチャネルＭＯＳトランジスタ直列回路間
    においては、前記第２の電源線側から数えて同じ段数目
    に接続されているｎチャネルＭＯＳトランジスタのゲー
    トが前記入力端子に接続されないように、各ｎチャネル
    ＭＯＳトランジスタ直列回路を構成する一のｎチャネル
    ＭＯＳトランジスタのゲートを前記入力端子に接続し、
    選択信号により選択されたｎチャネルＭＯＳトランジス
    タ直列回路は、前記入力端子に接続されたｎチャネルＭ
    ＯＳトランジスタ以外のｎチャネルＭＯＳトランジスタ
    をオンとされ、非選択とされたｎチャネルＭＯＳトラン
    ジスタ直列回路は、前記入力端子に接続されたｎチャネ
    ルＭＯＳトランジスタ以外のｎチャネルＭＯＳトランジ
    スタをオフとされるようにプルダウン回路を構成してい
    ることを特徴とする可変遅延回路。
  3. 【請求項３】第１の電源線と出力端子との間に第１のＮ
    ＰＮトランジスタを直列接続し、前記第１の電源線と前
    記第１のＮＰＮトランジスタのベースとの間にｐチャネ
    ルＭＯＳトランジスタを直列接続し、該ｐチャネルＭＯ
    Ｓトランジスタのゲートを入力信号が入力される入力端
    子に接続し、前記第１のＮＰＮトランジスタと前記出力
    端子との間にベース電荷引き抜き素子を接続してプルア
    ップ回路を構成すると共に、前記出力端子と前記第１の
    電源線よりも低電圧を供給する第２の電源線との間に第
    ２のＮＰＮトランジスタを直列接続し、前記出力端子と
    前記第２のＮＰＮトランジスタのベースとの間に複数の
    ｎチャネルＭＯＳトランジスタを直列接続してなる複数
    のｎチャネルＭＯＳトランジスタ直列回路を並列接続
    し、前記第２のＮＰＮトランジスタのベースと前記第２
    の電源線との間にベース電荷引き抜き素子を接続し、前
    記複数のｎチャネルＭＯＳトランジスタ直列回路間にお
    いては、前記第２のＮＰＮトランジスタのベース側から
    数えて同じ段数目に接続されているｎチャネルＭＯＳト
    ランジスタのゲートが前記入力端子に接続されないよう
    に、各ｎチャネルＭＯＳトランジスタ直列回路を構成す
    る一のｎチャネルＭＯＳトランジスタのゲートを前記入
    力端子に接続し、選択信号により選択されたｎチャネル
    ＭＯＳトランジスタ直列回路は、前記入力端子に接続さ
    れたｎチャネルＭＯＳトランジスタ以外のｎチャネルＭ
    ＯＳトランジスタをオンとされ、非選択とされたｎチャ
    ネルＭＯＳトランジスタ直列回路は、前記入力端子に接
    続されたｎチャネルＭＯＳトランジスタ以外のｎチャネ
    ルＭＯＳトランジスタをオフとされるようにプルダウン
    回路を構成していることを特徴とする可変遅延回路。
  4. 【請求項４】第１の電源線と出力端子との間に入力信号
    に基づいてプルアップ動作を行い、かつ、選択信号によ
    り遅延時間を可変できるプルアップ回路を接続すると共
    に、前記出力端子と前記第１の電源線よりも低電圧を供
    給する第２の電源線との間に前記入力信号に基づいてプ
    ルダウン動作を行うプルダウン回路を接続して構成され
    ていることを特徴とする可変遅延回路。
  5. 【請求項５】第１の電源線と出力端子との間に複数のｐ
    チャネルＭＯＳトランジスタを直列接続してなる複数の
    ｐチャネルＭＯＳトランジスタ直列回路を並列接続し、
    該複数のｐチャネルＭＯＳトランジスタ直列回路間にお
    いては、前記第１の電源線側から数えて同じ段数目に接
    続されているｐチャネルＭＯＳトランジスタのゲートが
    前記入力端子に接続されないように、各ｐチャネルＭＯ
    Ｓトランジスタ直列回路を構成する一のｐチャネルＭＯ
    Ｓトランジスタのゲートを前記入力端子に接続し、選択
    信号により選択されたｐチャネルＭＯＳトランジスタ直
    列回路は、前記入力端子に接続されたｐチャネルＭＯＳ
    トランジスタ以外のｐチャネルＭＯＳトランジスタをオ
    ンとされ、非選択とされたｐチャネルＭＯＳトランジス
    タ直列回路は、前記入力端子に接続されたｐチャネルＭ
    ＯＳトランジスタ以外のｐチャネルＭＯＳトランジスタ
    をオフとされるようにプルアップ回路を構成すると共
    に、前記出力端子と前記第１の電源線よりも低電圧を供
    給する第２の電源線との間にｎチャネルＭＯＳトランジ
    スタを直列接続し、該ｎチャネルＭＯＳトランジスタの
    ゲートを前記入力端子に接続してプルダウン回路を構成
    していることを特徴とする可変遅延回路。
  6. 【請求項６】第１の電源線と出力端子との間に第１のＮ
    ＰＮトランジスタを接続し、前記第１の電源線と前記第
    １のＮＰＮトランジスタのベースとの間に複数のｐチャ
    ネルＭＯＳトランジスタを直列接続してなる複数のｐチ
    ャネルＭＯＳトランジスタ直列回路を並列接続し、前記
    第１のＮＰＮトランジスタのベースと前記出力端子との
    間にベース電荷引き抜き素子を接続し、前記複数のｐチ
    ャネルＭＯＳトランジスタ直列回路間においては、前記
    第１の電源線側から数えて同じ段数目に接続されている
    ｐチャネルＭＯＳトランジスタのゲートが前記入力端子
    に接続されないように、各ｐチャネルＭＯＳトランジス
    タ直列回路を構成する一のｐチャネルＭＯＳトランジス
    タのゲートを前記入力端子に接続し、選択信号により選
    択されたｐチャネルＭＯＳトランジスタ直列回路は、前
    記入力端子に接続されたｐチャネルＭＯＳトランジスタ
    以外のｐチャネルＭＯＳトランジスタをオンとされ、非
    選択とされたｐチャネルＭＯＳトランジスタ直列回路
    は、前記入力端子に接続されたｐチャネルＭＯＳトラン
    ジスタ以外のｐチャネルＭＯＳトランジスタをオフとさ
    れるようにプルアップ回路を構成すると共に、前記出力
    端子と前記第１の電源線よりも低電圧を供給する前記第
    ２の電源線との間に第２のＮＰＮトランジスタを直列接
    続し、前記出力端子と前記第２のＮＰＮトランジスタの
    ベースとの間にｎチャネルＭＯＳトランジスタを直列接
    続し、該ｎチャネルＭＯＳトランジスタのゲートを前記
    入力端子に接続し、前記第２のＮＰＮトランジスタのベ
    ースと前記第２の電源線との間にベース電荷引き抜き素
    子を接続してプルダウン回路を構成していることを特徴
    とする可変遅延回路。
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