JPS63189010A - 遅延回路 - Google Patents
遅延回路Info
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- JPS63189010A JPS63189010A JP62019625A JP1962587A JPS63189010A JP S63189010 A JPS63189010 A JP S63189010A JP 62019625 A JP62019625 A JP 62019625A JP 1962587 A JP1962587 A JP 1962587A JP S63189010 A JPS63189010 A JP S63189010A
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- 230000010355 oscillation Effects 0.000 abstract description 18
- 239000000872 buffer Substances 0.000 abstract description 15
- 238000010586 diagram Methods 0.000 description 10
- 238000007493 shaping process Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は遅延回路、特にデジタル信号の遅延回路に関す
るものである。
るものである。
従来デジタル信号の遅延回路には、第９図に示すような
しおよびＣ（コイル及びコンデンサ）による集中定数型
遅延素子、あるいは第１０図に示すような積分回路と波
形整形回路とにより構成される遅延回路等が多く用いら
れてきた。第９図において、ｌＯは信号の入力端子、
１１は入力バッファアンプ、１２は集中定数型遅延素子
、１３は素子１２用の遅延量切換えスイッチ、１４は出
力バッファアンプ、１５は信号の出力端子＊ ＲＩＧ、
Ｒ１１，ＲＩ２． ＬｓおよびＲ１４は抵抗である。
しおよびＣ（コイル及びコンデンサ）による集中定数型
遅延素子、あるいは第１０図に示すような積分回路と波
形整形回路とにより構成される遅延回路等が多く用いら
れてきた。第９図において、ｌＯは信号の入力端子、
１１は入力バッファアンプ、１２は集中定数型遅延素子
、１３は素子１２用の遅延量切換えスイッチ、１４は出
力バッファアンプ、１５は信号の出力端子＊ ＲＩＧ、
Ｒ１１，ＲＩ２． ＬｓおよびＲ１４は抵抗である。
第１０図において、２０は信号の入力端子、２１は入力
バッファアンプ、２２は波形整形回路（シュミットトリ
ガ型バッファなど）、２３は信号の出力端子、 ＶＢ２
゜は可変抵抗、Ｃ２゜はコンデンサである。
バッファアンプ、２２は波形整形回路（シュミットトリ
ガ型バッファなど）、２３は信号の出力端子、 ＶＢ２
゜は可変抵抗、Ｃ２゜はコンデンサである。
また、第１１図および第１２図に従来から広く用いられ
ている負帰還ループ内に集中定数型遅延素子を挿入した
発振回路例を示す。第１１図に於いて、端子８０は制御
端子であって、ＡＮＤゲート８１の一方の入力端子へ接
続されている。ＡＮＤゲート８１の出力信号は集中定数
型遅延素子８２を経てインバータ８３に入力される。イ
ンバータ８３の出力信号は出力端子８４に供給されると
ともにＡＮＤゲート８１の他方の入力端子に入力される
。
ている負帰還ループ内に集中定数型遅延素子を挿入した
発振回路例を示す。第１１図に於いて、端子８０は制御
端子であって、ＡＮＤゲート８１の一方の入力端子へ接
続されている。ＡＮＤゲート８１の出力信号は集中定数
型遅延素子８２を経てインバータ８３に入力される。イ
ンバータ８３の出力信号は出力端子８４に供給されると
ともにＡＮＤゲート８１の他方の入力端子に入力される
。
この様に構成された発振回路に於いて、まず最初に制御
端子８０が“０”レベルであったとする。
端子８０が“０”レベルであったとする。
このと籾出力端子８４には“１”レベルが現われている
。この状態で制御端子８０が″１″レベルになるとＡＮ
Ｄゲート８１の伝播遅延時間＋集中定数型遅延素子８２
の遅延時間＋インバータ８３の伝播遅延時間の経過後出
力端子８４へ“Ｏ”レベルが現われる。それと同時にＡ
ＮＩ）ゲート８１の他方の入力端子が°“０゛ルベルと
なる為上述と同じ時間を経たのち出力端子８４には反転
出力“１°゛レベルが再び現われる。以後制御端子８０
が“０”レベルになるまで、上に述べたプロセスを繰り
返し、発振動作が継続する。
。この状態で制御端子８０が″１″レベルになるとＡＮ
Ｄゲート８１の伝播遅延時間＋集中定数型遅延素子８２
の遅延時間＋インバータ８３の伝播遅延時間の経過後出
力端子８４へ“Ｏ”レベルが現われる。それと同時にＡ
ＮＩ）ゲート８１の他方の入力端子が°“０゛ルベルと
なる為上述と同じ時間を経たのち出力端子８４には反転
出力“１°゛レベルが再び現われる。以後制御端子８０
が“０”レベルになるまで、上に述べたプロセスを繰り
返し、発振動作が継続する。
第１２図は第１１図の回路にバッファ９３．可変抵抗Ｖ
Ｒ９゜およびキャパシタＣ９゜からなる積分回路と波形
整形回路（シュミットトリガ人力のインバータ）９４を
付加して、発振周波数を連続的に変化させることが可能
な様に構成された発振回路である。
Ｒ９゜およびキャパシタＣ９゜からなる積分回路と波形
整形回路（シュミットトリガ人力のインバータ）９４を
付加して、発振周波数を連続的に変化させることが可能
な様に構成された発振回路である。
（発明が解決しようとする問題点〕
しかしながら、集中定数型遅延素子は、人出力インピー
ダンスの整合が必要であり、遅延時間もタップ切換えに
より離散的にしか変えられず、また高価であるという欠
点があった。
ダンスの整合が必要であり、遅延時間もタップ切換えに
より離散的にしか変えられず、また高価であるという欠
点があった。
一方積分回路と波形整形回路とにより構成される遅延回
路は安価であり回路構成も簡単であるという特徴がある
が、波形整形回路の閾値のバラツキ、あるいは積分回路
に用いるＣおよびＲ（抵抗とコンデンサ）の温度特性や
経時変化等に左右され、正確な遅延量を得るのが難かし
いという欠点があった。
路は安価であり回路構成も簡単であるという特徴がある
が、波形整形回路の閾値のバラツキ、あるいは積分回路
に用いるＣおよびＲ（抵抗とコンデンサ）の温度特性や
経時変化等に左右され、正確な遅延量を得るのが難かし
いという欠点があった。
そこで本発明の目的は上述従来例の欠点を除去し、簡単
な回路構成で連続的に遅延量を変えられ、経時変化も少
なく安定な遅延量が得られかつ安価な遅延回路を提供す
ることにある。
な回路構成で連続的に遅延量を変えられ、経時変化も少
なく安定な遅延量が得られかつ安価な遅延回路を提供す
ることにある。
（問題点を解決するための手段）
本発明は、次に述べるような知見に基づいてなされた。
第４図に一般的な高速型ＣＭＯＳ論理素子の「伝播遅延
時間−電源電圧依存性」を、第５図に同ＣＭＯＳ論理素
子の「伝播遅延時間一温度依存性」を示す。
時間−電源電圧依存性」を、第５図に同ＣＭＯＳ論理素
子の「伝播遅延時間一温度依存性」を示す。
高速型ＣＭＯＳ論理素子は動作電源電圧範囲が例えば２
ｖ〜６ｖと広く、かつその範囲で図示の如く電源電圧の
増加に対し伝播遅延時間が単調減少するという特性を持
つ。また、その変化量も大きい。一方、温度変化に対す
る伝播遅延時間は、動作温度範囲内に於いて電源電圧の
変化に対する伝播遅延時間の変化量に比べて揺かに少な
い。
ｖ〜６ｖと広く、かつその範囲で図示の如く電源電圧の
増加に対し伝播遅延時間が単調減少するという特性を持
つ。また、その変化量も大きい。一方、温度変化に対す
る伝播遅延時間は、動作温度範囲内に於いて電源電圧の
変化に対する伝播遅延時間の変化量に比べて揺かに少な
い。
ところでＴＴＬ等の他の論理素子に於ても同様の傾向を
示すが、動作電源電圧範囲が広くとれないため大きな変
化量を得ることは出来ない。
示すが、動作電源電圧範囲が広くとれないため大きな変
化量を得ることは出来ない。
以上の様に高速型ＣＭＯＳ論理素子を用いればその電源
電圧を変化させることにより連続的に遅延時間を変えら
れるディジタルの遅延回路を容易に実現することが可能
となる。
電圧を変化させることにより連続的に遅延時間を変えら
れるディジタルの遅延回路を容易に実現することが可能
となる。
本発明は出力電圧を可変可能な電圧源と、当該電圧源を
電源とする０ＭＯ５論理素子とを具える。
電源とする０ＭＯ５論理素子とを具える。
（作用）
本発明によれば０ＭＯ５論理素子の電源電圧を可変電圧
源を使用して変化ダすることによって遅延時間を可変制
御する。
源を使用して変化ダすることによって遅延時間を可変制
御する。
第１図は本発明を発振回路に適用した実施例を示す。第
１図において、 １００は制御端子、１０１はＡＮＤ、
ゲー）−，１０２は集中定数型遅延素子、１０３はＣＭ
ＯＳインバータ、１０４はインバータ１０３の可変電圧
源。
１図において、 １００は制御端子、１０１はＡＮＤ、
ゲー）−，１０２は集中定数型遅延素子、１０３はＣＭ
ＯＳインバータ、１０４はインバータ１０３の可変電圧
源。
１０５はバッファアンプ、１０６は出力端子である。こ
の回路は、第１２図における積分回路（ＶＲｅｏ 、Ｃ
ｅｏ ）および波形整形回路９４をＣＭＯＳインバータ
１０３および可変電圧源１０４によって置換えたもので
ある。
の回路は、第１２図における積分回路（ＶＲｅｏ 、Ｃ
ｅｏ ）および波形整形回路９４をＣＭＯＳインバータ
１０３および可変電圧源１０４によって置換えたもので
ある。
第１図に示す回路においては、可変電圧源１０４によっ
てインバーター０３の電源電圧を変化することによって
、負帰還ループ内の遅延量を容易に変えることができ、
したがって、発振周波数を容易に変えることができる。
てインバーター０３の電源電圧を変化することによって
、負帰還ループ内の遅延量を容易に変えることができ、
したがって、発振周波数を容易に変えることができる。
第６図および第７図は可変電圧源の回路例である。第６
図は抵抗Ｒ５Ｏ，Ｒ５Ｉおよび可変抵抗ｖＲ６ｏとから
なるデバイダ−と該デバイダ−出力を増幅するバッファ
アンプ５０を有する回路であって、出力端子５１に可変
電圧を得ることができる。第７図はＤ／＾コンバータ６
０にコンピュータからのディジタルデータを入力し、そ
れをＡ／Ｄ変換してバッファアンプ６１で増幅し、出力
端子６２に可変電圧を得るようにしたプログラマブルな
動作が可能な可変電圧源の例である。
図は抵抗Ｒ５Ｏ，Ｒ５Ｉおよび可変抵抗ｖＲ６ｏとから
なるデバイダ−と該デバイダ−出力を増幅するバッファ
アンプ５０を有する回路であって、出力端子５１に可変
電圧を得ることができる。第７図はＤ／＾コンバータ６
０にコンピュータからのディジタルデータを入力し、そ
れをＡ／Ｄ変換してバッファアンプ６１で増幅し、出力
端子６２に可変電圧を得るようにしたプログラマブルな
動作が可能な可変電圧源の例である。
第２図は本発明を発振回路に適用した他の実施ｊ′
例を示す。第２図において、 １１０は制御端子、１１
１はＮＡＮＤゲート、１１２はＣＭＯＳバッファ、１１
３は可変電源、１１４はバッファアンプ、１１５は出力
端子である。
１はＮＡＮＤゲート、１１２はＣＭＯＳバッファ、１１
３は可変電源、１１４はバッファアンプ、１１５は出力
端子である。
この発振回路は、第１図における集中定数型遅延素子１
０２の代りに複数のＣＭＯＳバッファを用いたものであ
る。このような構成においても同様に発振周波数を容易
に変えることができる。
０２の代りに複数のＣＭＯＳバッファを用いたものであ
る。このような構成においても同様に発振周波数を容易
に変えることができる。
第３図に本発明を発振回路に適用した他の実施例を示す
。この回路は、第２図の回路における複数のＣＭＯＳバ
ッファの入力側および出力側にラッチアップ防止のため
のレベル変換器１２２を各々挿入したものであって、他
は第２図と同様の構成である。このような構成によって
も、発振周波数を容易に変えることができる。
。この回路は、第２図の回路における複数のＣＭＯＳバ
ッファの入力側および出力側にラッチアップ防止のため
のレベル変換器１２２を各々挿入したものであって、他
は第２図と同様の構成である。このような構成によって
も、発振周波数を容易に変えることができる。
第８図はレベル変換器１２２の例を示す。第８図に於い
て端子７０には出力側の電源電圧が供給され、端子７２
には入力側の電源電圧が供給される。
て端子７０には出力側の電源電圧が供給され、端子７２
には入力側の電源電圧が供給される。
端子７１は信号の入力端子であり端子７３は信号の出力
端子である。ところでＣＭＯＳ論理素子に於いては閾値
は大体電源電圧の掻になる。したがって例えば抵抗Ｒ７
２＋ Ｒ７３を同じ値に設定するとトランジスタＱｔ＋
のベースには入力側の電源電圧の％の電圧が供給され入
力端子７１を経てトランジスタＱ７◇のベースに加えら
れた人力信号の電圧値がその値より低ければトランジス
タＱ７０が０ＦＦＬ／、トランジスタＱ７＋がＯＮＬ／
て、出力端子７３は、出力側電源電圧値がトランジスタ
Ｑ？１のベース電位より高ければトランジスタＱ７゜が
ＯＮＬ／、）−ランジスタＱｔｌが０ＦＦＬ、て、出力
端子７３には出力側電源電圧にほぼ等しい電圧が現われ
る。
端子である。ところでＣＭＯＳ論理素子に於いては閾値
は大体電源電圧の掻になる。したがって例えば抵抗Ｒ７
２＋ Ｒ７３を同じ値に設定するとトランジスタＱｔ＋
のベースには入力側の電源電圧の％の電圧が供給され入
力端子７１を経てトランジスタＱ７◇のベースに加えら
れた人力信号の電圧値がその値より低ければトランジス
タＱ７０が０ＦＦＬ／、トランジスタＱ７＋がＯＮＬ／
て、出力端子７３は、出力側電源電圧値がトランジスタ
Ｑ？１のベース電位より高ければトランジスタＱ７゜が
ＯＮＬ／、）−ランジスタＱｔｌが０ＦＦＬ、て、出力
端子７３には出力側電源電圧にほぼ等しい電圧が現われ
る。
したがって抵抗Ｒヮ。、Ｒ，１を適当な値に設定すれば
、第８図に示した回路により、電源電圧をレベル変換す
ることが可能となる。
、第８図に示した回路により、電源電圧をレベル変換す
ることが可能となる。
以上のように本発明を発振回路等に適用することによフ
て、周波数調整が容易で高安定な発振回路が実現出来る
と共にＤ／Ａコンバータと組合せて、プログラマブルな
発振器とすることができ、さらに外部に位相比較器を設
けてｖＣＯとして適用することができる。
て、周波数調整が容易で高安定な発振回路が実現出来る
と共にＤ／Ａコンバータと組合せて、プログラマブルな
発振器とすることができ、さらに外部に位相比較器を設
けてｖＣＯとして適用することができる。
以上説明した様に本発明によれば簡単な回路構成で連続
的に遅延量を変え得る遅延回路が実現出来る。
的に遅延量を変え得る遅延回路が実現出来る。
第１図は本発明を発振回路に適用した実施例を示すブロ
ック図、 第２図は同じく他の実施例を示すブロック図、 第３図はさらに他の実施例を示すブロック図、第４図は
ＣＭＯＳ論理素子（ゲート）の伝播遅延時間−電源電圧
依存性を示す図、 第５図は同素子の伝播遅延時間一温度依存性を示す図、 第６図および第７図は可変電圧源の各々別の回路図、 第８図はレベル変換器の回路図、 第９図および第１０図は従来の遅延回路図、第１１図お
よび第１２図は従来の発振回路図である。 １０３・−ＣＭＯＳインバータ、 １０４・・・可変電圧源。 第１図 本、発明ＩＱる尤様回影ト （夛、股判嘩屯）第２図 −Ｖｃｃ ｔ４ａｆｆｉ ＣＭＯＳケートイ六＃Ｉ−運を時開−電源電工依存ノ圧
（４”Ｃ表側）第４図 ＣＭＯＳケートイ云播邊炎Ｅし１閾−９１度子にイシ、
）支（子〜表イ列）第５図 ■ＣＣ 可変、抵巾しでホ゛ルさシ゛フ才ロファーＩて書る可変
電圧切λ第６図 Ｄ／Ａフンバータとバッファアンプｊ；ｚろ可変電圧源
第７図 レベ゛ル変挟器 第８図 集４７文−４！丈型遵夷（嘴しシ壱用−コた迷丈Ｅ回ｙ
各 （イ垣ｊにイタリ１）第９図 木１か回蓼トヒシ友ホダ形回Ｆ８会用・）た這殖回躇０
疋床イ列２）第１０図 集中史１文型３！延系手を用ｔ〕た殆〃先回発（４０４
列）第１１図
ック図、 第２図は同じく他の実施例を示すブロック図、 第３図はさらに他の実施例を示すブロック図、第４図は
ＣＭＯＳ論理素子（ゲート）の伝播遅延時間−電源電圧
依存性を示す図、 第５図は同素子の伝播遅延時間一温度依存性を示す図、 第６図および第７図は可変電圧源の各々別の回路図、 第８図はレベル変換器の回路図、 第９図および第１０図は従来の遅延回路図、第１１図お
よび第１２図は従来の発振回路図である。 １０３・−ＣＭＯＳインバータ、 １０４・・・可変電圧源。 第１図 本、発明ＩＱる尤様回影ト （夛、股判嘩屯）第２図 −Ｖｃｃ ｔ４ａｆｆｉ ＣＭＯＳケートイ六＃Ｉ−運を時開−電源電工依存ノ圧
（４”Ｃ表側）第４図 ＣＭＯＳケートイ云播邊炎Ｅし１閾−９１度子にイシ、
）支（子〜表イ列）第５図 ■ＣＣ 可変、抵巾しでホ゛ルさシ゛フ才ロファーＩて書る可変
電圧切λ第６図 Ｄ／Ａフンバータとバッファアンプｊ；ｚろ可変電圧源
第７図 レベ゛ル変挟器 第８図 集４７文−４！丈型遵夷（嘴しシ壱用−コた迷丈Ｅ回ｙ
各 （イ垣ｊにイタリ１）第９図 木１か回蓼トヒシ友ホダ形回Ｆ８会用・）た這殖回躇０
疋床イ列２）第１０図 集中史１文型３！延系手を用ｔ〕た殆〃先回発（４０４
列）第１１図
Claims (1)
- 【特許請求の範囲】 １）出力電圧を可変可能な電圧源と、 該電圧源を電源とするＣＭＯＳ論理素子とを具えたこと
を特徴とする遅延回路。 ２）前記電圧源は、Ｄ／Ａコンバータを有することを特
徴とする特許請求の範囲第１項記載の遅延回路。 ３）前記遅延回路は発振器の帰還ヘープを形成するため
の遅延回路であることを特徴とする特許請求の範囲第１
項または第２項記載の遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019625A JPS63189010A (ja) | 1987-01-31 | 1987-01-31 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62019625A JPS63189010A (ja) | 1987-01-31 | 1987-01-31 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63189010A true JPS63189010A (ja) | 1988-08-04 |
Family
ID=12004377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62019625A Pending JPS63189010A (ja) | 1987-01-31 | 1987-01-31 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63189010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684423A (en) * | 1991-10-09 | 1997-11-04 | Fujitsu Limited | Variable delay circuit |
| JP2006197405A (ja) * | 2005-01-14 | 2006-07-27 | Nec Electronics Corp | 感度調整機能付きシュミットトリガ回路及びそれを備える半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139722A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 遅延時間安定化回路 |
| JPS61101117A (ja) * | 1984-10-24 | 1986-05-20 | Hitachi Micro Comput Eng Ltd | サンプリングクロツク発生回路 |
-
1987
- 1987-01-31 JP JP62019625A patent/JPS63189010A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6139722A (ja) * | 1984-07-31 | 1986-02-25 | Nippon Gakki Seizo Kk | 遅延時間安定化回路 |
| JPS61101117A (ja) * | 1984-10-24 | 1986-05-20 | Hitachi Micro Comput Eng Ltd | サンプリングクロツク発生回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684423A (en) * | 1991-10-09 | 1997-11-04 | Fujitsu Limited | Variable delay circuit |
| JP2006197405A (ja) * | 2005-01-14 | 2006-07-27 | Nec Electronics Corp | 感度調整機能付きシュミットトリガ回路及びそれを備える半導体装置 |
| JP4689280B2 (ja) * | 2005-01-14 | 2011-05-25 | ルネサスエレクトロニクス株式会社 | 感度調整機能付きシュミットトリガ回路及びそれを備える半導体装置 |
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