JP2006197405A - 感度調整機能付きシュミットトリガ回路及びそれを備える半導体装置 - Google Patents

Abstract

【課題】 シュミットトリガ回路のノイズ除去特性を安定的に維持する。
【解決手段】 入力信号のスレッシュホールドレベルを定めるＶｐ／Ｖｎ設定部１１とＲＳラッチ部１２とからなるシュミットトリガ回路１０と、シュミットトリガ回路１０から出力される所定の幅以上のパルス信号を通過させるローパス・フィルタ機能を含むドライバ部１３と、ローパス・フィルタ機能を含むインバータＩＮＶ４に対して通過させるパルス幅を変更するように電源電圧を変更して供給する動作電流設定・センサ部１４を備える。動作電流設定・センサ部１４は、電源電圧を設定するための直列接続されるＰｃｈトランジスタＭＰ２、ＮｃｈトランジスタＭＰ２を含むセンサ回路１６を備え、インバータＩＮＶ４は、ＰｃｈトランジスタＭＰ２、ＮｃｈトランジスタＭＰ２とそれぞれ同一形状のＰｃｈトランジスタＭＰ１、ＮｃｈトランジスタＭＰ１で構成される。
【選択図】 図１

Description

本発明は、感度調整機能付きシュミットトリガ回路及びそれを備える半導体装置に関する。

シュミットトリガ回路は、アナログ的に変動する信号をデジタル信号として取り扱えるように波形を整形する回路であって、閾値近傍の電圧でのチャッタリングの発生を防止して他の回路に対して安定した出力信号を供給するために用いられる。このようなシュミットトリガ回路の例が、特許文献１に記載されている。特許文献１に記載のシュミットトリガ回路は、入力端を共通接続し、閾値の異なる２つのインバータと、これらインバータの出力信号を反転及び非反転する論理回路と、この論理回路の論理出力信号によりレベル変化する出力信号を得るラッチ回路とを備える。

図４は、従来のシュミットトリガ回路の構成を示す回路図である。図４のシュミットトリガ回路は、特許文献１に記載のシュミットトリガ回路と同等の回路であり、さらに、シュミットトリガ回路１００から他の回路に出力するためのドライバ回路１０３が付加されている。図４のシュミットトリガ回路１００は、Ｖｐ／Ｖｎ設定部１０１、ＲＳラッチ回路１０２を含む。外部から信号を入力する入力端子ＩＮは、Ｖｐ／Ｖｎ設定部１０１内のインバータＩＮＶ１１およびインバータＩＮＶ１２の入力に接続される。Ｖｐ／Ｖｎ設定部１０１は、ポジティブトリガ電圧レベルＶｐを決定するインバータＩＮＶ１１と、ネガティブトリガ電圧レベルＶｎを決定するインバータＩＮＶ１２およびインバータＩＮＶ１２の出力信号を反転するインバータＩＮＶ１３で構成される。インバータＩＮＶ１１の出力とインバータＩＮＶ１３の出力は、それぞれ次段のＲＳラッチ部１０２の入力に接続されている。ＲＳラッチ部１０２は、一方の入力と相手の出力とをたすき掛け接続した２入力のＮＡＮＤゲートＮＡＮＤ１１、ＮＡＮＤ１２で構成され、ＮＡＮＤゲートＮＡＮＤ１１のたすき掛け接続していない他方の入力とインバータＩＮＶ１１の出力が接続され、ＮＡＮＤゲートＮＡＮＤ１２のたすき掛け接続していない他方の入力とインバータＩＮＶ１３の出力が接続されている。また、ＮＡＮＤゲートＮＡＮＤ１１の出力は、次段のドライバ部１０３へ接続されている。ドライバ部１０３は、インバータＩＮＶ１４、ＩＮＶ１５が直列接続され、ＮＡＮＤゲートＮＡＮＤ１１から出力される信号を集積回路内部への出力端子ＯＵＴへバッファリングして伝達する。

ここで、ポジティブトリガ電圧Ｖｐは、インバータＩＮＶ１１の入力スレシュホールド・レベルであり、ネガティブトリガ電圧Ｖｎは、インバータＩＮＶ１２の入力スレシュホールド・レベルである。両者の電圧レベルには、Ｖｐ＞Ｖｎの関係があり、レベル差（Ｖｐ−Ｖｎ）が所謂ヒステリシス幅に相当する。

次に、入力端子ＩＮへの印加信号Ｓ１０１がゆっくり立ち上がった場合の各部動作について説明する。まず入力端子ＩＮの信号Ｓ１０１がＶｎレベルを越えると、インバータＩＮＶ１２、次にインバータＩＮＶ１３が反転して、信号Ｓ１０２のレベルがローレベル（Ｌ）からハイレベル（Ｈ）に遷移する。続いて信号Ｓ１０１がＶｐレベルを越えると、インバータＩＮＶ１１が反転して信号Ｓ１０３がＨ→Ｌに遷移する。

それまでＲＳラッチ部１０２の信号Ｓ１０４は、Ｌの状態、信号Ｓ１０５は、Ｈの状態で定位しているが、信号Ｓ１０４の論理レベルは、信号Ｓ１０３の論理レベルと信号Ｓ１０５の論理レベルとの負論理積であることから、信号Ｓ１０３がＨ→Ｌに遷移することで、信号Ｓ１０４がＬ→Ｈに遷移する。一方、信号Ｓ１０５の論理レベルは、信号Ｓ１０２の論理レベルと信号Ｓ１０４の論理レベルとの負論理積であることから、信号Ｓ１０４がＬ→Ｈに遷移することで、信号Ｓ１０５がＨ→Ｌに遷移する。ここで信号Ｓ１０４の状態に注目すると、信号Ｓ１０１のレベルが一時的に下がり信号Ｓ１０３がＬ→Ｈに戻っても、信号Ｓ１０５がＬになっている為に信号Ｓ１０４のレベルは変化しない。この状態を所謂「ラッチが掛かった」と称し、信号Ｓ１０１のレベルがＶｎ以下になり、信号Ｓ１０２が反転しない限り、この状態は維持される。

出力端子ＯＵＴの信号Ｓ１０６は、信号Ｓ１０４レベルをそのまま出力（ドライブ）するものであり、出力端子側から見ると入力端子ＩＮの信号Ｓ１０１レベルがローレベルから上昇して一端ポジティブトリガ電圧Ｖｐ以上になると出力端子ＯＵＴの信号Ｓ１０６は、Ｌ→Ｈに反転して、それ以降は信号Ｓ１０１レベルがネガティブトリガ電圧Ｖｎ以下になるまで、Ｈ→Ｌに反転しない事になる。このように動作することで、入力端子ＩＮの信号Ｓ１０１がゆっくり立ち上がった場合であっても、出力信号におけるチャッタリングの発生を防止することができる。

なお、以上の説明は、入力端子ＩＮの信号Ｓ１０１がゆっくり立ち上がった場合の動作であるが、逆に信号Ｓ１０１がゆっくり立ち下がった場合も、各部分のＨ／Ｌレベルがほぼ逆に遷移して、信号Ｓ１０１レベルが一端ネガティブトリガ電圧Ｖｎ以下になると出力ＯＵＴの信号Ｓ１０６は、Ｈ→Ｌに反転して、それ以降は信号Ｓ１０１レベルがポジティブトリガ電圧Ｖｐ以上になるまでＬ→Ｈに反転しない。

また、特許文献２には、インバータタイプのシュミットトリガ回路が開示されている。

特開平２−１０５７１５号公報（図１） 特開平１０−１６３８２６号公報（図５）

ところで、半導体集積装置の高速化および多電源化による内部論理レベル差の拡大に伴い、先に説明したようなラッチ機構によるヒステリシス動作がうまく働かずに誤動作するタイミングが見出されるようになってきている。この現象について以下に説明する。

図５は、図４に示した従来のラッチタイプのシュミットトリガ回路に短いパルス信号（ノイズ）が印加された場合の動作を説明するタイミング図である。入力信号Ｓ１０１がネガティブトリガ電圧Ｖｎ以下からポジティブトリガ電圧Ｖｐ以上へゆっくり上昇する波形にノイズＮ、およびノイズＷが異なるタイミングで重畳する場合を示している。

まず入力端子ＩＮの信号Ｓ１０１がネガティブトリガ電圧Ｖｎに到達すると、インバータＩＮＶ１２、ＩＮＶ１３を介して信号Ｓ１０２はＬ→Ｈに遷移する。続いて信号Ｓ１０１がネガティブトリガ電圧Ｖｎ―ポジティブトリガ電圧Ｖｐの半ばにまで上昇した処にノイズＮが重畳し、短期間ポジティブトリガ電圧Ｖｐを超えたとする。するとインバータＩＮＶ１１を介して信号Ｓ１０３がＨ→Ｌに遷移し、更にＮＡＮＤゲートＮＡＮＤ１１を介して信号Ｓ１０４もＬ→Ｈに遷移する。通常であるならば信号Ｓ１０４の遷移によってＮＡＮＤゲートＮＡＮＤ１２を介して信号Ｓ１０５がＨ→Ｌへ遷移し、ＮＡＮＤゲートＮＡＮＤ１１の入力端子へ到達して「ラッチが掛かる」のであるが、信号Ｓ１０１が電圧レベルＶｐ以上となる期間が短くて、信号Ｓ１０３がすぐにＨにもどり、信号Ｓ１０４もＬにもどると、信号Ｓ１０５はＨ→Ｌに到達しないままＨにもどってしまう。すなわち信号Ｓ１０３→信号Ｓ１０４→信号Ｓ１０５と伝播して「ラッチが掛かる」のに必要なラッチ時間Ｔ１に較べて、入力信号Ｓ１０１が電圧Ｖｐ以上となる期間が短い波形（ノイズＮ）の場合、ラッチが掛からないことになってしまう。

しかしながら、このとき信号Ｓ１０４は、次段のドライバ部１０３へも伝搬されている。従来のように比較的動作が遅く、また内部論理レベルの揃っている半導体集積装置であれば、ＮＡＮＤゲートＮＡＮＤ１２とインバータＩＮＶ１４の入力感度および応答速度は揃っており、信号Ｓ１０４から信号Ｓ１０５へ伝搬しない場合は、信号Ｓ１０４から信号Ｓ１０６へ伝搬する可能性も極めて低いものであった。しかしながら、近年の集積回路の高速化および多電源化による内部論理レベル差の拡大によって、信号Ｓ１０４がＮＡＮＤゲートＮＡＮＤ１２を反転動作させないような短パルスであっても、インバータＩＮＶ１４の方は反転動作してしまうような感度と速度を持ち、出力信号Ｓ１０６をＬ→Ｈへ遷移させる場合がある。その場合、信号Ｓ１０４がＬに戻ることにより、信号Ｓ１０６も短時間でＬ→Ｈへ遷移してしまう。

すなわち、ノイズＮのようなＶｐレベルを短期間（時間Ｔ１未満）横切る信号が印加された場合、出力端子ＯＵＴ側からみれば、一旦Ｖｐレベルを越えることで、出力信号Ｓ１０６はＬ→Ｈに反転するが、その後入力信号Ｓ１０１のレベルがＶｎ以下にならなくても、出力信号Ｓ１０６はＨ→Ｌにもどってしまい、シュミットトリガ回路としては誤動作したことになってしまう。

このような誤動作が生じた場合、次のような問題が生じる。例えば、シュミットトリガ回路の後段にカウンタ回路を有し、パルスの数をカウントしているような場合には、このノイズＮにより、１カウントされ、次に本来のゆるやかな波形でＶｐを通過した際に通常動作により１カウントされる。したがって合計で２カウントとなる。即ち、本来は１であるべきパルス数を２と誤ってカウントすることになり、シュミットトリガ回路を用いて正確にパルス数をカウントしようとした当初の意図が達成されなくなる。カウンタ回路の実例の１つとして、例えば単純な計数装置や、モータ速度を測る回転計、対象物の方向をトレースする角度センサ等、パルスの周波数が数Ｈｚから数百ＫＨｚあたりでの幅広い用途があるが、こういった場合においても、ノイズによるカウント数の誤動作が問題となる。

なお、ノイズＷのようなＶｐレベルを長時間（時間Ｔ１以上）横切るようなタイミングでノイズが重畳された場合には、シュミットトリガ回路本来の機能どおりに、入力信号Ｓ１０１のレベルがＶｎ以下にならない限り出力信号Ｓ１０６は、Ｈ→Ｌにもどらない。これは、シュミットトリガ回路として通常の動作に該当する。この場合においてはこのノイズＷでパルスを１カウントしても、本来の波形Ｖｐでカウントする際と連続しており、あくまでパルスのカウント数は通常と同様に１であるので前述のカウンタ用途等においても問題は生じない。

以上のようなシュミットトリガ回路１００の誤動作は、入力信号Ｓ１０１が立ち下がるときにノイズが重畳された場合であっても同様なメカニズムで発生し得る。

このような短い幅のノイズによる誤動作を防止するためには、ＲＳラッチ部１０２とドライバ部１０３の間、またはドライバ部１０３の中に、ディレイ回路や応答速度の低速なバッファを設けてパルス幅Ｔ１以下のパルスを除去する方法が考えられる。しかし、集積回路の製造プロセスの微細化、低電圧化が進むにつれ、精度がよく周波数特性の安定した回路を造り込むのが困難になってきている。またＡＳＩＣ（Application Specific Integrated Circuit）の場合、ユーザの用途によってノイズ環境や電源安定度も様々であり、実動作に応じてフィルタの感度（バッファの応答速度）を修正する必要も生じてきた。

上記課題を解決するために、本発明者は、応答速度を調節できるバッファをシュミットトリガ回路の外に設け、そのバッファと同じ製造プロセスばらつき、温度特性、電圧特性をもつセンサ回路を同一チップ内に搭載することを創案した。そして入力回路の用途に応じてバッファの応答速度を適宜設定できる機能を持たせ、製造プロセスばらつきや温度変動、電圧変動による設定値の変動に対して、センサ回路の状態を参照することにより逐次補正できるようにした。

本発明の一つのアスペクトに係る感度調整機能付きシュミットトリガ回路は、シュミットトリガ回路と、シュミットトリガ回路から出力される所定の幅以上のパルス信号を通過させるローパス・フィルタ機能を含むバッファ回路と、を備える。所定の幅は、前記バッファ回路を構成するトランジスタの電圧電流特性に基づいてバッファ回路の外部において設定される。

本発明によれば、シュミットトリガ回路に短い幅のパルス信号（ノイズ）が重畳する際のノイズ除去特性を周囲温度、電源電圧の変動や製造プロセスばらつきに依存しないように安定的に維持することができる。

本発明の実施形態に係る感度調整機能付きシュミットトリガ回路は、入力信号に重畳する短い幅のパルス信号に対しては応答しないように、内部にローパス・フィルタ機能を備えたドライバ回路を含む。ドライバ回路は、ローパス・フィルタの機能を速度調節できるバッファにより実現し、速度設定を半導体装置内部または外部で行えるようにする。このようなドライバ回路では、半導体装置の動作温度または動作電圧または製造プロセスの変動による内蔵バッファ速度の変動に対して、設定値を維持するように補償するための調整機能およびセンサ回路によって短いパルス信号の除去特性が制御される。このセンサ回路は、速度調節するバッファ回路を構成するトランジスタと同一の電圧電流特性を持つ同一形状のトランジスタで構成される。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る感度調整機能付きシュミットトリガ回路の構成を示す回路図である。感度調整機能付きシュミットトリガ回路は、シュミットトリガ回路１０、ドライバ部１３、動作電流設定・センサ部１４を備える。シュミットトリガ回路１０は、Ｖｐ／Ｖｎ設定部１１およびＲＳラッチ部１２を含み、Ｖｐ／Ｖｎ設定部１１およびＲＳラッチ部１２は、それぞれ図４のＶｐ／Ｖｎ設定部１０１およびＲＳラッチ部１０２と同じ構成であるので、その説明を省略する。ドライバ部１３の初段のインバータＩＮＶ４は、ドライバ部１３の外部からの制御電圧Ｖｃで電源供給できるように構成される。その後段のインバータＩＮＶ５は、図１のインバータＩＮＶ１５と同様の構成であり、定電圧電源ＶＤＤに接続され、出力は出力端子ＯＵＴに接続されている。

一方、ドライバ部１３と共に、動作電流設定・センサ部１４を同一チップ内に設ける。動作電流設定・センサ部１４は、定電流源Ｉ、ＰｃｈトランジスタＭＰ２、ＭＰ３、ＭＰ４、ＮｃｈトランジスタＭＮ２、オペアンプＢＵＦを備える。定電流源Ｉは、インバータＩＮＶ４の動作電流を設定するもので、その定電流値ＩｍｉｎはインバータＩＮＶ４に必要とされる応答速度に応じて自由に設定できる。なお、定電流源Ｉを集積回路内部または外部に設置するようにしてもよい。更にその精度がそれほど必要ない用途であれば抵抗で代用することも可能である。トランジスタＭＰ３、ＭＰ４は、カレントミラーを構成しており、定電流Ｉｍｉｎと同じ電流値をセンサ回路１６に流す。センサ回路１６は、直列接続されるＰｃｈトランジスタＭＰ２とＮｃｈトランジスタＭＮ２とで構成され、それぞれのトランジスタのゲートは、それぞれドレインと直結され、カレントミラーのトランジスタＭＰ４のドレインとＧＮＤ間に挿入されている。ＰｃｈトランジスタＭＰ２とＮｃｈトランジスタＭＮ２は、インバータＩＮＶ４を構成するＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１とそれぞれ同じ特性となるように、集積回路上の形状および配列方向を同じにし、かつチップ上で互いに近い所に配置するようにする。定電流Ｉｍｉｎが流れた際に、ＰｃｈトランジスタＭＰ２のゲート・ソース間の電圧をスレシュホールド電圧Ｖｔｐ、ＮｃｈトランジスタＭＮ２のゲート・ソース間の電圧をスレシュホールド電圧Ｖｔｎとすると、その和の電圧（Ｖｔｐ＋Ｖｔｎ）がオペアンプＢＵＦで構成されたボルテージ・フォロアによって制御電圧Ｖｃとしてドライバ部１３へ供給される。

インバータＩＮＶ４の動作速度を遅くするためには、定電流源Ｉの電流値Ｉｍｉｎを小さく設定する。電流値Ｉｍｉｎは、カレントミラーを介してセンサ回路１６に注入されることで電圧（Ｖｔｐ＋Ｖｔｎ）＝Ｖｃに変換される。制御電圧Ｖｃは、通常の電源電圧ＶＤＤより小さくなり、インバータＩＮＶ４の動作速度を遅く（感度を低く）設定することができる。すなわち、インバータＩＮＶ４は、パルス信号を通過させるローパス・フィルタ機能がより強く働くようになり、より広いパルス幅のノイズを除去するように動作する。

製造プロセスばらつきや温度変動により、スレシュホールド電圧Ｖｔｐ、Ｖｔｎが変動すると電源電圧が一定である通常のインバータの動作速度は変動してしまう。しかし本発明を適用したインバータＩＮＶ４の動作速度は、ほとんど変動しない。例えばスレシュホールド電圧Ｖｔｐ、Ｖｔｎが低くなると通常インバータの速度は速くなるが、センサ回路１６の電圧（Ｖｔｐ＋Ｖｔｎ）も低くなることで制御電圧Ｖｃも低くなり、インバータＩＮＶ４の速度上昇を抑える方向に機能する。逆にスレシュホールド電圧Ｖｔｐ、Ｖｔｎが高くなると通常インバータの速度は遅くなるが、センサ回路１６の電圧（Ｖｔｐ＋Ｖｔｎ）も高くなることで制御電圧Ｖｃも高くなり、インバータＩＮＶ４の速度低下を抑える方向に機能する。

図２は、図１に示した本発明を適用した入力回路に短パルス信号（ノイズ）が印加された場合の信号タイミング図である。インバータＩＮＶ４の動作速度は、短時間（おおよそラッチ時間Ｔ１未満）の入力パルスには応答しないように遅く設定してある。入力端子ＩＮに二つのノイズが重畳した信号Ｓ１１が印加された場合、内部の信号Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５は、図５のＳ１０２、Ｓ１０３、Ｓ１０４、Ｓ１０５と同様な波形となるが、インバータＩＮＶ４の動作速度（感度）を抑えているため、信号Ｓ１６には図５のＳ１０６と異なり短パルスが除去されており、出力端子ＯＵＴからみた場合、一番目の狭い幅のノイズＮによる誤動作は解消されている。

この結果、例えば、パルス数のカウント回路の前段に本実施例１に係る感度調整機能付きシュミット入力回路を設ければ、従来はノイズにより、カウント数の増加をきたしていたものがノイズをパルス数にカウントしないことで正確なパルス数のカウントができるという効果も生じる。

なお、現実の問題として、ラッチ時間（Ｔ１）、すなわち、感度調整幅をどう決めるかが問題となる。理論的にいえば、シュミットトリガ回路をヒステリシス動作させる最小のパルス幅となるが、この決め方の１つは、使用する実際の回路、即ち、例えば前述のカウンタ回路等の要求を加味して選定し、確認、検証することである。また、必要であればシュミレーション等を行い、この幅を定めることも好ましい。

インバータＩＮＶ４の感度（動作速度）は、その動作電流に依存する。動作電流は制御電圧Ｖｃによって制御できるが、動作電流−制御電圧関係は、製造プロセス、温度によって変動するため、補正する必要がある。シュミットトリガ回路が誤動作しないために、ＲＳラッチ部１２からの信号Ｓ１４に乗る短パルスには応答しないようにインバータＩＮＶ４の動作速度を適度に遅くし、なおかつ製造プロセス、温度による特性変動をチップ内のセンサにより補正した制御電圧Ｖｃを供給することで、全体の電源電圧ＶＤＤにも影響されない安定した特性を実現できる。

さらにインバータＩＮＶ４の応答速度は、上限をラッチ時間Ｔ１にすれば、実際にシュミットトリガ回路へ印加される信号の弁別に必要な速度に応じて、自由に調節することができ、シュミットトリガ回路の誤動作の解消だけでなく、実動作信号に対して効果的なノイズ・フィルタ特性も得ることができる。

なお、以上の説明において、動作電流設定・センサ部１４に対し、一つのドライバ部１３を設ける例を示したが、動作電流設定・センサ部１４とドライバ部１３のチップ上での特性誤差が使用上問題にならない用途であれば、チップ上で離れた場所にある複数のドライバ部１３を設け、それぞれに対し１つの動作電流設定・センサ部から制御電圧Ｖｃを供給するようにしてもよいことは言うまでもない。

図３は、本発明の第２の実施例に係る感度調整機能付きシュミットトリガ回路の構成を示す回路図であって、特許文献２に示すようなインバータタイプのシュミットトリガ回路に本発明を適用した回路例である。図３において、ドライバ部１３、動作電流設定・センサ部１４は、図１と同様であり、その説明を省略する。図１のシュミットトリガ回路１０では、ポジティブトリガ電圧Ｖｐとネガティブトリガ電圧Ｖｎを別々のインバータで設定し、その各々からの遷移信号をトリガとして後段のＲＳラッチの状態を切り替えることでヒステリシス特性を実現している。インバータタイプのシュミットトリガ回路１５では、初段インバータの出力状態のＨ／Ｌレベルに応じて、入力スレシュホールドレベルを変位させることでヒステリシス特性を実現している。以下にその構成および動作について説明する。

シュミットトリガ回路１５の初段インバータは、主にＰｃｈトランジスタＭＰ６、ＮｃｈトランジスタＭＮ３から構成され、さらに、ＰｃｈトランジスタＭＰ５のソースはＶＤＤに接続され、ドレインはＰｃｈトランジスタＭＰ６のソースに接続される。更にＰｃｈトランジスタＭＰ７のソース、ドレインは、それぞれＰｃｈトランジスタＭＰ５と並列に接続されている。ＮｃｈトランジスタＭＮ４のソースはＧＮＤに接続され、ドレインは、ＮｃｈトランジスタＭＮ３のソースに接続される。更にＮｃｈトランジスタＭＮ５のソース、ドレインは、それぞれＮｃｈトランジスタＭＮ４と並列に接続されている。ＰｃｈトランジスタＭＰ５、ＭＰ６およびＮｃｈトランジスタＭＮ３、ＭＮ４のそれぞれのゲートは、共通とされ、入力端子ＩＮに接続される。一方、ＰｃｈトランジスタＭＰ６、ＮｃｈトランジスタＭＮ３のドレインは、インバータＩＮＶ６の入力に接続され、インバータＩＮＶ６の出力は、インバータＩＮＶ４の入力に接続されると共に、ＰｃｈトランジスタＭＰ７とＮｃｈトランジスタＭＮ５のゲートに接続される。

入力端子ＩＮの信号レベルがＬの場合、ＰｃｈトランジスタＭＰ５、ＭＰ６はオンとなり、ＮｃｈトランジスタＭＮ３、ＭＮ４はオフになる。したがって、インバータＩＮＶ６の入力のレベルはＨになり、出力のレベルはＬになる。インバータＩＮＶ６の出力にゲートが接続されたＰｃｈトランジスタＭＰ７はオンとなり、ＮｃｈトランジスタＭＮ５はオフになる。初段インバータの入力スレシュホールド・レベルは、Ｐｃｈ側トランジスタオン抵抗の総和と、Ｎｃｈ側トランジスタオン抵抗の総和との比率で決定されるため、上記の（トランジスタＭＰ７はオン、トランジスタＭＮ５はオフ）状態では、高めのレベル（＝Ｖｐ）になる。一方、入力端子ＩＮの信号レベルがＨの場合は、各トランジスタのオン／オフ状態が逆になる為、入力スレシュホールド・レベルは低め（＝Ｖｎ）になる。

すなわち、入力端子ＩＮのレベルがＬ→Ｈに遷移する場合は、そのスレシュホールド・レベルはポジティブトリガ電圧Ｖｐとなり、Ｈ→Ｌに遷移する場合は、そのスレシュホールド・レベルはネガティブ電圧Ｖｎとなり、ヒステリシス特性が実現される。

上記の回路構成、動作の場合であっても、信号がインバータＩＮＶ６を伝達して入力スレシュホールド・レベルが切り換わるのに有限の時間を要する。このため切り換わり前に入力端子ＩＮの信号レベルが反転するような短期間のノイズが入り、次段ドライバ部の応答速度が速い場合、ラッチタイプのシュミットトリガ回路と同様な誤動作が発生する。

このようなインバータタイプのシュミットトリガ回路であっても、本発明の動作電流設定・センサ部１４とドライバ部１３に応答速度を調節できるインバータＩＮＶ４とを設け、ドライバ部１３の出力ＯＵＴへの短いパルス信号の送出を防止することができる。

この結果、例えば、パルス数のカウント回路の前段に本実施例２に係る感度調整機能付きシュミットトリガ回路を設ければ、従来はノイズにより、カウント数の増加をきたしていたものが、実施例１同様にノイズをパルス数にカウントしないことで正確なパルス数のカウントができるという効果を生じる。

実施例２に於いても、実施例１と同様、その次段のドライバ部の応答速度を適宜設定し、温度変動やプロセスばらつきによる誤差を補正する機構を設け、ノイズ入力による誤動作を解消することができる。

以上の説明から判るように、ヒステリシス特性を実現するために入力レベルを切替える方法を用い、その切替えに有限の時間を必要とするほとんどのシュミットトリガ回路における誤動作を防止するのに、本発明は有効である。

更に本発明は、特にノイズの多い環境下でパルスのカウント数を正確に測定したい用途などにおいては極めて有効である。

本発明の第１の実施例に係る感度調整機能付きシュミットトリガ回路の構成を示す回路図である。 本発明の第１の実施例に係る感度調整機能付きシュミットトリガ回路における信号のタイミングチャートを表す図である。 本発明の第２の実施例に係る感度調整機能付きシュミットトリガ回路の構成を示す回路図である。 従来のシュミットトリガ回路の構成を示す回路図である。 従来のシュミットトリガ回路における信号のタイミングチャートを表す図である。

符号の説明

１０ シュミットトリガ回路
１１ Ｖｐ／Ｖｎ設定部
１２ ＲＳラッチ部
１３ ドライバ部
１４ 動作電流設定・センサ部
１５ シュミットトリガ回路
１６ センサ回路
ＢＵＦ オペアンプ
Ｉ 電流源
ＩＮＶ１〜ＩＮＶ６ インバータ
ＮＡＮＤ１、ＮＡＮＤ２ ＮＡＮＤゲート
ＭＮ１〜ＭＮ５ Ｎｃｈトランジスタ
ＭＰ１〜ＭＰ７ Ｐｃｈトランジスタ

Claims (8)

1. シュミットトリガ回路と、
   前記シュミットトリガ回路から出力される所定の幅以上のパルス信号を通過させるローパス・フィルタ機能を含むバッファ回路と、
   を備え、
   前記所定の幅は、前記バッファ回路を構成するトランジスタの電圧電流特性に基づいて前記バッファ回路の外部において設定されることを特徴とする感度調整機能付きシュミットトリガ回路。
2. 前記所定の幅は、前記シュミットトリガ回路をヒステリシス動作させる最小のパルス幅であることを特徴とする請求項１記載の感度調整機能付きシュミットトリガ回路。
3. 前記所定の幅を設定する動作設定回路をさらに備え、
   前記動作設定回路は、前記バッファ回路に対して前記所定の幅を変更するように電源電圧を変更して供給する回路であることを特徴とする請求項１記載の感度調整機能付きシュミットトリガ回路。
4. 前記動作設定回路は、前記電源電圧を設定するためのトランジスタを含むセンサ回路を備え、
   前記バッファ回路は、前記トランジスタと同一形状のトランジスタで構成された増幅回路であることを特徴とする請求項３記載の感度調整機能付きシュミットトリガ回路。
5. 前記シュミットトリガ回路は、
   第１のしきい値電圧をもち入力信号がこの第１のしきい値電圧より高い時に第１のレベルの信号を出力する第１のインバータ回路と、
   前記第１のしきい値電圧より低い第２のしきい値電圧をもち入力信号がこの第２のしきい値電圧より低い時に第２のレベルの信号を出力する第２のインバータ回路と、
   前記第１のインバータ回路の出力信号を反転して（またはそのまま）第１の論理出力信号とし前記第２のインバータ回路の出力信号をそのまま（または反転して）第２の論理出力信号とする論理回路と、
   前記第１及び第２の論理出力信号の第２のレベル（または第１のレベル）への変化点でそれぞれレベル変化する信号を出力するラッチ回路と、
   を備えることを特徴とする請求項１または２記載の感度調整機能付きシュミットトリガ回路。
6. 請求項１乃至４のいずれか一に記載の感度調整機能付きシュミットトリガ回路を同一チップ内に備えることを特徴とする半導体装置。
7. 前記センサ回路は、ソースに所定電流が供給され、ゲートがドレインに接続される第１のＰｃｈトランジスタと、ソースが接地され、ゲートがドレインに接続されると共に前記第１のＰｃｈトランジスタのドレインにも接続される第１のＮｃｈトランジスタと、から構成され、
   前記ローパス・フィルタ機能を含む回路は、ソースに所定電圧が供給される第２のＰｃｈトランジスタと、ソースが接地され、ドレインが前記第２のＰｃｈトランジスタのドレインに接続されて出力端となる第２のＮｃｈトランジスタと、から構成され、前記第２のＰｃｈトランジスタと前記第２のＮｃｈトランジスタとのそれぞれのゲートは入力端として共通とされ、
   前記第１のＰｃｈトランジスタのソースの電圧が前記第２のＰｃｈトランジスタのソースに供給されることを特徴とする請求項６記載の半導体装置。
8. 前記第１及び第２のＰｃｈトランジスタは同一形状のトランジスタであり、前記第１及び第２のＮｃｈトランジスタは同一形状のトランジスタであることを特徴とする請求項７記載の半導体装置。
   

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