KR20070038607A - 래치 회로 및 래치 회로 구동 방법 - Google Patents
래치 회로 및 래치 회로 구동 방법 Download PDFInfo
- Publication number
- KR20070038607A KR20070038607A KR1020050093706A KR20050093706A KR20070038607A KR 20070038607 A KR20070038607 A KR 20070038607A KR 1020050093706 A KR1020050093706 A KR 1020050093706A KR 20050093706 A KR20050093706 A KR 20050093706A KR 20070038607 A KR20070038607 A KR 20070038607A
- Authority
- KR
- South Korea
- Prior art keywords
- latch
- latch portion
- unit
- input
- signal
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit
Landscapes
- Logic Circuits (AREA)
Abstract
래치 회로 및 래치 회로 구동 방법이 개시되어 있다. 본 발명의 래치회로는래치 모드를 선택하기 위한 신호; 두 개의 입력단자; 상기 두 개의 입력단자에 각각 게이트가 연결된 NMOS 트랜지스터 쌍을 갖는 입력부; 상기 래치모드 선택 신호에 응답하여 상기 입력부를 활성화시키는 활성화 회로; 상기 입력부의 차동 출력이 각각 직접 결합되는 2개의 출력 노드를 갖고, 상기 입력부의 차동 출력을 확대하여 유지하는 제 1 래치부; 및 상기 제 1 래치부의 출력단자에 게이트가 연결되며 공통 소스가 기준전위인 접지단자에 접속되어 제 2 래치를 수행하는 제 2 래치부로 구성된다. 상기와 같은 래치 회로에 의해 제 2 래치부의 래치 동작에 의해 입력 신호에 영향을 덜 받을 수 있고, 또한 플로팅 노드 발생시 제 2 래치부의 NMOS 트랜지스터들중 어느 하나가 온 되도록 설계함으로써 플로팅을 방지하는 효과가 있다. 또한 제 1 래치부와 제 2 래치부의 프리차지 동작 시점을 다르게 설계하여 전류 소모를 감소시키는 효과가 있다.
Description
도 1은 일반적인 래치 회로에 관한 회로도,
도 2a는 도 1에 도시된 래치 회로의 프리차지(precharge) 시 동작 상태를 보여주기 위한 도면,
도 2b는 도 1에 도시된 래치 회로의 판단시점 시 동작 상태를 보여주기 위한 도면,
도 3a는 도 1에 도시된 래치 회로의 전압 레벨 판단시점 시 입력신호에 따른 문제점을 설명하기 위한 도면,
도 3b는 도 1에 도시된 래치 회로의 플로팅 노드에서 발생하는 문제점을 설명하기 위한 도면,
도 4는 본 발명의 바람직한 실시예에 따른 래치 회로 구조를 보여주는 회로도,
도 5a는 도 4에 도시된 래치의 전압 레벨 판단시점 시의 래치 동작 상태를 보여주기 위한 도면,
도 5b는 도 4에 도시된 래치 회로의 플로팅 노드 방지 동작 상태를 보여주기 위한 도면.
*도면의 주요부분에 대한 부호의 간단한 설명*
M1,M2,M3,M4,M5,M8,M9 : NMOS 트랜지스터
M6,M7 : PMOS 트랜지스터
MEQ : 프리차지 및 등화회로
FN : 플로팅 노드
본 발명은 래치 회로에 관한 것으로, 좀더 상세하게는 입력신호에 영향 받지 않는 래치 회로 및 래치 회로 구동 방법에 관한 것이다.
2개의 전극이나 신호선 간의 미소한 전위차를 검출하여 그 전위의 상하 관계에 따른 신호를 출력하는 센스 엠프 회로는 반도체 장치에 이용되는 기본적인 회로중 하나이다. 센스 엠프 회로는 전류 센스 엠프, 엠프, 래치 회로로 구성되는데, 이중 래치회로는 입력신호의 영향을 많이 받는다. 이하, 일반적인 래치 회로에 관하여 설명하기로 한다.
도 1은 일반적인 래치에 관한 회로도이다. 도 1을 참조하면, 래치 회로는 래치 모드를 선택하기 위한 EN 신호와, 상기 EN 신호에 응답하여 동작하는 활성화용 NMOS 트랜지스터 M1과, 두 개의 차동입력단자 VINP 및 VINN과, 상기 차동입력단자에 각각 게이트가 연결된 NMOS 트랜지스터 쌍 M2와 M3을 갖는 입력부와, Vss 측의 NMOS 트랜지스터 쌍 M4 및 M5와, Vcc 측의 PMOS 트랜지스터 쌍 M6 및 M7과, 상기 LAT과 LATB 노드의 전위를 이퀄라이징하고 프리차징하는 등화 및 프리차지 회로(MEQ)로 구성된다.
상기와 같이 구성된 래치의 동작모드는 두 가지로 구분되어 설명될 수 있다.
먼저 프리차지 상태에서는 래치 동작상태를 살펴보기로 한다. 도 2a는 도 1에 도시된 래치 회로의 프리차지(precharge)에서의 동작 상태를 보여주기 위한 도면이다. 도 2a를 참조하면, 본 명세서에서는 EN 신호가 로우(low)레벨 일 때 프리차지 되는 것으로 설명하기로 한다. 따라서 EN 신호가 로우 레벨이 되면, NMOS 트랜지스터인 M1은 오프되고 등화 및 래치회로는 온되어 입력신호와 관계없이 차동출력단자 LAT와 LATB 신호가 모두 하이 레벨로 프리차지된다.
도 2b는 도 1에 도시된 래치 회로의 판단시점 시 동작 상태를 보여주기 위한 도면이다.
이 상태에서 EN이 하이 레벨이 되는 순간 이벨류에이션 모드가 되고, 이때 NMOS 트랜지스터인 M1이 온된다. 따라서 등화 및 래치회로는 오프되면서 입력신호 VINP, VINN에 의해 NMOS 트랜지스터 M2와 M3의 전류차가 생기고 이때의 전류차가 M4, M5의 소스 전압을 바꾸어 LAT와 LATB의 전압차이로 변환된다.
이 변화차가 M4, M5 및 M6,M7로 구성된 인버터 래치에 의해 풀 스윙 레벨로 증폭된다.
일례로 VINP가 VINN보다 큰 경우에 전류 I2는 I3보다 크게 되어 LAT가 하이상태가 되고, LATB가 로우로 이벨류에이션된다. 풀 스윙으로 이벨류에이션 된 뒤에 는 자동으로 래치모드가 된다. LAT가 하이 상태이고 LATB가 로우 상태이므로 M4와 M7은 온되고, M5와 M6은 오프되어 LAT, LATB의 전압이 변하지 않게 된다.
그런데 상기와 같은 래치의 경우 다음과 같은 문제점이 발생한다.
도 3a는 도 1에 도시된 래치 회로의 전압 레벨 판단시점 시 입력신호에 따른 문제점을 설명하기 위한 도면이다. 도 3a를 참조하면, 이벨류에이션 시에 로우로 빠지는 경로에 입력 트랜지스터인 M2와 M3가 위치하므로 M2와 M3의 전류 구동 능력 또는 입력 전압 레벨에 따라 래치의 시간이 변할 수 있다. 예를 들면, VINP와 VINN의 입력 크기에 따라 M2와 M3의 전류 구동 능력이 바뀌기 때문에 출력 LAT와 LATB 가 로우로 떨어지는 시간이 VINP와 VINN 레벨에 따라 변한다. 만약, VINP 레벨이 작은 경우라면, M2의 전류 구동 능력이 떨어져서 LAT가 로우로 떨어지는 시간이 느려지게 되어 속도 저하가 발생하게 된다.
도 3b는 도 1에 도시된 래치 회로의 플로팅 노드에서 발생하는 문제점을 설명하기 위한 도면이다. 도 3b을 참조하면, 래치 이후에 입력신호가 변할 경우에도 래치 상태를 유지해야 하지만 래치된 후에 입력 전압 레벨이 바뀔 경우 출력이 플로팅되어 잡음에 민감하게 될 수 있다. 가령 VINP>VINN 인 경우에 래치가 되어 LAT가 하이 상태이고 LATB가 로우로 래치된 상태에서 VINP 와 VINN 레벨이 변해서 M3를 오프시키는 경우 LATB가 플로팅 노드(FN)가 되는 문제점이 있다.
본 발명은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 입력 레벨에 따른 래치 시간 및 플로팅 노드가 발생하지 않도록 입력 신호 상태에 영향받지 않는 래치 회로 및 래치 회로 구동 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 래치회로는 래치 모드를 선택하기 위한 신호; 두 개의 입력단자; 상기 두 개의 입력단자에 각각 게이트가 연결된 NMOS 트랜지스터 쌍을 갖는 입력부; 상기 래치모드 선택 신호에 응답하여 상기 입력부를 활성화시키는 활성화 회로; 상기 입력부의 차동 출력이 각각 직접 결합되는 2개의 출력 노드를 갖고, 상기 입력부의 차동 출력을 확대하여 유지하는 제 1 래치부; 및 상기 제 1 래치부의 출력단자에 게이트가 연결되며 공통 소스가 기준전위인 접지단자에 접속되어 제 2 래치를 수행하는 제 2 래치부를 포함한다.
상기 제 2 래치부는 2개의 차동 출력단자에 게이트가 연결되고, 접지단자에 공통소스가 연결되는 NMOS 트랜지스터 쌍으로 구성되는 것이 바람직하다.
상기 제 2 래치부는 제 1 래치부와 동작시점을 다르게 구성하는 것을 특징으로 한다. 상기 제 2 래치부는 이벨류에이션 시에 제 1 래치부를 먼저 온 시킨후, 입력 신호에 의해 이벨류에이션이 시작된 이후 제 2 래치부를 온시키도록 설계되는 것이 바람직하다.
상기 제 2 래치부는 프리차지시, 제 1 래치부 활성화 신호와 제 2 래치부 활성화 신호를 서로 다른 시점에 동작시키는 것을 특징으로 한다.
상기 제 2 래치부는 제 2 래치부의 활성화 신호를 조금 빨리 로우 레벨로 떨 어뜨려 제 2 래치부를 오프 시킨 후, 제 1 래치부 활성화 신호를 오프시키는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명에 따른 래치 회로 구동 방법은 2개의 차동 출력단자에 연결된 제 1 래치부에서 제 1 래치를 수행하는 단계; 및 상기 2개의 차동 출력단자에 연결된 제 2 래치부에서 제 1 래치부와 동작시점을 달리 하여 제 2 래치를 수행하는 단계를 포함한다.
상기 래치 회로 구동 방법에서, 이벨류에이션 시에 제 1 래치부를 먼저 온 시킨후, 입력 신호에 의해 이벨류에이션이 시작된 이후 제 2 래치부를 온시키는 것을 특징으로 한다. 또한 프리차지시, 제 1 래치부 활성화 신호와 제 2 래치부 활성화 신호를 서로 다른 시점에 동작시킨다.
상기 래치 회로 구동 방법에서 제 2 래치부의 활성화 신호를 조금 빨리 로우 레벨로 떨어뜨려 제 2 래치부를 오프 시킨 후, 제 1 래치부 활성화 신호를 오프시키는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 이때, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. 또한, 실시예의 설명에 있어서, 이해의 편의를 돕기 위하여 동일한 구성요소에 대해서는 다른 도면에 도시되어 있더라도 동일한 부호를 부여하였다.
도 4는 본 발명의 바람직한 실시예에 따른 래치 회로 구조를 보여주는 회로도이다. 도 4를 참조하면, 본 발명에 따른 래치 회로는 래치 모드를 선택하기 위한 EN 신호와, 상기 EN 신호에 응답하여 동작하는 활성화용 NMOS 트랜지스터 M1과, 두 개의 차동입력단자 VINP 및 VINN과, 상기 차동입력단자에 각각 게이트가 연결된 NMOS 트랜지스터 쌍 M2와 M3을 갖는 입력부와, 2개의 출력단자 LAT와 LATB 단자에 연결된 제 1 래치부(M4,M5)와, Vcc 측의 PMOS 트랜지스터 쌍 M6 및 M7과, 상기 LAT과 LATB 노드의 전위를 이퀄라이징하고 프리차징하는 등화 및 프리차지 회로(MEQ)로 구성된다. 상기 LAT와 LATB 단자에 게이트가 연결되며 공통 소스가 기준전위인 접지단자(Vss)에 접속되는 제 2 래치부(M8,M9)를 포함한다.
상기 제 1 래치부 및 PMOS 트랜지스터 쌍 M6 및 M7은 등가적으로, NMOS 트랜지스터 M4와 PMOS 트랜지스터 M6의 부분은 제 1 CMOS 인버터, NMOS 트랜지스터 M5와 PMOS 트랜지스터 M7의 부분은 제 2 CMOS 인버터로 볼 수 있기 때문에 2개의 CMOS 인버터의 입출력을 상호 교차 접속하여 구성되어 있다고 볼 수 있다.
상기 제 2 래치부(M8 및 M9)는 입력에 영향을 받는 M4 및 M5의 래치의 한계를 극복하기 위해 추가된다.
상기 추가된 제 2 래치부는 M2 및 M3의 전류 구동 능력 또는 입력 전압 레벨에 따라 래치 시간이 변하는 것을 억제할 수 있다. 도 5a를 참조하여 설명하면 다음과 같다.
도 5a는 도 4에 도시된 래치 회로의 전압 레벨 판단시점 시의 래치 동작 상태를 보여주기 위한 도면이다. 가령 VINP 레벨이 작은 경우 M2의 전류(I2) 구동 능력이 떨어지더라도, M8,M9의 래치가 동작하여 I8의 전류가 흘러 속도 저하가 발생하지 않게 된다. 즉 기존 래치에 비해 입력 레벨의 의한 래치 속도의 영향을 거의 받지 않는다.
또한 추가된 제 2래치부는 플로팅되어 잡음에 민감하게 되는 경우에서도 추가된 래치의 한 쪽이 열리게 되어있기 때문에 입력 신호와 무관하게 레벨을 유지하게 된다. 도 5b를 참조하여 설명하면 다음과 같다.
도 5b는 도 4에 도시된 래치 회로의 플로팅 노드 방지 동작 상태를 보여주기 위한 도면이다. 플로팅 상태는 래치 이후에 입력신호가 변할 경우에도 래치 상태를 유지해야 하지만 래치된 후에 입력 전압 레벨이 바뀔 경우 발생하게 되는데, 이렇게 출력이 플로팅되면 잡음에 민감하게 된다. 가령 VINP>VINN 인 경우, 기존에는 LAT가 하이 상태이고 LATB가 로우로 래치된 상태에서 VINP 와 VINN 레벨이 변해서 M3를 오프시키는 경우 LATB가 플로팅 노드(FN)가 되는데, 본 발명과 같이 제 2 래치부가 추가되면, 래치 이후 M8과 M9 중 어느 한쪽이 열리게 되어 있어 입력신호와 무관하게 현재 레벨을 유지하게 된다.
상기 제 2 래치부의 동작시점은 제 1 래치부와 동일하게 구성하거나, 다른 시점에 동작하도록 구성할 수 있다. 동작시점을 동일하게 구성하게 되는 경우, 이벨류에이션시에 제 2 래치부의 동작이 입력 동작에 영향을 미칠 수 있기 때문에 래치의 크기를 줄이거나 전류 제한을 하는 것이 바람직하다.
반면 제 1 래치부와 제 2 래치부의 동작시점을 다르게 구성하는 경우, 이벨류에이션 시에 제 1 래치부를 먼저 온 시킨후, 입력 신호에 의해 이벨류에이션이 시작된 이후 바로 래치를 온시키는 방법이 있는데, 이러한 경우 제 2 래치부가 이벨류에이션에 형향을 주지 않도록 지연 시간을 조절해주어야 한다.
또한 프리차지의 경우도, NMOS 트랜지스터 활성화 신호인 EN 신호와 END 신호를 동시에 하거나, 서로 다른 시점에 구동시킬수 있다.
서로 다른 시점, 즉 END 신호를 조금 빨리 로우 레벨로 떨어뜨려 제 2 래치부를 오프 시킨후 EN 신호를 오프시키면 불필요한 전류 소모를 줄일수가 있다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따른 래치 회로는 제 2 래치부의 래치 동작에 의해 입력 신호에 영향을 덜 받을 수 있고, 또한 플로팅 노드 발생시 제 2 래치부의 NMOS 트랜지스터들 중 어느 하나가 온 되도록 설계함으로써 플로팅을 방지하는 효과가 있다.
또한 제 1 래치부와 제 2 래치부의 프리차지 동작 시점을 다르게 설계하여 전류 소모를 감소시키는 효과가 있다.
Claims (11)
- 래치 모드를 선택하기 위한 신호;두 개의 입력단자;상기 두 개의 입력단자에 각각 게이트가 연결된 NMOS 트랜지스터 쌍을 갖는 입력부;상기 래치모드 선택 신호에 응답하여 상기 입력부를 활성화시키는 활성화 회로;상기 입력부의 차동 출력이 각각 직접 결합되는 2개의 출력 노드를 갖고, 상기 입력부의 차동 출력을 확대하여 유지하는 제 1 래치부; 및상기 제 1 래치부의 출력단자에 게이트가 연결되며 공통 소스가 기준전위인 접지단자에 접속되어 제 2 래치를 수행하는 제 2 래치부를 포함하는 래치 회로.
- 제 1항에 있어서, 상기 제 2 래치부는2개의 차동 출력단자에 게이트가 연결되고, 접지단자에 공통소스가 연결되는 NMOS 트랜지스터 쌍으로 구성됨을 특징으로 하는 래치 회로.
- 제 1항에 있어서, 상기 제 2 래치부는제 1 래치부와 동작시점을 다르게 구성하는 것을 특징으로 하는 래치 회로.
- 제 3항에 있어서, 상기 제 2 래치부는이벨류에이션 시에 제 1 래치부를 먼저 온 시킨후, 입력 신호에 의해 이벨류에이션이 시작된 이후 제 2 래치부를 온시키도록 설계되는 것을 특징으로 하는 래치 회로.
- 제 1항에 있어서, 상기 제 2 래치부는프리차지시, 제 1 래치부 활성화 신호와 제 2 래치부 활성화 신호를 서로 다른 시점에 동작시키는 것을 특징으로 하는 래치 회로.
- 제 1항에 있어서, 상기 제 2 래치부는제 2 래치부의 활성화 신호를 조금 빨리 로우 레벨로 떨어뜨려 제 2 래치부를 오프 시킨 후, 제 1 래치부 활성화 신호를 오프시키는 것을 특징으로 하는 래치 회로.
- 2개의 차동 출력단자에 연결된 제 1 래치부에서 제 1 래치를 수행하는 단계; 및상기 2개의 차동 출력단자에 연결된 제 2 래치부에서 제 1 래치부와 동작시점을 달리 하여 제 2 래치를 수행하는 단계를 포함하는 래치 회로 구동 방법.
- 제 7항에 있어서,이벨류에이션 시에 제 1 래치부를 먼저 온 시킨후, 입력 신호에 의해 이벨류에이션이 시작된 이후 제 2 래치부를 온시키는 것을 특징으로 하는 래치 회로 구동 방법.
- 제 7항에 있어서,프리차지시, 제 1 래치부 활성화 신호와 제 2 래치부 활성화 신호를 서로 다른 시점에 동작시키는 것을 특징으로 하는 래치 회로 구동 방법.
- 제 7항에 있어서,제 2 래치부의 활성화 신호를 조금 빨리 로우 레벨로 떨어뜨려 제 2 래치부를 오프 시킨 후, 제 1 래치부 활성화 신호를 오프시키는 것을 특징으로 하는 래치 회로 구동 방법.
- 제 8항에 있어서,상기 제 1 래치와 제 2 래치를 동시에 수행하는 것을 특징으로 하는 래치 회로 구동 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093706A KR20070038607A (ko) | 2005-10-06 | 2005-10-06 | 래치 회로 및 래치 회로 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050093706A KR20070038607A (ko) | 2005-10-06 | 2005-10-06 | 래치 회로 및 래치 회로 구동 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070038607A true KR20070038607A (ko) | 2007-04-11 |
Family
ID=38159822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050093706A KR20070038607A (ko) | 2005-10-06 | 2005-10-06 | 래치 회로 및 래치 회로 구동 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070038607A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973720B1 (ko) * | 2008-09-19 | 2010-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 래치회로 |
| US9966935B2 (en) | 2015-02-25 | 2018-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch circuit and method of operating the latch circuit |
| KR101864630B1 (ko) * | 2012-01-11 | 2018-06-05 | 에스케이하이닉스 주식회사 | 고속 통신용 래치 회로 |
-
2005
- 2005-10-06 KR KR1020050093706A patent/KR20070038607A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100973720B1 (ko) * | 2008-09-19 | 2010-08-04 | 주식회사 하이닉스반도체 | 반도체 메모리장치의 래치회로 |
| KR101864630B1 (ko) * | 2012-01-11 | 2018-06-05 | 에스케이하이닉스 주식회사 | 고속 통신용 래치 회로 |
| US9966935B2 (en) | 2015-02-25 | 2018-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch circuit and method of operating the latch circuit |
| US11677388B2 (en) | 2015-02-25 | 2023-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch circuits and method of operating a latch circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7439775B2 (en) | Sense amplifier circuit and sense amplifier-based flip-flop having the same | |
| US6331791B1 (en) | Charge-redistribution low-swing differential logic circuit | |
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US6930518B2 (en) | Level shifter having low peak current | |
| JP2004342729A (ja) | フューズ検出回路 | |
| KR20020091618A (ko) | 반도체 메모리장치의 센스앰프회로 | |
| KR0179793B1 (ko) | 반도체 메모리의 센스 앰프 출력 제어 회로 | |
| US5502680A (en) | Sense amplifier with pull-up circuit for accelerated latching of logic level output data | |
| US5841702A (en) | Output circuit for memory device | |
| JP4200101B2 (ja) | カスコードセンス増幅器及び列選択回路及び動作方法。 | |
| JP2008512918A (ja) | 入力ヒステリシスを有する高速スイッチング回路 | |
| KR100434509B1 (ko) | 동기식 리셋 또는 비동기식 리셋 기능을 갖는 감지증폭기 | |
| JP2005517264A (ja) | メモリセルを読み取るための読取回路 | |
| KR20070038607A (ko) | 래치 회로 및 래치 회로 구동 방법 | |
| US4606012A (en) | Sense amplifier | |
| JPH06208793A (ja) | 半導体メモリ装置のデータ出力回路 | |
| KR100837022B1 (ko) | 감지증폭회로 | |
| KR100656471B1 (ko) | 입력 버퍼 | |
| JPH07230692A (ja) | マルチポートメモリ | |
| KR20000043230A (ko) | 데이타 입력버퍼 | |
| JP3618144B2 (ja) | 半導体メモリ装置の読出し回路 | |
| KR100242469B1 (ko) | 고속 동작 교차 결합 증폭기 | |
| KR100706778B1 (ko) | 입력버퍼 | |
| KR100650775B1 (ko) | 출력신호를 스위칭할 수 있는 차동 증폭기 | |
| KR100265330B1 (ko) | 고속 동작과 전류 감소를 위한 반도체 장치의 감지증폭기 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |