JP5625955B2 - 増幅回路及びその増幅回路を含むアナログデジタル変換回路 - Google Patents

Description

オフセット補正機能を有する増幅回路及びその増幅回路を含むアナログデジタル変換回路に関する。

アナログデジタル変換回路において、電圧比較に用いられるコンパレータは、一般的に、差動入力信号の一方及び他方をゲート電極に受ける２個のＭＯＳトランジスタと、それらのＭＯＳトランジスタが電流を制御する２本の電流経路と、電流経路間の電位差を増幅し、保持するラッチ部とを備える。

そこで、コンパレータにおいて、上記電流経路に流れる電流を制御するＭＯＳトランジスタの特性の差、ラッチ部を構成するＭＯＳトランジスタの特性の差があると、差動入力信号間の電圧比較を行う際に、オフセットが生じる。

さらに、異なるコンパレータに属するＭＯＳトランジスタに対しても特性の差は生じている。そうすると、コンパレータにおいて生じるオフセットは、コンパレータ毎に異なり、コンパレータにおけるオフセットにバラツキが生じることになる。

その結果、アナログデジタル回路において、複数の直列抵抗によって、グランド電圧から基準電圧までを等間隔に区切った電圧区間に分割し、複数のコンパレータを用いて入力されたアナログ信号の電圧が上記のどの電圧区間に属するかを判定することによってデジタル化が行われている場合、コンパレータのオフセット値にバラツキがあると、電圧区間の境目において、どちらの電圧区間に属するかの判定にバラツキが生じる。

そこで、上記の判定バラツキを解消するため、コンパレータのオフセットをキャンセルするキャンセル回路が提案されている（特許文献１参照）。すなわち、上記の文献によれば、コンパレータの２本の電流経路内の一方に、オフセットをキャンセルするためのキャンセル電流を電流経路に流しておくことが提案されている。

上記のキャンセル電流は、コンパレータに入力される、信号の電位間の比較動作を行っている間は電流経路を定常的に流れる。そうすると、上記のキャンセル回路を含むコンパレータの消費電流は、キャンセル回路を含まないコンパレータと比較して増加する。

特開２００１−１１１４２１号公報

そこで、本発明の課題は、コンパレータのオフセットキャンセル動作において発生する消費電力を、低減させることが可能なオフセットキャンセル機構を搭載したコンパレータを提供することを目的とする。

そこで、上記の課題を解決するため、差動入力信号をゲート電極で受ける一対のＮＭＯＳトランジスタと、一対のＮＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、一対のＮＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、差動出力ノード間の電圧を前記増幅部が増幅する際に、差動出力ノードの一方にキャンセル電流を流し、増幅部による増幅動作後に、一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、差動入力信号の一方及び他方の信号の電位を等しく設定し、差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とする増幅回路を提供する。

コンパレータのオフセットキャンセル動作において発生する消費電力を、低減させることが可能なオフセットキャンセル機構を搭載したコンパレータを提供することができる。

図１は実施例１のコンパレータ１０を示す回路図である。 図２は実施例１のコンパレータ１０のスレッショルドコントローラ２０を示す図である。 図３はコンパレータ１０のキャリブレーション動作を説明するフローチャートである。 図４はオフセット検出回路２０の動作に関係する信号の電位の変化を時間とともに表したタイミング図である。 図５は、オフセット検出動作時における、オフセットキャンセル部３０、４０におけるオフセット補正量をオンするスイッチの数に対して示したグラフである。 図６は、コンパレータ１０の通常動作時におけるクロック信号ＣＬＫ、ノードＤＰ／ＤＭ、出力信号ＯＰ／ＯＭの電位を時間変化とともに表したタイミング図及び接続中のスイッチを流れる電流を時間変化とともに表した図である。 図７は実施例２のコンパレータ１０ｂを示す回路図である。 図８は実施例１のコンパレータ１０又は実施例２のコンパレータ１０ｂを使用したアナログデジタル回路７０を示す。 図９は実施例４のコンパレータ１０ｃを示す回路図である。 図１０は実施例５のコンパレータ１０ｄを示す回路図である。 図１１は実施例６のコンパレータ１０ｅを示す回路図である。 図１２は実施例７のコンパレータ１０fを示す回路図である。 図１３は実施例８のコンパレータ１０ｇを示す回路図である。 図１４は実施例９のコンパレータ１０ｈを示す回路図である。 図１５は、実施例４において示したロジック回路３７ｃ１に対する第１回路例となるロジック回路３７ａを説明するための図である。 図１６は、実施例４において示したロジック回路３７ｃ１に対する第２回路例となるロジック回路３７ｂを説明するための図である。 図１７は、実施例４において示したロジック回路３８ｃ１に対する回路例となるロジック回路３８ａを説明するための図である。 図１８はクロックバッファ６０ａの回路図を示す。 図１９はクロックバッファ６０ｂの回路図を示す。

本発明は、以下に説明する実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、以下の実施例に限定されない。

図１は実施例１のコンパレータ１０を示す回路図である。コンパレータ１０はスレッショルドコントローラ２０、オフセットキャンセル部３０、オフセットキャンセル部４０、Ｐ型ＭＯＳトランジスタ５１、５２、Ｎ型ＭＯＳトランジスタ５３、５４、５５、５６、スイッチ５７を含む。
コンパレータ１０は比較動作と、コンパレータ１０のオフセットをキャリブレーションする動作を行うことができる。なお、比較動作とは、与えられた相補入力信号の一方と他方の電圧を増幅し、電圧が高かった方の信号の電位を論理”Ｈ”の電位にし、電圧が低かった方の信号の電位を論理”Ｌ”にする増幅動作である。また、キャリブレーション動作とは、電圧の高低の判定に伴うオフセットを検出し、そのオフセットに応じたキャンセル電流の量を設定する動作である。

Ｐ型ＭＯＳトランジスタ５１のソースは高電位線ＡＶＤと接続し、ドレインはＮ型ＭＯＳトランジスタ５３のドレインと接続し、ゲートはＮ型ＭＯＳトランジスタ５４のドレインと接続している。なお、Ｐ型ＭＯＳトランジスタ５１のドレインは出力信号ＯＭが出力される出力端子に接続している。
Ｎ型ＭＯＳトランジスタ５３のソースはノードＤＭと接続し、ゲートはＮ型ＭＯＳトランジスタ５４のドレインと接続している。
Ｎ型ＭＯＳトランジスタ５５のソースはスイッチ５７の一方の電極と接続し、ゲートは入力信号ＶＩＰが伝搬する信号線と接続している。
以上より、Ｐ型ＭＯＳトランジスタ５１、Ｎ型ＭＯＳトランジスタ５３、Ｎ型ＭＯＳトランジスタ５５はソース及びドレインによって、スイッチ５７と高電位線ＡＶＤ間に直列に接続しており、ノードＤＭを含む第１の電流経路を形成している。なお、第１の電流経路の電流は、Ｎ型ＭＯＳトランジスタによって入力信号ＶＩＰの電位に応じて、制御され、増減する。

Ｐ型ＭＯＳトランジスタ５２のソースは高電位線ＡＶＤと接続し、ドレインはＮ型ＭＯＳトランジスタ５４のドレインと接続し、ゲートはＮ型ＭＯＳトランジスタ５３のドレインと接続している。なお、Ｐ型ＭＯＳトランジスタ５２のドレインは出力信号ＯＰが出力される出力端子に接続している。
Ｎ型ＭＯＳトランジスタ５４のソースはノードＤＰと接続し、ゲートはＮ型ＭＯＳトランジスタ５３のドレインと接続している。
Ｎ型ＭＯＳトランジスタ５６のソースはスイッチ５７の一方の電極と接続し、ゲートは入力信号ＶＩＭが伝搬する信号線と接続している。
以上より、Ｐ型ＭＯＳトランジスタ５２、Ｎ型ＭＯＳトランジスタ５４、Ｎ型ＭＯＳトランジスタ５６はソース及びドレインによって、スイッチ５７と高電位線ＡＶＤ間に直列に接続しており、ノードＤＰを含む第２の電流経路を形成している。なお、第２の電流経路の電流は、Ｎ型ＭＯＳトランジスタによって入力信号ＶＩＭの電位に応じて、制御され、増減する。
なお、スイッチ５７はクロック信号ＣＬＫの電位に応じて、Ｎ型ＭＯＳトランジスタ５５、５６のソースとグランド線を接続又は切断するスイッチである。
以上より、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ５７は、出力端子ＯＭ、ＯＰが接続するノードの電位差を増幅し、電位が高かった方の電位を論理”Ｈ”にし、電位が低かった方の電位を論理”Ｌ”とする。従って、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ５７は、信号の増幅部を形成する。

オフセットキャンセル部３０は、スレッショルドコントローラ２０からのデジタル信号からなるコード信号３６及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力端子を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部３０は、ｎ個のスイッチ３３１、３３２・・・３３ｎと、ｎ個のＮ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎと、ｎ個のスイッチ３５１、３５２・・・３５ｎと、スイッチ３１、３２とを含む。

ｎ個のスイッチ３３１、３３２・・・３３ｎそれぞれは、一方の端で、出力信号ＯＭが出力される出力端子に接続し、他方の端で、Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎのドレインそれぞれと接続する。Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎのソースそれぞれは、スイッチ３５１、３５２・・・３５ｎの一方の端それぞれに接続し、ゲートはノードＤＭに接続する。スイッチ３５１、３５２・・・３５ｎの他方の端はグランド線と接続する。スイッチ３２は出力信号ＯＭが出力される出力端子と高電位線ＡＶＤを接続又は切断する。スイッチ３１はノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ３１、３２はクロック信号ＣＬＫの反転信号／ＣＬＫの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＭが出力される出力端子とノードＤＭは高電位線ＡＶＤと等しい電位である。また、増幅動作開始する時に出力信号ＯＭが出力される出力端子とノードＤＭは高電位線ＡＶＤから切り離される。
スイッチ３５１、３５２・・・３５ｎはクロック信号ＣＬＫの電位に応じて接続又は切断を実行する。なお、クロック信号ＣＬＫとクロック信号ＣＬＫの反転信号／ＣＬＫとは論理状態が逆の信号である。

ｎ個のスイッチ３３１、３３２・・・３３ｎは、スレッショルドコントローラ２０から出力される、複数ビットのデジタル信号からなるコード信号３６を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。
従って、オフセットキャンセル部３０は、ノードＤＭとＮ型トランジスタ５３を介して接続する出力信号ＯＭが出力される出力端子、ノードＤＰとＮ型ＭＯＳトランジスタ５４を介して接続する出力信号ＯＰが出力される出力端子間の電圧を増幅する際に、接続状態となっているＮ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎと、スイッチ３３１、３３２・・・３３ｎを介して、出力信号ＯＭが出力される出力端子にキャンセル電流を流す。キャンセル電流とはコンパレータ１０のオフセットをキャンセルするための電流である。電圧の増幅後、ノードＤＭの電位がほぼグランドレベルとなるので、Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎはオフし、キャンセル電流の注入を遮断する。

オフセットキャンセル部４０は、スレッショルドコントローラ２０からのデジタル信号からなるコード信号４６及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力端子を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０は、ｎ個のスイッチ４３１、４３２・・・４３ｎと、ｎ個のＮ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎと、ｎ個のスイッチ４５１、４５２・・・４５ｎと、スイッチ４１、４２とを含む。

ｎ個のスイッチ４３１、４３２・・・４３ｎそれぞれは、一方の端で、出力信号ＯＰが出力される出力端子に接続し、他方の端で、Ｎ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎのドレインそれぞれと接続する。Ｎ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎのソースそれぞれは、スイッチ４５１、４５２・・・４５ｎの一方の端それぞれに接続し、ゲートはノードＤＰに接続する。スイッチ４５１、４５２・・・４５ｎの他方の端はグランド線と接続する。スイッチ４２は出力信号ＯＰが出力される出力端子と高電位線ＡＶＤを接続又は切断する。スイッチ４１はノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ４１、４２はクロック信号ＣＬＫの反転信号／ＣＬＫの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＰが出力される出力端子とノードＤＰは高電位線ＡＶＤと等しい電位である。また、増幅動作開始する時に出力信号ＯＰが出力される出力端子とノードＤＰは高電位線ＡＶＤから切り離される。
スイッチ４５１、４５２・・・４５ｎはクロック信号ＣＬＫの電位に応じて接続又は切断を実行する。なお、クロック信号ＣＬＫとその反転信号／ＣＬＫとは論理状態が逆の信号である。

ｎ個のスイッチ４３１、４３２・・・４３ｎは、スレッショルドコントローラ２０から出力される、複数ビットのデジタル信号からなるコード信号３６を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部４０も、オフセットキャンセル部３０と同様に、増幅動作開始する時に出力信号ＯＰが出力される出力端子にキャンセル電流を流し、電圧の動作後は、キャンセル電流の注入を遮断する。

図２は実施例１のコンパレータ１０のスレッショルドコントローラ２０を示す図である。スレッショルドコントローラ２０はアンド回路２１、パルスカウンタ２２、デコーダ２３、レジスタ２４、オア回路２５、信号供給回路２７を含む。
アンド回路２１は、ＣＰＵ２６から出力される、「スレッショルドコントローラ２０をキャリブレーション動作とするときに論理”Ｈ”となる補正信号ｓｅｌ」と、「コンパレータ１０から出力され、論理”Ｈ”となっている出力信号ＯＭ又はＯＰを受けてオア回路２５から出力される信号」を受けて、クロック信号ＣＬＫをパルスカウンタ２２に供給する回路である。

パルスカウンタ２２はアンド回路２１からクロック信号ＣＬＫを供給されている間、クロックをカウントする回路である。そして、アンド回路２１からクロック信号ＣＬＫの供給がされなくなったときに、その時のカウント値を補正値ｃａｌとしてレジスタ２４に出力する回路である。
デコーダ２３はレジスタ２４から補正値ｃａｌを受けたときに、その補正値ｃａｌに応じたコード信号を出力する回路である。
レジスタ２４はパルスカウンタ２２から出力される補正値ｃａｌを記憶するメモリ回路である。

オア回路２５は、コンパレータ１０からの出力信号ＯＭ、ＯＰの内、どちらかが論理”Ｈ”となっている場合に、論理”Ｈ”を出力するオア回路である。
ＣＰＵ２６は、コンパレータ１０を含むアナログデジタル回路を制御する、制御回路である。一般的には、アナログデジタル回路を搭載しているＬＳＩ中に含まれる中央処理装置が上記の制御回路となる。
そこで、スレッショルドコントローラ２０はコンパレータ１０が通常に動作する時にはＣＰＵ２６からの書き込み命令によって、レジスタ２４に格納しているデータをデコーダ２３に対して出力させる。デコーダ２３はレジスタ２４からのデータをデコードして、コード信号をオフセットキャンセル部３０、４０に出力する。
一方、スレッショルドコントローラ２０はコンパレータ１０がキャリブレーション動作をするときには、図３で説明する動作を行う。

図３はコンパレータ１０のキャリブレーション動作を説明するフローチャートである。
オペレーションｏｐ１００においては、スレッショルドコントローラ２０は初期状態に設定される。例えば、ＣＰＵ２６は論理”Ｌ”の補正信号ｓｅｌを出力するとともに、リセット信号ｒｅｓｅｔを出力し、パルスカウンタ２２をリセットする。また、ＣＰＵ２６は、レジスタ２４内に記憶されている補正値を、補正値ｃａｌ＝０に設定する。その結果、レジスタ２４から補正値ｃａｌ＝０が出力されるので、デコーダ２３からも補正値ｃａｌ＝０に相当するコード信号が出力される。

オペレーションｏｐ１１０においては、スレッショルドコントローラ２０はオフセットの検出を開始する。ＣＰＵ２６は、補正信号ｓｅｌの論理を論理”Ｌ”から論理”Ｈ”に立ち上げる。スレッショルドコントローラ１０において、出力信号ＯＭ又はＯＰに起因して、オア回路２５から論理”Ｈ”の信号が出力されると、パルスカウンタ２２にクロック信号ＣＬＫが供給される。

オペレーションｏｐ１２０においては、オフセット検出回路２０はオフセットが出力信号ＯＭ側にあるか、出力信号ＯＰ側にあるかを検出する。ＣＰＵ２６は出力信号ＯＭの電位と、出力信号ＯＰの電位を比較し、どちらが大きいかに応じた信号ｓｓを信号供給回路２７に出力する。その結果、スレッショルドコントローラ２０はコード信号をキャリブレーション部３０に対して出力するか、キャリブレーション部４０に対し出力するかを、信号ｓｓの論理に応じて決定する。そして、出力信号ＯＰの電位が出力信号ＯＭの電位より大きいときには、オペレーション１３０に進み、出力信号ＯＭの電位が出力信号ＯＰの電位より大きいときには、オペレーション１６０に進む。

オペレーションｏｐ１３０、１４０、１５０において、スレッショルドコントローラ２０はオフセットを検出する動作を行う。ここで、オペレーションｏｐ１２０において出力信号ＯＰの電位が出力信号ＯＭの電位より大きいと判断しているので、入力信号ＶＩＰと入力信号ＶＩＭの電位が等しくても、Ｎ型ＭＯＳトランジスタ５５に流れる電流が大きいことになる。
そこで、ＣＰＵ２６はオフセットキャンセル部４０を動作させて出力信号ＯＰが伝搬する信号線側にキャンセル電流が流れるように信号ｓｓの論理を設定する。
パルスカウンタ２２はクロック信号ＣＬＫのクロックをカウントする。出力信号ＯＰの電位と出力信号ＯＭの電位の大小関係が逆転したときに、パルスカウンタ２２におけるカウント値を、補正値ｃａｌとしてレジスタ２４に出力する。その後、オペレーション１９０に進む。なお、スレッショルドコントローラ２０のオフセット検出動作は図４のタイミング図を使用して詳細に説明する。

オペレーションｏｐ１６０、１７０、１８０において、スレッショルドコントローラ２０はオフセットを検出する動作を行う。ここで、オペレーションｏｐ１２０において出力信号ＯＭの電位が出力信号ＯＰの電位より大きいと判断しているので、入力信号ＶＩＰと入力信号ＶＩＭの電位が等しくても、Ｎ型ＭＯＳトランジスタ５６に流れる電流が大きいことになる。
そこで、ＣＰＵ２６はオフセットキャンセル部３０を動作させて出力信号ＯＭが伝搬する信号線側にキャンセル電流が流れるように信号ｓｓの論理を設定する。
パルスカウンタ２２はクロック信号ＣＬＫのクロックをカウントする。出力信号ＯＭの電位と出力信号ＯＰの電位の大小関係が逆転したときに、パルスカウンタ２２におけるカウント値を、補正値ｃａｌとしてレジスタ２４に出力する。その後、オペレーション１９０に進む。なお、スレッショルドコントローラ２０のオフセット検出動作は図４のタイミング図を使用して詳細に説明する。

オペレーションｏｐ１９０において、スレッショルドコントローラ２０はオフセット検出動作を終了する。ＣＰＵ２６は補正信号ｓｅｌの論理を論理”Ｈ”から論理”Ｌ”に立ち下げる。また、パルスカウンタ２２から出力された補正値ｃａｌをレジスタ２４は格納する。その後、コンパレータ１０のキャリブレーション動作は終了する。
なお、アナログデジタル回路が複数のコンパレータ１０を含む場合、ＣＰＵ２６はすべてのコンパレータ１０について順次、キャリブレーション動作を行い、それぞれのコンパレータ１０について、補正値ｃａｌをそれぞれのレジスタ２４に格納させる。

図４はスレッショルドコントローラ２０の動作に関係する信号の電位の変化を時間とともに表したタイミング図である。
オフセット検出動作をスレッショルドコントローラ２０にさせるにあたり、ＣＰＵ２６は、同電位の入力信号ＶＩＰと入力信号ＶＩＭを入力する。その結果、出力信号ＯＰの電位と出力信号ＯＭの電位とに電位差が発生すれば、コンパレータ１０においてオフセットが発生していると考えられる。

時刻Ｔ１と時刻Ｔ２との間にオフセット検出動作を開始するため、ＣＰＵ２６から出力される補正信号ｓｅｌが立ち上げられる。そうすると、アンド回路２１からクロック信号ＣＬＫが出力され、パルスカウンタ２２は、時刻Ｔ２よりカウントを開始する。
時刻Ｔ２、Ｔ３、Ｔ４において、カウント値はカウントアップして行くとともに、デコーダ回路２３からそのカウント値に応じたコード信号が出力される。

そして、そのコード信号に応じて、オフセットキャンセル部３０のｎ個のスイッチ３３１、３３２・・・３３ｎの内の所定の数のスイッチ又はオフセットキャンセル部４０のｎ個のスイッチ４３１、４３２・・・４３ｎ内の所定の数のスイッチが、各スイッチに対応するｎ型ＭＯＳトランジスタと、出力信号ＯＰ又はＯＭが伝搬する信号線とを接続する。なお、オフセットキャンセル部３０内のスイッチ３３１、３３２・・・３３ｎにコード信号を送るか、オフセットキャンセル部４０内のスイッチ４３１、４３２・・・４３ｎにコード信号を送るかは、出力信号ＯＰの電位と出力信号ＯＭの電位を比較した結果に応じて、ＣＰＵ２６が信号供給回路２７に出力する信号の論理に応じて決定される。
また、オフセットキャンセル部３０内のスイッチ３３１、３３２・・・３３ｎ、及び、オフセットキャンセル部４０内のスイッチ４３１、４３２・・・４３ｎが一つオンする度に発生する出力信号ＯＭの電位の変動については、図５を用いて説明する。

その結果、時刻Ｔ４と時刻Ｔ５の間において、出力信号ＯＰ又はＯＭが伝搬する信号線と接続されたＭＯＳトランジスタの数が、一定の数に達し、出力信号ＯＰと出力信号ＯＭの電位が逆転したときに、出力信号ＯＭが接続する第１の電流経路中のＰ型ＭＯＳトランジスタ５１に流れる電流と、出力信号ＯＰが接続する第２の電流経路中のＰ型ＭＯＳトランジスタ５２に流れる電流がほぼ等しくなったと考え、コンパレータ１０のオフセットがキャンセルされた状態になったと考えられる。

そこで、ＣＰＵ２６は、出力信号ＯＰと出力信号ＯＭの電位が逆転したときに、補正信号ｓｅｌの論理を”Ｈ”から立ち下げ、スレッショルドコントローラ２０のオフセット検出動作を終了させる。その結果、パルスカウンタ２２のカウントアップ動作も終了する。そして、パルスカウンタ２２のカウントアップ動作が終了した時点のカウンタ値を検出したオフセットとする。

図５は、オフセット検出動作時における、オフセットキャンセル部３０、４０におけるオフセット補正量を、オンするスイッチの数に対して示したグラフである。
図５のグラフにおいて、横軸の正軸側はオフセットキャンセル回路４０側においてオンするスイッチの数を示し、横軸の負軸側はオフセットキャンセル回路３０側においてオンするスイッチの数を示す。
スイッチによって、接続されるＮ型ＭＯＳトランジスタのサイズは、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍである。

縦軸は、オフセット検出動作時において接続するスイッチの数に対する、出力信号ＯＭの電位変化をオフセット補正量Ｖｐｐ_ｄｉｆｆ（ｍＶ）として表している。
すなわち、オフセットキャンセル回路３０側においてオンするスイッチを一つオンする度に、出力信号ＯＭの電位は、当初の出力信号ＯＭの電位に比較して、１００ｍＶ低下する。また、オフセットキャンセル回路４０側においてオンするスイッチを一つオンする度に、出力信号ＯＭの電位は、相対的に出力信号ＯＰの電位に比較して、１００ｍＶ増加する。

なお、上記のように出力信号ＯＭの電位が、スイッチの開閉に応じて変動するのは以下の理由による。まず、オフセットキャンセル回路３０において、スイッチが一つオンするとＰ型ＭＯＳトランジスタ５１に流れる電流が一定量増加する。その結果、Ｐ型ＭＯＳトランジスタ５１のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。そこで、スイッチが一つオンする毎に出力信号ＯＭが伝搬する信号線に接続するＮ型ＭＯＳトランジスタのサイズを、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍとした場合に、上記Ｎ型ＭＯＳトランジスタのドレイン側には出力信号ＯＭが伝搬する信号線が接続しているので、シミュレーションにより電圧降下量を求めると、出力信号ＯＭの電位は、１００ｍＶ低下することがわかった。

同様に考えると．オフセットキャンセル回路４０において、スイッチが一つオンするとＰ型ＭＯＳトランジスタ５２に流れる電流が一定量増加する。その結果、Ｐ型ＭＯＳトランジスタ５２のオン抵抗による、ドレイン側の電圧降下量が一定量増加する。そこで、スイッチが一つオンする毎に出力信号ＯＰが伝搬する信号線に接続するＮ型ＭＯＳトランジスタのサイズを、例えば、Ｗ＝０．５μｍ、Ｌ＝０．０６μｍとした場合に、上記Ｎ型ＭＯＳトランジスタのドレイン側には出力信号ＯＰが伝搬する信号線が接続しているので、シミュレーションにより電圧降下量を求めると、出力信号ＯＰの電位は、１００ｍＶ低下することがわかった。その結果、相対的に、出力信号ＯＰの電位に対する出力信号ＯＭの電位は増加する。

図６は、コンパレータ１０の通常動作時におけるクロック信号ＣＬＫ、ノードＤＰ／ＤＭ、出力信号ＯＰ／ＯＭの電位を時間変化とともに表したタイミング図及び接続中のスイッチを流れる電流を時間変化とともに表した図である。
オフセット検出動作が終了すると、通常動作時のコンパレータ１０において、検出したオフセットに対応してオフセットキャンセル回路３０、又は、オフセットキャンセル回路４０のスイッチが出力信号ＯＭ又は出力信号ＯＰが伝搬する信号線に所定数のＮ型ＭＯＳトランジスタを接続した状態となる。

そこで、図６は、ほぼ同電位の入力信号ＶＩＰと入力信号ＶＩＭとを入力するとともに、クロック信号ＣＬＫをコンパレータ１０に入力した場合に、ノードＤＰ、ＤＭの電位及び出力信号ＯＰ、ＯＭの電位の変化を時間とともに表したタイミング図を示す。また、図６は、オフセットキャンセル回路３０、又は、オフセットキャンセル回路４０のオンしているスイッチと接続するＮ型ＭＯＳトランジスタに流れる電流Ｉｃａｌの電流変化を時間とともに表したタイミング図を示す。
なお、クロック信号ＣＬＫ、ノードＤＰ、ＤＭの電位及び出力信号ＯＰ、ＯＭに関するタイミング図では、縦軸は電位、横軸は時間である。また、電流Ｉｃａｌの電流変化に関するタイミング図では、縦軸は電流、横軸は時間である。

クロック信号ＣＬＫは１００Ｐｓｅｃ、４３３Ｐｓｅｃ、７６６Ｐｓｅｃにおいて、論理”Ｌ”から論理”Ｈ”に立ち上がる周波数３ＧＨｚのクロック信号である。
クロック信号ＣＬＫが論理”Ｌ”の期間においてコンパレータ１０は、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の比較動作を行わない。すなわち、スイッチ５７が切断されるため、出力信号ＯＭ、出力信号ＯＰともに論理”Ｈ”となる。
一方、クロック信号ＣＬＫが論理”Ｈ”の期間においてコンパレータ１０は、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の比較動作を行う。そうすると、その比較動作において、入力信号ＶＩＰと入力信号ＶＩＭの内、入力信号ＶＩＰの電位が高いとした場合に、出力信号ＯＭの論理は”Ｌ”となり、出力信号ＯＰの論理は”Ｈ”となる。

クロック信号ＣＬＫが論理”Ｌ”の期間において、スイッチ５７が切断されるため、ノードＤＰ、ノードＤＭともに論理”Ｈ”となる。
一方、クロック信号ＣＬＫが論理”Ｈ”の期間において、ノードＤＰ，ＤＭの電位はクロック信号ＣＬＫの立ち上がりから、立ち下がりを開始し、３０Ｐｓｅｃから４０Ｐｓｅｃまでの期間内で、論理”Ｌ”となる。スイッチ５７がオンし、Ｎ型トランジスタ５５、５６のソースがグランドに接続され、Ｎ型トランジスタ５５、５６がオンすることにより、ノードＤＭ、ノードＯＰもグランドに接続されるためである。

スイッチ３３１、３３２・・・３３ｎのいずれかがオンし、Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎのいずれかが、出力信号ＯＭの信号線に接続した場合、あるいは、スイッチ４３１、４３２・・・４３ｎのいずれかがオンし、Ｎ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎのいずれかが、出力信号ＯＭの信号線に接続した場合、接続したＮ型ＭＯＳトランジスタを流れる電流は、クロック信号ＣＬＫの論理が立ち上がったときに流れる。しかし、クロック信号ＣＬＫの論理が立ち上がってから３０Ｐｓｅｃから４０Ｐｓｅｃまでの期間の経過後には、ノードＤＭ、ノードＤＰの論理は”Ｌ”となる、すなわち、ノードＤＭ、ノードＤＰの電位はグランドレベルになる。従って、ノードＤＭ及びノードＤＰにゲート電極が接続されているＮ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎ及びＮ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎはオフする。その結果、３０Ｐｓｅｃから４０Ｐｓｅｃまでの期間の経過後には、Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎ及びＮ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎには、電流が流れなくなる。

以上より、実施例１のコンパレータ１０は、
差動入力信号をゲート電極で受ける一対のＮ型ＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ５５、５６）と、
前記一対のＮ型ＭＯＳトランジスタのドレインそれぞれと、高電位電源線（ＡＶＤ）とに電気的に接続し、前記一対のＮ型ＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード（出力信号ＯＭ、ＯＰに接続する出力ノード）間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部（トランジスタ５１−５４）と、
上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のＮ型ＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路（オフセットキャンセル回路３０、４０）と、
差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラ（スレッショルドコントローラ２０）と、
を備えることを特徴とする増幅回路である。

実施例１のコンパレータ１０は、
実施例１のコンパレータ１０における前記オフセットキャンセル回路（オフセットキャンセル回路３０、４０）が、
前記差動出力ノード（出力信号ＯＭ、ＯＰに接続する出力ノード）の一つに、一方の端子が接続するｎ個のスイッチ（スイッチ３３１、３３２・・・３３ｎ及びスイッチ４３１、４３２・・・４３ｎ）と、
ｎ個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて一対のＭＯＳトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なｎ個のＭＯＳトランジスタ（Ｎ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎ及びＮ型ＭＯＳトランジスタ４４１、４４２・・・４４ｎ）と、を備えることを特徴とする増幅回路である。
実施例１のコンパレータ１０は、
実施例１のコンパレータ１０における前記スレッショルドコントローラが、
クロック信号ＣＬＫを受けて、クロックパルスをカウントするパルスカウンタ（パルスカウンタ２２）と、
パルスカウンタからのカウンタ値を記憶するレジスタ（レジスタ２４）と、
キャリブレーション動作の時にはパルスカウンタからのカウント値に応じたコード信号を出力し、増幅動作の時には、レジスタから出力されるカウンタ値に応じたコード信号を出力するデコーダ回路（デコーダ２３）と、を備えることを特徴とする増幅回路である。

実施例１のコンパレータ１０において行われる増幅方法は、
差動入力信号をゲート電極で受ける一対のＮＭＯＳトランジスタと、
前記一対のＮＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続する増幅部と、
上記増幅部における差動出力ノードと、上記一対のＮＭＯＳトランジスタのドレインと、グランド電源とに電気的に接続し、差動出力ノードにキャンセル電流を注入するオフセットキャンセル回路と、
キャンセル電流を設定するスレッショルドコントローラと、を備える増幅回路であって、
差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定する工程と、
上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断する工程と、
上記一対のＮＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する工程と、を備える電圧増幅方法である。

実施例１のコンパレータ１０においては、比較動作を行うときに、オフセットキャンセル回路３０、４０が、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作終了後において、差動出力ノードの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＮ型ＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路３０、４０は差動出力ノードへの電流供給を遮断する。その結果、コンパレータ１０においては、オフセットキャンセル動作において発生する消費電力が低減される。

図７は実施例２のコンパレータ１０ｂを示す回路図である。コンパレータ１０ｂはスレッショルドコントローラ２０ｂ、オフセットキャンセル部３０ｂ、オフセットキャンセル部４０ｂ、Ｎ型ＭＯＳトランジスタ５１ｂ、５２ｂ、Ｐ型ＭＯＳトランジスタ５３ｂ、５４ｂ、５５ｂ、５６ｂ、スイッチ５７ｂを含む。
コンパレータ１０ｂは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う。また、コンパレータ１０ｂはそれ自身のオフセットをキャリブレーションする動作を行うことができる。この点、実施例１のコンパレータ１０と同様である。

Ｎ型ＭＯＳトランジスタ５１ｂのソースはグランド線と接続し、ドレインはＰ型ＭＯＳトランジスタ５３ｂのドレインと接続し、ゲートはＰ型ＭＯＳトランジスタ５４ｂのドレインと接続している。なお、Ｎ型ＭＯＳトランジスタ５１ｂのドレインは出力信号ＯＭｂが出力される出力端子に接続している。
Ｐ型ＭＯＳトランジスタ５３ｂのソースはノードＤＭｂと接続し、ゲートはＰ型ＭＯＳトランジスタ５４ｂのドレインと接続している。
Ｐ型ＭＯＳトランジスタ５５ｂのソースはスイッチ５７の一方の電極と接続し、ゲートは入力信号ＶＩＰｂが伝搬する信号線と接続している。
以上より、Ｎ型ＭＯＳトランジスタ５１ｂ、Ｐ型ＭＯＳトランジスタ５３ｂ、Ｐ型ＭＯＳトランジスタ５５ｂはソース及びドレインによって、スイッチ５７ｂとグランド線間に直列に接続しており、ノードＤＭｂを含む第１の電流経路を形成している。なお、第１の電流経路の電流は、Ｐ型ＭＯＳトランジスタ５５ｂによって入力信号ＶＩＰｂの電位に応じて、制御され、増減する。

Ｎ型ＭＯＳトランジスタ５２ｂのソースはグランド線と接続し、ドレインはＰ型ＭＯＳトランジスタ５４ｂのドレインと接続し、ゲートはＰ型ＭＯＳトランジスタ５３ｂのドレインと接続している。なお、Ｎ型ＭＯＳトランジスタ５２ｂのドレインは出力信号ＯＰｂが出力される出力端子に接続している。
Ｐ型ＭＯＳトランジスタ５４ｂのソースはノードＤＰｂと接続し、ゲートはＰ型ＭＯＳトランジスタ５３ｂのドレインと接続している。
Ｐ型ＭＯＳトランジスタ５６ｂのソースはスイッチ５７の一方の電極と接続し、ゲートは入力信号ＶＩＭｂが伝搬する信号線と接続している。
以上より、Ｎ型ＭＯＳトランジスタ５２ｂ、Ｐ型ＭＯＳトランジスタ５４ｂ、Ｐ型ＭＯＳトランジスタ５６ｂはソース及びドレインによって、スイッチ５７とグランド線間に直列に接続しており、ノードＤＰｂを含む第２の電流経路を形成している。なお、第２の電流経路の電流は、Ｐ型ＭＯＳトランジスタ５６ｂによって入力信号ＶＩＭの電位に応じて、制御され、増減する。
なお、スイッチ５７はクロック信号ＣＬＫの電位に応じて、Ｐ型ＭＯＳトランジスタ５５ｂ、５６ｂのソースと高電位線ＡＶＤを接続又は切断するスイッチである。
以上より、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ５７ｂは、出力端子ＯＭｂ、ＯＰｂが接続するノードの電位差を増幅し、電位が高かった方の電位を論理”Ｈ”にし、電位が低かった方の電位を論理”Ｌ”とする。従って、第１の電流経路と、第２の電流経路に属するトランジスタと、スイッチ５７ｂは、信号の増幅部を形成する。

オフセットキャンセル部３０ｂは、スレッショルドコントローラ２０ｂからのデジタル信号からなるコード信号３６ｂ及びノードＤＭｂの電位に応じて、出力信号ＯＭｂが出力される出力端子を介して第１の電流経路から高電位線ＡＶＤへのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｂは、ｎ個のスイッチ３３ｂ１、３３ｂ２・・・３３ｂｎと、ｎ個のＰ型ＭＯＳトランジスタ３４ｂ１、３４ｂ２・・・３４ｂｎと、ｎ個のスイッチ３５ｂ１、３５ｂ２・・・３５ｂｎと、スイッチ３１ｂ、３２ｂとを含む。

ｎ個のスイッチ３３ｂ１、３３ｂ２・・・３３ｂｎそれぞれは、一方の端で、出力信号ＯＭｂが出力される出力端子に接続し、他方の端で、Ｐ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎのドレインそれぞれと接続する。Ｐ型ＭＯＳトランジスタ３４ｂ１、３４ｂ２・・・３４ｂｎのソースそれぞれは、スイッチ３５ｂ１、３５ｂ２・・・３５ｂｎの一方の端それぞれに接続し、ゲートはノードＤＭｂに接続する。スイッチ３５ｂ１、３５ｂ２・・・３５ｂｎの他方の端は高電位線ＡＶＤと接続する。スイッチ３２ｂは出力信号ＯＭｂが出力される出力端子とグランド線を接続又は切断する。スイッチ３１ｂはノードＤＭｂとグランド線を接続又は切断する。なお、スイッチ３１ｂ、３２ｂはクロック信号ＣＬＫの反転信号／ＣＬＫの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＭｂが出力される出力端子とノードＤＭｂはグランド線と等しい電位である。また、増幅動作開始する時に出力信号ＯＭｂが出力される出力端子とノードＤＭｂはグランド線から切り離される。
スイッチ３５ｂ１、３５ｂ２・・・３５ｂｎはクロック信号ＣＬＫの電位に応じて接続又は切断を実行する。なお、クロック信号ＣＬＫとその反転信号／ＣＬＫとは論理状態が逆の信号である。

ｎ個のスイッチ３３ｂ１、３３ｂ２・・・３３ｂｎは、スレッショルドコントローラから出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。
従って、オフセットキャンセル部３０は、ノードＤＭｂとＮ型トランジスタ５３ｂを介して接続する出力信号ＯＭｂが出力される出力端子、ノードＤＰｂとＮ型ＭＯＳトランジスタ５４ｂを介して接続する出力信号ＯＰｂが出力される出力端子間の電圧を増幅する際に、接続状態となっているＰ型ＭＯＳトランジスタ３４ｂ１、３４ｂ２・・・３４ｂｎと、スイッチ３３ｂ１、３３ｂ２・・・３３ｂｎを介して、出力信号ＯＭｂが出力される出力端子にキャンセル電流を流す。キャンセル電流とはコンパレータ１０ｂのオフセットをキャンセルするための電流である。電圧の増幅後、ノードＤＭｂの電位がほぼ高電位線ＡＶＤの電位レベルとなるので、Ｐ型ＭＯＳトランジスタ３４１、３４２・・・３４ｎはオフし、キャンセル電流の注入を遮断する。

オフセットキャンセル部４０ｂは、スレッショルドコントローラ２０ｂからのデジタル信号からなるコード信号４６ｂ及びノードＤＰｂの電位に応じて、出力信号ＯＰｂが出力される出力端子を介して第２の電流経路から高電位線ＡＶＤへのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｂは、ｎ個のスイッチ４３ｂ１、４３ｂ２・・・４３ｂｎと、ｎ個のＮ型ＭＯＳトランジスタ４４ｂ１、４４ｂ２・・・４４ｂｎと、ｎ個のスイッチ４５ｂ１、４５ｂ２・・・４５ｂｎと、スイッチ４１ｂ、４２ｂとを含む。

ｎ個のスイッチ４３ｂ１、４３ｂ２・・・４３ｂｎそれぞれは、一方の端で、出力信号ＯＰｂが出力される出力端子に接続し、他方の端で、Ｐ型ＭＯＳトランジスタ４４ｂ１、４４ｂ２・・・４４ｂｎのドレインそれぞれと接続する。Ｐ型ＭＯＳトランジスタ４４ｂ１、４４ｂ２・・・４４ｂｎのソースそれぞれは、スイッチ４５ｂ１、４５ｂ２・・・４５ｂｎの一方の端それぞれに接続し、ゲートはノードＤＰｂに接続する。スイッチ４５ｂ１、４５ｂ２・・・４５ｂｎの他方の端は高電位線ＡＶＤと接続する。スイッチ４２ｂは出力信号ＯＰｂが出力される出力端子とグランド線を接続又は切断する。スイッチ４１ｂはノードＤＰｂとグランド線とを接続又は切断する。なお、スイッチ４１ｂ、４２ｂはクロック信号ＣＬＫの反転信号ＣＬＫの電位に応じて接続又は切断を実行する。従って、増幅動作開始前は出力信号ＯＰｂが出力される出力端子とノードＤＰｂはグランド線と等しい電位である。また、増幅動作開始する時に出力信号ＯＰｂが出力される出力端子とノードＤＰｂはグランド線から切り離される。
スイッチ４５ｂ１、４５ｂ２・・・４５ｂｎはクロック信号ＣＬＫの電位に応じて接続又は切断を実行する。なお、クロック信号ＣＬＫとその反転信号／ＣＬＫとは論理状態が逆の信号である。

ｎ個のスイッチ４３ｂ１、４３ｂ２・・・４３ｂｎは、スレッショルドコントローラ２０から出力される、複数ビットのデジタル信号からなるコード信号を受けると、ｎ個の内、そのデジタル信号で表された２進数に応じた数のスイッチは接続状態となり、その他のスイッチは切断状態を保持する。従って、オフセットキャンセル部４０ｂも、オフセットキャンセル部３０ｂと同様に、増幅動作開始する時に出力信号ＯＰｂが出力される出力端子にキャンセル電流を流し、電圧の動作後は、キャンセル電流の注入を遮断する。

以上より、実施例２のコンパレータ１０ｂにおいて、第１の電流経路に属するトランジスタと、第２の電流経路に属するトランジスタと、スイッチ５７ｂとから構成される、信号の増幅部と、実施例１のコンパレータ１０の増幅部とを比較すると、高電位電源線ＡＶＤと、グランド線が入れ代わっており、Ｎ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタに入れ代わっており、Ｐ型ＭＯＳトランジスタはＮ型ＭＯＳトランジスタに入れ代わっている。また、実施例２のオフセットキャンセル部３０ｂ、４０ｂと、実施例１のオフセットキャンセル部３０、４０とを比較した場合も同様である。
しかし、実施例２の増幅部と、実施例１の増幅部は同様な機能を有する。同様に、実施例２のオフセットキャンセル部３０ｂ、４０ｂと、実施例１のオフセットキャンセル部３０、４０とは同様な機能を有する。

従って、実施例２のコンパレータ１０ｂは、
差動入力信号をゲート電極で受ける一対のＰ型ＭＯＳトランジスタ（Ｐ型ＭＯＳトランジスタ５５ｂ、５６ｂ）と、
前記一対のＰ型ＭＯＳトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のＰ型ＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード（出力信号ＯＭｂ、ＯＰｂに接続する出力ノード）間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部（トランジスタ５１ｂ−５４ｂ）と、
上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のＰ型ＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路（オフセットキャンセル回路３０ｂ、４０ｂ）と、
差動入力信号の一方及び他方の信号の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラ（スレッショルドコントローラ２０ｂ）と、
を備えることを特徴とする増幅回路である。

実施例２のコンパレータ１０ｂにおいては、増幅動作を行うときに、オフセットキャンセル回路３０ｂ、４０ｂが、オフセットをキャンセルするために、差動出力ノードに電流を流す。しかし、増幅後において、差動出力ノードの電位が一定の論理を表すように安定すると、一対のＰ型ＭＯＳトランジスタのドレインの電位は論理”Ｈ”となるため、オフセットキャンセル回路は差動出力ノードへの電流を遮断する。
その結果、コンパレータ１０ｂにおいては、オフセットキャンセル動作において発生する消費電力を、低減させることが可能である。

図８は実施例１のコンパレータ１０又は実施例２のコンパレータ１０ｂを使用したアナログデジタル回路７０を示す。アナログデジタル回路７０は（ｎ＋２）個の抵抗６１１から抵抗６１（ｎ＋２）まで、（ｎ＋１）個のコンパレータ７１１からコンパレータ７１（ｎ＋１）まで、（ｎ＋１）個のフリップフロップ（ＦＦ）８１１からフリップフロップ（ＦＦ）８１（ｎ＋１）まで、エンコーダ（Ｅｎｃｏｄｅｒ）９０を含む。

抵抗６１１から抵抗６１（ｎ＋２）までは、基準電源と、グランド電源との間に直列に接続されている抵抗からなる抵抗列である。ここで、基準電源はアナログデジタル回路７０に電圧Ｖｒｅｆを供給する。また、抵抗６１１から抵抗６１（ｎ＋２）までの各抵抗の抵抗値は等しい。

コンパレータ７１１からコンパレータ７１（ｎ＋１）までは、実施例１のコンパレータ１０又は実施例２のコンパレータ１０ｂと同様な機能を持つコンパレータである。従って、コンパレータ７１１からコンパレータ７１（ｎ＋１）までについて、機能についての説明を省く。ただし、実施例１で説明した相補信号の一方として、コンパレータ７１１からコンパレータ７１（ｎ＋１）までは、アナログデジタル回路７０に入力されるアナログ信号Ｖｉｎを受け取る。また、実施例１で説明した相補信号の他方として、コンパレータ７１１からコンパレータ７１（ｎ＋１）までは、上記の抵抗６１１から抵抗６１（ｎ＋２）までが直列接続されている状態における接続点それぞれから出力される信号を受け取る。

従って、実施例３のアナログ回路７０においては、アナログ信号Ｖｉｎの電圧が、抵抗６１１から抵抗６１（ｎ＋２）までの各抵抗値に応じて決定される電圧区間のどこに属するかを判定することによって、アナログ信号Ｖｉｎのデジタル化が行われる。
なお、コンパレータ７１１からコンパレータ７１（ｎ＋１）までは、ＣＰＵ２６から補正信号ｓｅｌ、リセット信号ｒｅｓｅｔ、信号ｓｓからなる信号ｃｏｎを受け取り、通常の増幅動作とキャリブレーション動作とが切り替わり、また、スレッショルドコントローラ２０のリセットが行われる。なお、キャリブレーション動作を行う際には、コンパレータ７１１からコンパレータ７１（ｎ＋１）までが有する２個の端子に同電位の信号が入力されることはいうまでもない。すなわち、ＣＰＵ２６はアナログ信号Ｖｉｎの電位を、上記抵抗列における抵抗同士が接続される接続点の内の一つであってキャリブレーションをしようとするコンパレータに接続している接続点の電位とが等しくなるように制御する。

そうすると、実施例３のアナログデジタル回路７０において、電源投入直後に、コンパレータ７１１からコンパレータ７１（ｎ＋１）までについて、ＣＰＵ２６からの制御により、キャリブレーション動作を行うことができる。その結果、各コンパレータ７１１からコンパレータ７１（ｎ＋１）までにおいて、補正値ｃａｌがレジスタ２４に記憶される。
そこで、ＣＰＵ２６からの制御により、コンパレータ７１１からコンパレータ７１（ｎ＋１）までが通常の増幅動作に設定されると、オフセットキャンセル部３０又は４０によって、増幅動作時にキャンセル電流が、出力信号ＯＰ、又は，ＯＭが出力される出力端子に流される。その結果、各コンパレータ７１１からコンパレータ７１（ｎ＋１）までのオフセットが補正される。
実施例２のアナログデジタル回路７０においては、各コンパレータのオフセットがほぼなくなるので、アナログ信号Ｖｉｎの電圧が、抵抗６１１から抵抗６１（ｎ＋２）までの各抵抗値に応じて決定される電圧区間のどこに属するかの判定が正確に行われる。

フリップフロップ８１１から８１（ｎ＋１）までは、コンパレータ７１１からコンパレータ７１（ｎ＋１）までから出力された相補信号を受け取り、その相補信号をラッチし、ラッチした相補信号をエンコーダ９０へ出力する。その結果、相補信号で表された論理値をエンコーダ９０は受け取る。
エンコーダ９０は、フリップフロップ８１１から８１（ｎ＋１）までが出力した論理信号を受け取り、アナログ信号の電位に応じた、複数ビットからなるデジタル信号Ｖｏｕｔを出力する。

以上より、実施例３のアナログデジタル回路は、
基準電源と、グランド電源との間に直列に接続されている複数の抵抗からなる抵抗列と、
上記抵抗列における抵抗同士が接続される接続点の内の一つと接続し、入力信号の電位と、接続している前記接続点の電位とを比較する、複数のコンパレータと、
前記複数のコンパレータから出力される複数の比較結果から、上記入力信号の電位に応じたデジタル信号を出力するエンコーダと、を備え、
上記コンパレータは、
上記入力信号の電位及び上記接続点の電位をゲート電極で受ける一対のＮＭＯＳトランジスタと、
前記一対のＮＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のＮＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を差動出力ノードに保持する増幅部と、
上記差動出力ノード間の電圧を上記増幅部が増幅する際に、上記差動出力ノードの一方にキャンセル電流を流し、上記増幅部による増幅動作後に、上記一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、
上記入力信号及び上記接続点の電位を等しく設定し、上記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とするアナログデジタル回路である。

上記のアナログデジタル回路においては、コンパレータが増幅動作を行うときに、コンパレータに含まれるオフセットキャンセル回路が、オフセットをキャンセルするために、差動出力ノードに電流を流す。しかし、コンパレータの増幅動作後において、差動出力ノードの電位が論理的に安定すると、一対のＮＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路はコンパレータの差動出力ノードへの電流を遮断する。
その結果、コンパレータ１０においては、オフセットキャンセル動作において発生する消費電力が低減され、そのコンパレータを含むアナログデジタル回路の消費電力も低減される。

図９は実施例４のコンパレータ１０ｃを示す回路図である。コンパレータ１０ｃはスレッショルドコントローラ２０ｃ、オフセットキャンセル部３０ｃ、オフセットキャンセル部４０ｃ、Ｐ型ＭＯＳトランジスタ５１ｃ、５２ｃ、Ｎ型ＭＯＳトランジスタ５３ｃ、５４ｃ、５５ｃ、５６ｃ、スイッチ５７ｃ、クロックバッファ６０ｃを含む。
コンパレータ１０ｃは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う。また、コンパレータ１０ｃはそれ自身のオフセットをキャリブレーションする動作を行うことができる。
Ｐ型ＭＯＳトランジスタ５１ｃ、５２ｃ、Ｎ型ＭＯＳトランジスタ５３ｃ、５４ｃ、５５ｃ、５６ｃは実施例１のコンパレータ１０に含まれるＰ型ＭＯＳトランジスタ５１、５２、Ｎ型ＭＯＳトランジスタ５３、５４、５５、５６と同様なトランジスタである。また、トランジスタ間の接続関係、高電位ＶＤ線及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｃはＮ型ＭＯＳトランジスタであり、ドレインはＮ型ＭＯＳトランジスタ５５ｃ、５６ｃのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ６０ｃから出力されるクロック信号ＣＬＫを受ける。そうすると、スイッチ５７ｃは、クロック信号ＣＬＫの電位に応じて、Ｎ型ＭＯＳトランジスタ５５ｃ、５６ｃのソースとグランド線を接続又は切断するスイッチである。
クロックバッファ６０ｃはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｃについて図１８を用いて説明する。

オフセットキャンセル部３０ｃは、スレッショルドコントローラ２０ｃからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｃは、ゲートにノードＤＭが接続されているｎ個のＮ型ＭＯＳトランジスタ３４ｃ１−３４ｃｎと、ｎ個のスイッチ３５ｃ１−３５ｃｎと、ロジック回路３７ｃ１−３７ｃｎと、スイッチ３１ｃ、３２ｃとを含む。Ｎ型ＭＯＳトランジスタ３４ｃ１−３４ｃｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。ｎ個のスイッチ３５ｃ１−３５ｃｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ３４ｃ１−３４ｃｎの各ソースが接続され、各ゲートにロジック回路３７ｃ１−３７ｃｎから出力される各信号が接続されている。ロジック回路３７ｃ１−３７ｃｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ３５ｃ１−３５ｃｎはオン又はオフ状態となる。なお、ロジック回路３７ｃ１−３７ｃｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ｃ１−３７ｃｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
スイッチ３２ｃは出力信号ＯＭが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ３１ｃはノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ３１ｃ、３２ｃはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｃはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のスイッチ３５ｃ１−３５ｃｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｃのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ３４ｃ１−３４ｃｎすべてがオフする。その結果、オフセットキャンセル部３０ｃは、出力信号ＯＭが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｃは、スレッショルドコントローラ２０ｃからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｃは、ゲートにノードＤＰが接続されているｎ個のＮ型ＭＯＳトランジスタ４４ｃ１−４４ｃｎと、ｎ個のスイッチ４５ｃ１−４５ｃｎと、ロジック回路４７ｃ１−４７ｃｎと、スイッチ４１ｃ、４２ｃとを含む。Ｎ型ＭＯＳトランジスタ４４ｃ１−４４ｃｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。ｎ個のスイッチ４５ｃ１−４５ｃｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ４４ｃ１−４４ｃｎの各ソースが接続され、各ゲートにロジック回路４７ｃ１−４７ｃｎから出力される各信号が接続されている。ロジック回路４７ｃ１−４７ｃｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ４５ｃ１−４５ｃｎはオン又はオフ状態となる。なお、ロジック回路４７ｃ１−４７ｃｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４７ｃ１−４７ｃｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
スイッチ４２ｃは出力信号ＯＰが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ４１ｃはノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ４１ｃ、４２ｃはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｃはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のスイッチ４５ｃ１−４５ｃｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｃのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ４４ｃ１−４４ｃｎすべてがオフする。その結果、オフセットキャンセル部４０ｃにより発生した、出力信号ＯＰが出力される出力線とグランド線間を流れるキャンセル電流は遮断される。

スレッショルドコントローラ２０ｃは、実施例１において説明したスレッショルドコントローラ２０と比較すると、スイッチ３３１−３３ｎ、スイッチ４３１−４３ｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０と同様な回路を構成しており、同様な機能を有する。

実施例１に示すコンパレータ１０においては、スイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎによりキャンセル電流量の増減を行っている。また、スイッチ３５１−３５ｎ及び４５１−４５ｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０、４０のキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。さらに、ノードＤＭの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けており、ノードＤＰの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けて動作することにより、キャンセル電流がスイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎを流れる期間を限定している。

上記に対し、実施例４に示すコンパレータ１０ｃにおいては、スイッチ３５ｃ１−３５ｃｎ及び４５ｃ１−４５ｃｎはＮ型ＭＯＳトランジスタであり、ロジック回路３７ｃ１−３７ｃｎ及びロジック回路４７ｃ１−４７ｃｎから出力される信号をゲートで受けている。その結果、スイッチ３５ｃ１−３５ｃｎ及び４５ｃ１−４５ｃｎによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部３０、４０のキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。
一方、ノードＤＭの電位をＮ型ＭＯＳトランジスタ３４ｃ１−３４ｃｎがゲートで受けており、ノードＤＰの電位をＮ型ＭＯＳトランジスタ４４ｃ１−４４ｃｎがゲートで受けて動作することにより、キャンセル電流がスイッチ３４ｃ１−３４ｃｎ及びスイッチ４４ｃ１−４４ｃｎを流れる期間を限定している。

以上より、実施例４のコンパレータ１０ｃにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｃ、４０ｃが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＮ型ＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路３０ｃ、４０ｃは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｃにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１０は実施例５のコンパレータ１０ｄを示す回路図である。コンパレータ１０ｄはスレッショルドコントローラ２０ｄ、オフセットキャンセル部３０ｄ、オフセットキャンセル部４０ｄ、Ｐ型ＭＯＳトランジスタ５１ｄ、５２ｄ、Ｎ型ＭＯＳトランジスタ５３ｄ、５４ｄ、５５ｄ、５６ｄ、スイッチ５７ｄ、クロックバッファ６０ｄを含む。
コンパレータ１０ｄは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う。また、コンパレータ１０ｄはそれ自身のオフセットをキャリブレーションする動作を行うことができる。
Ｐ型ＭＯＳトランジスタ５１ｄ、５２ｄ、Ｎ型ＭＯＳトランジスタ５３ｄ、５４ｄ、５５ｄ、５６ｄは実施例１のコンパレータ１０に含まれるＰ型ＭＯＳトランジスタ５１、５２、Ｎ型ＭＯＳトランジスタ５３、５４、５５、５６と同様なトランジスタである。また、トランジスタ間の接続関係、高電位線ＡＶＤ及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｄはＮ型ＭＯＳトランジスタであり、ドレインはＮ型ＭＯＳトランジスタ５５ｄ、５６ｄのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ６０ｄから出力されるクロック信号ＣＬＫを受ける。そうすると、スイッチ５７ｄは、クロック信号ＣＬＫの電位に応じて、Ｎ型ＭＯＳトランジスタ５５ｄ、５６ｄのソースとグランド線を接続又は切断するスイッチである。
クロックバッファ６０ｄはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｄについて図１８を用いて説明する。

オフセットキャンセル部３０ｄは、スレッショルドコントローラ２０ｄからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｄは、ｎ個のロジック回路３８ｄ１−３８ｄｎと、ゲートにロジック回路３８ｄ１−３８ｄｎそれぞれからの出力信号を受けるｎ個のＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎと、ｎ個のスイッチ３５ｄ１−３５ｄｎと、スイッチ３１ｄ、３２ｄとを含む。Ｎ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。ｎ個のスイッチ３５ｄ１−３５ｄｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎの各ソースが接続され、各ゲートによりクロックバッファ６０ｄからのクロック信号ＣＬＫを受ける。ロジック回路３８ｄ１−３８ｄｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びノードＤＭの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｎ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎはオン又はオフ状態となる。
なお、ロジック回路３８ｄ１−３８ｄｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３８ｄ１−３８ｄｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、ノードＤＭとほぼ同電位を有する信号を出力する。
スイッチ３２ｄは出力信号ＯＭが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ３１ｄはノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ３１ｄ、３２ｄはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｄはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎの内、オン又はオフするＮ型ＭＯＳトランジスタの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｄのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎすべてがオフする。その結果、オフセットキャンセル部３０ｄは出力信号ＯＭが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｄは、スレッショルドコントローラ２０ｄからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｄは、ロジック回路４８ｄ１−４８ｄｎと、ゲートにロジック回路４８ｄ１−４８ｄｎそれぞれからの出力信号を受けるｎ個のＮ型ＭＯＳトランジスタ４４ｄ１−４４ｄｎと、ｎ個のスイッチ４５ｄ１−４５ｄｎと、スイッチ４１ｄ、４２ｄとを含む。Ｎ型ＭＯＳトランジスタ４４ｄ１−４４ｄｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。ｎ個のスイッチ３４５ｄ１−４５ｄｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ４４ｄ１−４４ｄｎの各ソースが接続され、各ゲートによりクロック信号ＣＬＫを受ける。
ロジック回路４８ｄ１−４８ｄｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びノードＤＰの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ４４ｄ１−４４ｄｎはオン又はオフ状態となる。
なお、ロジック回路４８ｄ１−４８ｄｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４８ｄ１−４８ｄｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、ノードＤＰとほぼ同電位を有する信号を出力する。
スイッチ４２ｄは出力信号ＯＰが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ４１ｄはノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ４１ｄ、４２ｄはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｄはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のスイッチ４４ｄ１−４４ｄｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｄのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ４４ｄ１−４４ｄｎすべてがオフする。その結果、オフセットキャンセル部４０ｄは、出力信号ＯＰが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

スレッショルドコントローラ２０ｄは、実施例１において説明したスレッショルドコントローラ２０と比較すると、スイッチ３３１−３３ｎ、スイッチ４３１−４３ｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０と同様な回路であり、同様な機能を有する。

実施例１に示すコンパレータ１０においては、スイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎによりキャンセル電流量の増減を行っている。また、スイッチ３５１−３５ｎ及び４５１−４５ｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０、４０のキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。さらに、ノードＤＭの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けており、ノードＤＰの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けて動作することにより、キャンセル電流がスイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎを流れる期間を限定している。

上記に対し、実施例５に示すコンパレータ１０ｄにおいては、スイッチ３５ｄ１−３５ｄｎ及び４５ｄ１−４５ｄｎはＮ型ＭＯＳトランジスタであり、クロック信号ＣＬＫをゲートで受けている。その結果、スイッチ３５ｄ１−３５ｄｎ及び４５ｄ１−４５ｄｎによって、オフセットキャンセル部３０、４０のキャンセル電流発生期間は、クロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。
一方、ロジック回路３８ｄ１−３８ｄｎからの出力信号をＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎが受けており、論理”Ｌ”の信号を出力しているロジック回路３８ｄ１−３８ｄｎに接続しているＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎにおいては、キャンセル電流は流れないが、ノードＤＰと同様な電位を有する信号を出力しているロジック回路３８ｄ１−３８ｄｎに接続しているＮ型ＭＯＳトランジスタ３４ｄ１−３４ｄｎおいては、キャンセル電流の流れる期間が限定される。
ロジック回路４８ｄ１−４８ｄｎから出力される信号の論理に応じて、Ｎ型ＭＯＳトランジスタ４４ｄ１−４４ｄｎも、上記と同様に動作する。

以上より、実施例５のコンパレータ１０ｄにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｄ、４０ｄが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＮ型ＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路３０ｄ、４０ｄは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｄにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１１は実施例６のコンパレータ１０ｅを示す回路図である。コンパレータ１０ｅはスレッショルドコントローラ２０ｅ、オフセットキャンセル部３０ｅ、オフセットキャンセル部４０ｅ、Ｐ型ＭＯＳトランジスタ５１ｅ、５２ｅ、Ｎ型ＭＯＳトランジスタ５３ｅ、５４ｅ、５５ｅ、５６ｅ、スイッチ５７ｅ、クロックバッファ６０ｅを含む。
コンパレータ１０ｅは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う。また、コンパレータ１０ｅはそれ自身のオフセットをキャリブレーションする動作を行うことができる。
Ｐ型ＭＯＳトランジスタ５１ｅ、５２ｅ、Ｎ型ＭＯＳトランジスタ５３ｅ、５４ｅ、５５ｅ、５６ｅは実施例１のコンパレータ１０に含まれるＰ型ＭＯＳトランジスタ５１、５２、Ｎ型ＭＯＳトランジスタ５３、５４、５５、５６と同様なトランジスタである。また、トランジスタ間の接続関係、高電位線ＡＶＤ及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｅはＮ型ＭＯＳトランジスタであり、ドレインはＮ型ＭＯＳトランジスタ５５ｅ、５６ｅのソースと接続し、ソースはグランド線と接続し、ゲートはクロックバッファ６０ｅから出力されるクロック信号ＣＬＫを受ける。そうすると、スイッチ５７ｅは、クロック信号ＣＬＫの電位に応じて、Ｎ型ＭＯＳトランジスタ５５ｅ、５６ｅのソースとグランド線を接続又は切断するスイッチである。
クロックバッファ６０ｅはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｅについて図１８を用いて説明する。

オフセットキャンセル部３０ｅは、スレッショルドコントローラ２０ｅからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｅは、ｎ個のロジック回路３７ｅ１−３７ｅｎと、ｎ個のロジック回路３８ｅ１−３８ｅｎと、ゲートにロジック回路３８ｅ１−３８ｅｎそれぞれからの出力信号を受けるｎ個のＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎと、ロジック回路３７ｅ１−３７ｅｎそれぞれからの出力信号を受けて動作するｎ個のスイッチ３５ｅ１−３５ｄｎと、スイッチ３１ｅ、３２ｅとを含む。
Ｎ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。
ｎ個のスイッチ３５ｅ１−３５ｅｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎの各ソースが接続され、各ゲートによりロジック回路３７ｅ１−３７ｅｎそれぞれからの出力信号を受ける。
ロジック回路３７ｅ１−３７ｅｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｎ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎはオン又はオフ状態となる。
なお、ロジック回路３７ｅ１−３７ｅｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ｅ１−３７ｅｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同相な信号を出力する。
ロジック回路３８ｅ１−３８ｅｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びノードＤＭの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｎ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎはオン又はオフ状態となる。
なお、ロジック回路３８ｅ１−３８ｅｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３８ｅ１−３８ｅｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、ノードＤＭとほぼ同電位を有する信号を出力する。
スイッチ３２ｅは出力信号ＯＭが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ３１ｅはノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ３１ｅ、３２ｅはクロック信号ＣＬＫの反転信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｅはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎの内、オン又はオフするＮ型ＭＯＳトランジスタの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｅのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎすべてがオフする。その結果、オフセットキャンセル部３０ｅは出力信号ＯＭが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｅは、スレッショルドコントローラ２０ｅからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｅは、ｎ個のロジック回路４７ｅ１−４７ｅｎと、ｎ個のロジック回路４８ｅ１−４８ｅｎと、ゲートにロジック回路４８ｅ１−４８ｅｎそれぞれからの出力信号を受けるｎ個のＮ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎと、ロジック回路４７ｅ１−４７ｅｎそれそれから出力される信号を受けるｎ個のスイッチ４５ｅ１−４５ｅｎと、スイッチ４１ｅ、４２ｅとを含む。
Ｎ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。
ｎ個のスイッチ４５ｅ１−４５ｅｎはＮ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＮ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎの各ソースが接続され、各ゲートにロジック回路４７ｅ１−４７ｅｎから出力される各信号が接続されている。
ロジック回路４７ｅ１−４７ｅｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｎ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎはオン又はオフ状態となる。
なお、ロジック回路４７ｅ１−４７ｅｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４７ｅ１−４７ｅｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同相な信号を出力する。
ロジック回路４８ｅ１−４８ｅｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びノードＤＰの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ４４ｅ１−４４ｅｎはオン又はオフ状態となる。
なお、ロジック回路４８ｅ１−４８ｅｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４８ｅ１−４８ｅｎは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、ノードＤＰとほぼ同電位を有する信号を出力する。
スイッチ４２ｅは出力信号ＯＰが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ４１ｅはノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ４１ｅ、４２ｅはクロック信号ＣＬＫの反転信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｅはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のＮ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｅのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎすべてがオフする。その結果、オフセットキャンセル部４０ｄは、出力信号ＯＰが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

スレッショルドコントローラ２０ｅは、実施例１において説明したスレッショルドコントローラ２０と比較すると、スイッチ３３１−３３ｎ、スイッチ４３１−４３ｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０と同様な回路であり、同様な機能を有する。

実施例１に示すコンパレータ１０においては、スイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎによりキャンセル電流量の増減を行っている。また、スイッチ３５１−３５ｎ及び４５１−４５ｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０、４０のキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。さらに、ノードＤＭの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けており、ノードＤＰの電位をＮ型ＭＯＳトランジスタ３４１−３４ｎが受けて動作することにより、キャンセル電流がスイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎを流れる期間を限定している。

上記に対し、実施例６に示すコンパレータ１０ｅにおいては、スイッチ３５ｅ１−３５ｅｎ及び４５ｅ１−４５ｅｎはＮ型ＭＯＳトランジスタであり、ロジック回路３７ｅ１−３７ｅｎ、ロジック回路４７ｅ１−４７ｅｎからの出力をゲートで受けている。その結果、スイッチ３５ｅ１−３５ｅｎ及び４５ｅ１−４５ｅｎによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部３０ｅ、４０ｅのキャンセル電流発生期間は、クロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。
一方、ロジック回路３８ｅ１−３８ｅｎからの出力信号をＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎがゲートで受けているため、ロジック回路３８ｅ１−３８ｅｎが論理”Ｌ”の信号を出力しているときには、Ｎ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎにおいて、キャンセル電流は流れないが、ロジック回路３８ｅ１−３８ｅｎがノードＤＰと同様な電位を有する信号を出力しているときにはＮ型ＭＯＳトランジスタ３４ｅ１−３４ｅｎおいては、キャンセル電流の流れる期間が限定される。
ロジック回路４８ｅ１−４８ｅｎから出力される信号の論理に応じて、Ｎ型ＭＯＳトランジスタ４４ｅ１−４４ｅｎも、上記と同様に動作する。

以上より、実施例６のコンパレータ１０ｅにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｅ、４０ｅが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＮ型ＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路３０ｅ、４０ｅは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｅにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１２は実施例７のコンパレータ１０fを示す回路図である。コンパレータ１０fはスレッショルドコントローラ２０f、オフセットキャンセル部３０f、オフセットキャンセル部４０f、Ｎ型ＭＯＳトランジスタ５１f、５２f、Ｐ型ＭＯＳトランジスタ５３f、５４f、５５f、５６f、スイッチ５７f、クロックバッファ６０ｆを含む。
コンパレータ１０ｆは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う機能を有する。また、コンパレータ１０ｆはそれ自身のオフセットをキャリブレーションする動作を行う機能を有する。
Ｎ型ＭＯＳトランジスタ５１f、５２f、Ｐ型ＭＯＳトランジスタ５３f、５４f、５５f、５６fは実施例２のコンパレータに含まれるＮ型ＭＯＳトランジスタ５１ｂ、５２ｂ、Ｐ型ＭＯＳトランジスタ５３ｂ、５４ｂ、５５ｂ、５６ｂと同様なトランジスタである。また、上記のトランジスタ間の接続関係、高電位線ＡＶＤ及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｆはＰ型ＭＯＳトランジスタであり、ドレインはＰ型ＭＯＳトランジスタ５５ｆ、５６ｆのソースと接続し、ソースは高電位線ＡＶＤと接続し、ゲートはクロックバッファ６０ｆから出力されるクロック信号ＣＬＫを受ける。すなわち、スイッチ５７ｆは、クロック信号の電位に応じて、Ｐ型ＭＯＳトランジスタ５５ｆ、５６ｆのソースと高電位線ＡＶＤを接続又は切断するスイッチである。
クロックバッファ６０ｆはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｆについて図１８を用いて説明する。

オフセットキャンセル部３０ｆは、スレッショルドコントローラ２０ｆからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路から高電位線ＡＶＤへのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｆは、ロジック回路３７ｆ１−３７ｆｎと、ゲートにノードＤＭが接続されているｎ個のＰ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎと、ゲートにロジック回路３７ｆ１−３７ｆｎからの出力を受けるｎ個のＰ型ＭＯＳトランジスタ３５ｆ１−３５ｆｎと、スイッチ３１ｆ、３２ｆとを含む。Ｐ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。ｎ個のスイッチ３５ｆ１−３５ｆｎはＰ型ＭＯＳトランジスタであり、各ソースに高電位線ＡＶＤが接続され、各ドレインにＰ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎの各ソースが接続され、各ゲートにロジック回路３７ｆ１−３７ｆｎから出力される各信号が接続されている。ロジック回路３７ｆ１−３７ｆｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ３５ｆ１−３５ｆｎはオン又はオフ状態となる。なお、ロジック回路３７ｆ１−３７ｆｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ｆ１−３７ｆｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
スイッチ３２ｆは出力信号ＯＭが出力される出力線とグランド線を接続又は切断する。スイッチ３１ｆはノードＤＰとグランド線を接続又は切断する。なお、スイッチ３１ｆ、３２ｆはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｆはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のスイッチ３５ｆ１−３５ｆｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｆのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｈ”を表す論理レベルとなるため、ｎ個のＰ型ＭＯＳトランジスタ３５ｆ１−３５ｆｎすべてがオフする。その結果、オフセットキャンセル部３０ｆは、出力信号ＯＭが出力される出力線と高電位線ＡＶＤ間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｆは、スレッショルドコントローラ２０ｆからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｆは、ロジック回路４７ｆ１−４７ｆｎと、ゲートにノードＤＰが接続されているｎ個のＰ型ＭＯＳトランジスタ４４ｆ１−４４ｆｎと、ゲートにロジック回路４７ｆ１−４７ｆｎからの出力を受けるｎ個のスイッチ４５ｆ１−４５ｆｎと、スイッチ４１ｆ、４２ｆとを含む。Ｐ型ＭＯＳトランジスタ４４ｆ１−４４ｆｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。
ｎ個のスイッチ４５ｆ１−４５ｆｎはＰ型ＭＯＳトランジスタであり、各ソースに高電位線ＡＶＤが接続され、各ドレインにＰ型ＭＯＳトランジスタ４４ｆ１−４４ｆｎの各ソースが接続され、各ゲートにロジック回路４７ｃ１−４７ｃｎから出力される各信号が接続されている。ロジック回路４７ｆ１−４７ｆｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ４５ｆ１−４５ｆｎはオン又はオフ状態となる。なお、ロジック回路４７ｆ１−４７ｆｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４７ｆ１−４７ｆｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
スイッチ４２ｆは出力信号ＯＰが出力される出力線とグランド線を接続又は切断する。スイッチ４１ｆはノードＤＰとグランド線を接続又は切断する。なお、スイッチ４１ｆ、４２ｆはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｆはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のスイッチ４５ｆ１−４５ｆｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｆのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｌ”を表す論理レベルとなるため、ｎ個のＮ型ＭＯＳトランジスタ４５ｆ１−４５ｆｎすべてがオフする。その結果、オフセットキャンセル部４０ｆにより発生した、出力信号ＯＰが出力される出力線と高電位線ＡＶＤ間を流れるキャンセル電流は遮断される。

スレッショルドコントローラ２０ｆは、実施例２において説明したスレッショルドコントローラ２０ｂと比較すると、スイッチ３３ｂ１−３３ｂｎ、スイッチ４３ｂ１−４３ｂｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０と同様な回路を構成しており、同様な機能を有する。

実施例２に示すコンパレータ１０ｂにおいては、スイッチ３３ｂ１−３３ｂｎ及びスイッチ４３ｂ１−４３ｂｎによりキャンセル電流量の増減を行っている。また、スイッチ３５１−３５ｎ及び４５１−４５ｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０ｂ、４０ｂのキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｌ”である期間に限定されている。さらに、ノードＤＭの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けており、ノードＤＰの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けて動作することにより、キャンセル電流がスイッチ３３ｂ１−３３ｂｎ及びスイッチ４３ｂ１−４３ｂｎを流れる期間を限定している。

上記に対し、実施例７に示すコンパレータ１０ｆにおいては、スイッチ３５ｆ１−３５ｆｎ及び４５ｆ１−４５ｆｎはＰ型ＭＯＳトランジスタであり、ロジック回路３７ｆ１−３７ｆｎ及びロジック回路４７ｆ１−４７ｆｎから出力される信号をゲートで受けている。その結果、スイッチ３５ｆ１−３５ｆｎ及び４５ｆ１−４５ｆｎによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部３０ｆ、４０ｆのキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｌ”である期間に限定されている。
一方、ノードＤＭの電位をＰ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎがゲートで受けており、ノードＤＰの電位をＰ型ＭＯＳトランジスタ４４ｆ１−４４ｆｎがゲートで受けて動作することにより、キャンセル電流がスイッチ３４ｆ１−３４ｆｎ及びスイッチ４４ｆ１−４４ｆｎを流れる期間を限定している。

以上より、実施例７のコンパレータ１０ｆにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｆ、４０ｆが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＰ型ＭＯＳトランジスタのドレインの電位は論理”Ｈ”となるため、オフセットキャンセル回路３０ｆ、４０ｆは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｆにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１３は実施例８のコンパレータ１０ｇを示す回路図である。コンパレータ１０ｇはスレッショルドコントローラ２０ｇ、オフセットキャンセル部３０ｇ、オフセットキャンセル部４０ｇ、Ｎ型ＭＯＳトランジスタ５１ｇ、５２ｇ、Ｐ型ＭＯＳトランジスタ５３ｇ、５４ｇ、５５ｇ、５６ｇ、スイッチ５７ｇ、クロックバッファ６０ｇを含む。
コンパレータ１０ｇは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う機能を有する。また、コンパレータ１０ｇはそれ自身のオフセットをキャリブレーションする動作を行う機能を有する。
Ｎ型ＭＯＳトランジスタ５１ｇ、５２ｇ、Ｐ型ＭＯＳトランジスタ５３ｇ、５４ｇ、５５ｇ、５６ｇは実施例２のコンパレータに含まれるＮ型ＭＯＳトランジスタ５１ｂ、５２ｂ、Ｐ型ＭＯＳトランジスタ５３ｂ、５４ｂ、５５ｂ、５６ｂと同様なトランジスタである。また、上記のトランジスタ間の接続関係、高電位線ＡＶＤ及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｇはＰ型ＭＯＳトランジスタであり、ドレインはＰ型ＭＯＳトランジスタ５５ｆ、５６ｆのソースと接続し、ソースは高電位線ＡＶＤと接続し、ゲートはクロックバッファ６０ｇから出力されるクロック信号ＣＬＫを受ける。すなわち、スイッチ５７ｇは、クロック信号ＣＬＫの電位に応じて、Ｐ型ＭＯＳトランジスタ５５ｇ、５６ｇのソースと高電位線ＡＶＤを接続又は切断するスイッチである。
クロックバッファ６０ｆはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｆについて図１８を用いて説明する。

オフセットキャンセル部３０ｇは、スレッショルドコントローラ２０ｇからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路から高電位線ＡＶＤへのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｇは、ロジック回路３８ｇ１−３８ｇｎと、ゲートによりロジック回路３８ｇ１−３８ｇｎからの出力信号を受けるｎ個のＰ型ＭＯＳトランジスタ３４ｇ１−３４ｇｎと、ｎ個のスイッチ３５ｇ１−３５ｇｎと、スイッチ３１ｇ、３２ｇとを含む。Ｐ型ＭＯＳトランジスタ３４ｇ１−３４ｇｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。ｎ個のスイッチ３５ｇ１−３５ｇｎはＰ型ＭＯＳトランジスタであり、各ソースに高電位線ＡＶＤが接続され、各ドレインにＰ型ＭＯＳトランジスタ３４ｇ１−３４ｇｎの各ソースが接続され、各ゲートによりクロックバッファ６０ｇからのクロック信号ＣＬＫを受ける。
ロジック回路３８ｇ１−３８ｇｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びノードＤＰの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ３４ｇ１−３４ｇｎはオン又はオフ状態となる。
なお、ロジック回路３８ｇ１−３８ｇｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３８ｇ１−３８ｇｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、ノードＤＰと同様な電位を有する信号を出力する。
スイッチ３２ｇは出力信号ＯＭが出力される出力線とグランド線を接続又は切断する。スイッチ３１ｇはノードＤＰとグランド線を接続又は切断する。なお、スイッチ３１ｆ、３２ｆはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｇはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のＰ型ＭＯＳトランジスタ３４ｇ１−３４ｇｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｇのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｈ”を表す論理レベルとなるため、ｎ個のＰ型ＭＯＳトランジスタ３４ｇ１−３４ｇｎすべてがオフする。その結果、オフセットキャンセル部３０ｇは、出力信号ＯＭが出力される出力線と高電位線ＡＶＤ間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｇは、スレッショルドコントローラ２０ｇからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｇは、ロジック回路４８ｇ１−４８ｇｎと、ロジック回路４８ｇ１−４８ｇｎから出力された信号をゲートで受けるｎ個のＰ型ＭＯＳトランジスタ４４ｇ１−４４ｇｎと、ｎ個のスイッチ４５ｇ１−４５ｇｎと、スイッチ４１ｇ、４２ｇとを含む。Ｐ型ＭＯＳトランジスタ４４ｇ１−４４ｇｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。
ｎ個のスイッチ４５ｇ１−４５ｇｎはＰ型ＭＯＳトランジスタであり、各ソースに高電位線ＡＶＤが接続され、各ドレインにＰ型ＭＯＳトランジスタ４４ｇ１−４４ｇｎの各ソースが接続され、各ゲートによりクロックバッファ６０ｇからクロック信号ＣＬＫを受ける。
ロジック回路４８ｆ１−４８ｆｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びノードＤＰの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｐ型ＭＯＳトランジスであるスイッチ４４ｇ１−４４ｇｎはオン又はオフ状態となる。
なお、ロジック回路４８ｇ１−４８ｇｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４８ｆ１−４８ｆｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
スイッチ４２ｇは出力信号ＯＰが出力される出力線とグランド線を接続又は切断する。スイッチ４１ｇはノードＤＰとグランド線を接続又は切断する。なお、スイッチ４１ｇ、４２ｇはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｇはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のＰ型ＭＯＳトランジスタ４４ｇ１−４４ｇｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｇのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｈ”を表す論理レベルとなるため、ｎ個のＰ型ＭＯＳトランジスタ４４ｇ１−４４ｇｎすべてがオフする。その結果、オフセットキャンセル部４０ｇにより発生した、出力信号ＯＰが出力される出力線と高電位線ＡＶＤ間を流れるキャンセル電流は遮断される。

スレッショルドコントローラ２０ｇは、実施例２において説明したスレッショルドコントローラ２０ｂと比較すると、スイッチ３３ｂ１−３３ｂｎ、スイッチ４３ｂ１−４３ｂｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０ｂと同様な回路を構成しており、同様な機能を有する。

実施例２に示すコンパレータ１０ｂにおいては、スイッチ３３ｂ１−３３ｂｎ及びスイッチ４３ｂ１−４３ｂｎによりキャンセル電流量の増減を行っている。また、スイッチ３５１−３５ｎ及び４５１−４５ｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０ｂ、４０ｂのキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｌ”である期間に限定されている。さらに、ノードＤＭの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けており、ノードＤＰの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けて動作することにより、キャンセル電流がスイッチ３３ｂ１−３３ｂｎ及びスイッチ４３ｂ１−４３ｂｎを流れる期間を限定している。

上記に対し、実施例８に示すコンパレータ１０ｇにおいては、スイッチ３５ｇ１−３５ｇｎ及び４５ｇ１−４５ｇｎはＰ型ＭＯＳトランジスタであり、クロックバッファ６０ｇから出力されるクロックバッファ信号ＣＬＫをゲートで受けている。その結果、スイッチ３５ｇ１−３５ｇｎ及び４５ｇ１−４５ｇｎによって、オフセットキャンセル部３０ｇ、４０ｇのキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｌ”である期間に限定されている。
一方、ロジック回路３８ｇ１−３８ｇｎから出力される信号をＰ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎがゲートで受けており、スレッショルドコントローラ２０ｇはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のＰ型ＭＯＳトランジスタ３４ｆ１−３４ｆｎの内、オン又はオフするＰ型ＭＯＳトランジスタの個数を制御するため、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部３０ｇのキャンセル発生期間はクロック信号ＣＬＫの論理が”Ｌ”である期間に限定されている。なお、Ｐ型ＭＯＳトランジスタ４４ｆ１−４４ｆｎもロジック回路４８ｇ１−４８ｇｎから出力される信号をゲートで受けて動作することにより、オフセットキャンセル部４０ｇのキャンセル電流量の増減が実行されるとともに、オフセットキャンセル部４０ｇのキャンセル発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定される。

以上より、実施例８のコンパレータ１０ｇにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｇ、４０ｇが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＰ型ＭＯＳトランジスタのドレインの電位は論理”Ｈ”となるため、オフセットキャンセル回路３０ｇ、４０ｇは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｇにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１４は実施例９のコンパレータ１０ｈを示す回路図である。コンパレータ１０ｈはスレッショルドコントローラ２０ｈ、オフセットキャンセル部３０ｈ、オフセットキャンセル部４０ｈ、Ｎ型ＭＯＳトランジスタ５１ｈ、５２ｈ、Ｐ型ＭＯＳトランジスタ５３ｈ、５４ｈ、５５ｈ、５６ｈ、スイッチ５７ｈ、クロックバッファ６０ｈを含む。
コンパレータ１０ｈは入力信号ＶＩＰと入力信号ＶＩＭとの比較動作を行う機能を有する、すなわち、入力信号ＶＩＰと入力信号ＶＩＭ間の電位差の増幅動作を行う。また、コンパレータ１０ｈはそれ自身のオフセットをキャリブレーションする動作を行うことができる。
Ｎ型ＭＯＳトランジスタ５１ｈ、５２ｈ、Ｐ型ＭＯＳトランジスタ５３ｈ、５４ｈ、５５ｈ、５６ｈは実施例２のコンパレータ１０ｈに含まれるＮ型ＭＯＳトランジスタ５１ｈ、５２ｈ、Ｐ型ＭＯＳトランジスタ５３ｈ、５４ｈ、５５ｈ、５６ｈと同様なトランジスタである。また、トランジスタ間の接続関係、高電位線ＡＶＤ及びグランド線との接続関係、動作及び機能においても、両者に差はない。
スイッチ５７ｈはＰ型ＭＯＳトランジスタであり、ドレインはＰ型ＭＯＳトランジスタ５５ｈ、５６ｈのソースと接続し、ソースは高電位線ＡＶＤと接続し、ゲートはクロックバッファ６０ｈから出力されるクロック信号ＣＬＫを受ける。そうすると、スイッチ５７ｈは、クロック信号ＣＬＫの電位に応じて、Ｐ型ＭＯＳトランジスタ５５ｈ、５６ｈのソースとグランド線を接続又は切断するスイッチである。
クロックバッファ６０ｈはマスタークロック信号ＭＣＬＫをバッファし、クロック信号ＣＬＫを発生する回路である。後にクロックバッファ６０ｈについて図１８を用いて説明する。

オフセットキャンセル部３０ｈは、スレッショルドコントローラ２０ｈからのデジタル信号ＳＷＭ１−ＳＷＭｎ及びノードＤＭの電位に応じて、出力信号ＯＭが出力される出力線を介して第１の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部３０ｈは、ｎ個のロジック回路３７ｈ１−３７ｈｎと、ｎ個のロジック回路３８ｈ１−３８ｈｎと、ゲートにロジック回路３８ｈ１−３８ｈｎそれぞれからの出力信号を受けるｎ個のＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎと、ロジック回路３７ｈ１−３７ｈｎそれぞれからの出力信号を受けて動作するｎ個のスイッチ３５ｈ１−３５ｈｎと、スイッチ３１ｈ、３２ｈとを含む。
Ｐ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎの各ドレインは出力信号ＯＭが出力される出力線に接続している。
ｎ個のスイッチ３５ｈ１−３５ｈｎはＰ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎの各ソースが接続され、各ゲートによりロジック回路３７ｈ１−３７ｈｎそれぞれからの出力信号を受ける。

ロジック回路３７ｈ１−３７ｈｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｐ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎはオン又はオフ状態となる。
なお、ロジック回路３７ｈ１−３７ｈｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ｈ１−３７ｈｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同相な信号を出力する。
ロジック回路３８ｈ１−３８ｈｎそれぞれはデジタル信号ＳＷＭ１−ＳＷＭｎそれぞれ及びノードＤＭの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｐ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎはオン又はオフ状態となる。
なお、ロジック回路３８ｈ１−３８ｈｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３８ｅ１−３８ｅｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、ノードＤＭとほぼ同電位を有する信号を出力する。
スイッチ３２ｈは出力信号ＯＭが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ３１ｈはノードＤＭと高電位線ＡＶＤを接続又は切断する。なお、スイッチ３１ｈ、３２ｈはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＭ１−ＳＷＭｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｅはデジタル信号ＳＷＭ１−ＳＷＭｎを通じて、ｎ個のＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎの内、オン又はオフするＰ型ＭＯＳトランジスタの個数を制御する。
その結果、出力信号ＯＭが出力される出力線とグランド線間にコンパレータ１０ｈのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＭの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＭの電位は”Ｈ”を表す論理レベルとなるため、ｎ個のＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎすべてがオフする。その結果、オフセットキャンセル部３０ｈは出力信号ＯＭが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

オフセットキャンセル部４０ｈは、スレッショルドコントローラ２０ｈからのデジタル信号ＳＷＰ１−ＳＷＰｎ及びノードＤＰの電位に応じて、出力信号ＯＰが出力される出力線を介して第２の電流経路からグランド線へのキャンセル電流を制御する回路である。
オフセットキャンセル部４０ｈは、ｎ個のロジック回路４７ｈ１−４７ｈｎと、ｎ個のロジック回路４８ｈ１−４８ｈｎと、ゲートにロジック回路４８ｈ１−４８ｈｎそれぞれからの出力信号を受けるｎ個のＰ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎと、ロジック回路４７ｈ１−４７ｈｎそれそれから出力される信号を受けるｎ個のスイッチ４５ｈ１−４５ｈｎと、スイッチ４１ｈ、４２ｈとを含む。
Ｐ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎの各ドレインは出力信号ＯＰが出力される出力線に接続している。
ｎ個のスイッチ４５ｈ１−４５ｈｎはＰ型ＭＯＳトランジスタであり、各ソースにグランド線が接続され、各ドレインにＰ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎの各ソースが接続され、各ゲートにロジック回路４７ｈ１−４７ｈｎから出力される各信号が接続されている。

ロジック回路４７ｈ１−４７ｈｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びクロック信号ＣＬＫの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、Ｐ型ＭＯＳトランジスタであるスイッチ４５ｈ１−４５ｈｎはオン又はオフ状態となる。
なお、ロジック回路４７ｈ１−４７ｈｎについて、図１５、図１６を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４７ｈ１−４７ｈｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同相な信号を出力する。
ロジック回路４８ｈ１−４８ｈｎそれぞれはデジタル信号ＳＷＰ１−ＳＷＰｎそれぞれ及びノードＤＰの電位に応じて、信号を出力する回路であり、その信号の電位に応じて、スイッチ４４ｈ１−４４ｈｎはオン又はオフ状態となる。
なお、ロジック回路４８ｈ１−４８ｄｈｎについて、図１７を用いて詳細な構成を説明するが、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｌ”であるときには、ロジック回路４８ｈ１−４８ｈｎは論理”Ｈ”の信号を出力し、接続するデジタル信号ＳＷＰ１−ＳＷＰｎの論理が”Ｈ”であるときには、ノードＤＰとほぼ同電位を有する信号を出力する。
スイッチ４２ｈは出力信号ＯＰが出力される出力線と高電位線ＡＶＤを接続又は切断する。スイッチ４１ｈはノードＤＰと高電位線ＡＶＤを接続又は切断する。なお、スイッチ４１ｈ、４２ｈはクロック信号ＣＬＫの逆論理信号／ＣＬＫの電位に応じて接続又は切断を実行する。

デジタル信号ＳＷＰ１−ＳＷＰｎそれぞれは、ｎ個のデジットからなる２進数の各デジットに対応する信号であり、それぞれの信号電位により論理値を表す。スレッショルドコントローラ２０ｈはデジタル信号ＳＷＰ１−ＳＷＰｎを通じて、ｎ個のＰ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎの内、オン又はオフするスイッチの個数を制御する。
その結果、出力信号ＯＰが出力される出力線とグランド線間にコンパレータ１０ｈのオフセットに応じたキャンセル電流が流れる。なお、入力信号ＶＩＰの電位と入力信号ＶＩＭの電位の電位差に応じて、出力信号ＯＰの電位が”Ｈ”を表す論理レベル又は”Ｌ”を表す論理レベルに確定すると、ノードＤＰの電位は”Ｈ”を表す論理レベルとなるため、ｎ個のＰ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎすべてがオフする。その結果、オフセットキャンセル部４０ｈは、出力信号ＯＰが出力される出力線とグランド線間を流れるキャンセル電流の発生を遮断する。

スレッショルドコントローラ２０ｈは、実施例２において説明したスレッショルドコントローラ２０と比較すると、スイッチ３３１−３３ｎ、スイッチ４３１−４３ｎのオンオフを制御するコード信号３６の替わりに、デジタル信号ＳＷＭ１−ＳＷＭｎ及びデジタル信号ＳＷＰ１−ＳＷＰｎを出力する点で異なるが、その他の点ではスレッショルドコントローラ２０と同様な回路であり、同様な機能を有する。

実施例２に示すコンパレータ１０においては、スイッチ３３ｂ１−３３ｂｎ及びスイッチ４３ｂ１−４３ｂｎによりキャンセル電流量の増減を行っている。また、スイッチ３５ｂ１−３５ｂｎ及び４５ｂ１−４５ｂｎがクロック信号ＣＬＫを受けることにより、オンオフするため、オフセットキャンセル部３０ｂ、４０ｂのキャンセル電流発生期間はクロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。さらに、ノードＤＭの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けており、ノードＤＰの電位をＰ型ＭＯＳトランジスタ３４ｂ１−３４ｂｎが受けて動作することにより、キャンセル電流がスイッチ３３１−３３ｎ及びスイッチ４３１−４３ｎを流れる期間を限定している。

上記に対し、実施例９に示すコンパレータ１０ｈにおいては、スイッチ３５ｈ１−３５ｈｎ及び４５ｈ１−４５ｈｎはＰ型ＭＯＳトランジスタであり、ロジック回路３７ｈ１−３７ｈｎ、ロジック回路４７ｈ１−４７ｈｎからの出力をゲートで受けている。その結果、スイッチ３５ｈ１−３５ｈｎ及び４５ｈ１−４５ｈｎによって、キャンセル電流量の増減が実行されるとともに、オフセットキャンセル部３０ｈ、４０ｈのキャンセル電流発生期間は、クロック信号ＣＬＫの論理が”Ｈ”である期間に限定されている。
一方、ロジック回路３８ｈ１−３８ｈｎからの出力信号をＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎがゲートで受けているため、論理”Ｈ”の信号を出力しているロジック回路３８ｈ１−３８ｈｎに接続しているＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎにおいては、キャンセル電流は流れない。しかし、ノードＤＰと同様な電位を有する信号を出力しているロジック回路３８ｈ１−３８ｈｎに接続しているＰ型ＭＯＳトランジスタ３４ｈ１−３４ｈｎおいては、ノードＤＰの電位が閾値以上の電位であるときに、キャンセル電流が流れる期間が限定される。
ロジック回路４８ｈ１−４８ｈｎから出力される信号の論理に応じて、Ｐ型ＭＯＳトランジスタ４４ｈ１−４４ｈｎも、上記と同様に動作する。

以上より、実施例９のコンパレータ１０ｈにおいては、比較動作を行うときに、オフセットキャンセル回路３０ｈ、４０ｈが、オフセットをキャンセルするように、差動出力ノードに電流を流す。しかし、比較動作中において、差動出力ノードＤＭ、ＤＰの電位が一定の論理を表すように安定すると、入力信号をゲートで受ける一対のＰ型ＭＯＳトランジスタのドレインの電位は論理”Ｌ”となるため、オフセットキャンセル回路３０ｅ、４０ｅは差動出力ノードＤＭ、ＤＰへの電流供給を遮断する。その結果、コンパレータ１０ｈにおいては、オフセットキャンセル動作において発生する消費電力が低減される。

図１５は、実施例４において示したロジック回路３７ｃ１に対する第１回路例となるロジック回路３７ａを説明するための図である。図１５において、出力信号ＯＰが伝搬する信号線、Ｎ型ＭＯＳトランジスタ３５、Ｎ型ＭＯＳトランジスタ３４、ロジック回路３７ａが示されている。
Ｎ型トランジスタ３５において、ドレインは出力信号ＯＰが伝搬する信号線に接続し、ドレインはＮ型ＭＯＳトランジスタ３４のドレインに接続し、ゲートにより入力信号ＤＰ又はＤＭを受ける。Ｎ型ＭＯＳトランジスタ３４において、ソースはグランド線に接続し、ゲートによりロジック回路３７ａの出力を受ける。
ロジック回路３７ａは、ロジック回路３７ｃ１に対する一つの第１回路例である。ロジック回路３７ａはＰ型ＭＯＳトランジスタ３７１、３７４、Ｎ型ＭＯＳトランジスタ３７２、３７３、インバータ３７５を含む。
インバータ３７５はデジタル信号ＳＷＰ１−ＳＷＰｎの反転論理信号を発生するインバータである。
Ｐ型ＭＯＳトランジスタ３７１のソースはクロック信号ＣＬＫを受けるとともに、Ｎ型ＭＯＳトランジスタ３７２のドレインと接続する。Ｐ型ＭＯＳトランジスタ３７１のドレインはＰ型ＭＯＳトランジスタ３７３のソース、Ｎ型ＭＯＳトランジスタ３７４のドレイン、及び、ロジック回路３７ａから外部への出力線に接続し、Ｎ型ＭＯＳトランジスタ３４のゲートに信号を出力する。Ｐ型ＭＯＳトランジスタ３７１のゲートはデジタル信号ＳＷＰ１−ＳＷＰｎの内のいずれかの反転論理信号を受けるとともに、Ｎ型ＭＯＳトランジスタ３７４のゲートに接続している。
Ｎ型ＭＯＳトランジスタ３７２のゲートは信号ＳＷＰ１−ＳＷＰｎの内のいずれかを受けるとともに、Ｐ型ＭＯＳトランジスタ３７３のゲートと接続している。
Ｐ型ＭＯＳトランジスタ３７３のドレインはグランド線及びＮ型ＭＯＳトランジスタ３７４のソースと接続している。

デジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ａは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
そこで、ロジック回路３７ａが論理”Ｌ”の信号を出力するときには、ノードＤＰ又はＤＭで電位がＮ型ＭＯＳトランジスタ３５の閾値以上の電位であるときでも、Ｎ型ＭＯＳトランジスタ３４がオフなため、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路３７ａが論理”Ｈ”の信号を出力するときには、ノードＤＰ又はＤＭで電位がＮ型ＭＯＳトランジスタ３５の閾値以上の電位であるときには、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。
なお、ロジック回路３７ａはロジック回路３７ｃ１−３７ｃｎの回路例であるとともに、ロジック回路３７ｄｎ、３７ｅｎ、４７ｄｎ、４７ｅｎ、の回路例でもある。また、ロジック回路３７ａは３７ｆｎ、３７ｇｎ、３７ｈｎ、４７ｆｎ、４７ｇｎ、４７ｈｎの回路例でもある。

図１６は、実施例４において示したロジック回路３７ｃ１に対する第２回路例となるロジック回路３７ｂを説明するための図である。図１６において、出力信号ＯＰが伝搬する信号線、Ｎ型ＭＯＳトランジスタ３５、Ｎ型ＭＯＳトランジスタ３４、ロジック回路３７ｂが示されている。
Ｎ型トランジスタ３５において、ドレインは出力信号ＯＰが伝搬する信号線に接続し、ドレインはＮ型ＭＯＳトランジスタ３４のドレインに接続し、ゲートにより入力信号ＤＰ又はＤＭを受ける。Ｎ型ＭＯＳトランジスタ３４において、ソースはグランド線に接続し、ゲートによりロジック回路３７ｂの出力を受ける。
ロジック回路３７ｂは、ロジック回路３７ｃ１に対する回路例である。ロジック回路３７ｂはＮＡＮＤ３７６及びインバータ３７７を含む。
ＮＡＮＤ３７６は一方の入力にクロック信号ＣＬＫを、他方の入力にデジタル信号ＳＷＰ１−ＳＷＰｎの内のいずれかを受け、クロック信号ＣＬＫと他方の入力信号との論理積をとり、その論理を反転させた信号を出力する。

そうすると、デジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３７ｂは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、クロック信号ＣＬＫと同様な論理を有する信号を出力する。
そこで、ロジック回路３７ｂが論理”Ｌ”の信号を出力するときには、ノードＤＰ又はＤＭで電位がＮ型ＭＯＳトランジスタ３５の閾値以上の電位であるときでも、Ｎ型ＭＯＳトランジスタ３４はオフするので、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路３７ｂが論理”Ｈ”の信号を出力するときには、ノードＤＰ又はＤＭで電位がＮ型ＭＯＳトランジスタ３５の閾値以上の電位であるときには、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。
なお、ロジック回路３７ｂはロジック回路３７ｃ１−３７ｃｎの回路例であるとともに、ロジック回路３７ｄｎ、３７ｅｎ、ロジック回路４７ｃｎ、４７ｄｎ、４７ｅｎでもある。また、ロジック回路３７ｂはロジック回路３７ｆｎ、３７ｇｎ、３７ｈｎ、４７ｆｎ、４７ｇｎ、４７ｈｎの回路例でもある。ただし、Ｎ型ＭＯＳトランジスタ３４、３５に対応するトランジスタの極性はＰ型となるので、ロジック回路３７ｂにおいてインバータ３７７は不要となる。

図１７は、実施例４において示したロジック回路３８ｃ１に対する回路例となるロジック回路３８ａを説明するための図である。図１７において、出力信号ＯＰが伝搬する信号線、Ｎ型ＭＯＳトランジスタ３５、Ｎ型ＭＯＳトランジスタ３４、ロジック回路３８ａが示されている。
Ｎ型トランジスタ３５において、ドレインは出力信号ＯＰが伝搬する信号線に接続し、ドレインはＮ型ＭＯＳトランジスタ３４のドレインに接続し、ゲートによりロジック回路３８ａの出力を受ける。Ｎ型ＭＯＳトランジスタ３４において、ソースはグランド線に接続し、ゲートによりクロック信号ＣＬＫを受ける。
ロジック回路３８ａは、ロジック回路３８ｃ１に対する回路例である。ロジック回路３８ｂはＰ型ＭＯＳトランジスタ３８１、３８４、Ｎ型ＭＯＳトランジスタ３８２、３８３、インバータ３８５を含む。
インバータ３８５はデジタル信号ＳＷＰ１−ＳＷＰｎの反転論理信号を発生するインバータである。
Ｐ型ＭＯＳトランジスタ３８１のソースはノードＤＭ又はＤＰからの信号を受けるとともに、Ｎ型ＭＯＳトランジスタ３８２のドレインと接続する。Ｐ型ＭＯＳトランジスタ３７１のドレインはＰ型ＭＯＳトランジスタ３８３のソース、Ｎ型ＭＯＳトランジスタ３８４のドレイン、及び、ロジック回路３８ａから外部への出力線に接続し、Ｎ型ＭＯＳトランジスタ３５のゲートに信号を出力する。Ｐ型ＭＯＳトランジスタ３８１のゲートはデジタル信号ＳＷＰ１−ＳＷＰｎの内のいずれかの反転論理信号を受けるとともに、Ｎ型ＭＯＳトランジスタ３８４のゲートに接続している。
Ｎ型ＭＯＳトランジスタ３８２のゲートは信号ＳＷＰ１−ＳＷＰｎの内のいずれかを受けるとともに、Ｐ型ＭＯＳトランジスタ３８３のゲートと接続している。
Ｐ型ＭＯＳトランジスタ３８３のドレインはグランド線及びＮ型ＭＯＳトランジスタ３８４のソースと接続している。

デジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｌ”であるときには、ロジック回路３８ａは論理”Ｌ”の信号を出力し、接続するデジタル信号ＳＷＭ１−ＳＷＭｎの論理が”Ｈ”であるときには、ノードＤＭ又はＤＰと同様な電位を有する信号を出力する。
そこで、ロジック回路３８ａが論理”Ｌ”の信号を出力するときには、クロック信号ＣＬＫがＮ型ＭＯＳトランジスタ３４の閾値以上の電位であるときでも、Ｎ型ＭＯＳトランジスタ３５がオフなため、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流は遮断される。一方、ロジック回路３８ａが論理”Ｈ”の信号を出力するときには、クロック信号ＣＬＫがＮ型ＭＯＳトランジスタ３４の閾値以上の電位であるときには、出力信号ＯＰを伝搬する出力線からグランド線に向けたキャンセル電流が流れる。
なお、ロジック回路３８ａはロジック回路３８ｃ１の回路例であるとともに、ロジック回路３８ｃｎの回路例でもあり、ロジック回路３８ｄｎ、３８ｅｎ、３８ｆｎ、３８ｇｎ、３７８ｎでもある。また、ロジック回路３８ａはロジック回路４８ｃｎ、ロジック回路４８ｄｎ、４８ｅｎ、４８ｆｎ、４８ｇｎ、４８ｈｎの回路例でもある。

図１８はクロックバッファ６０ａの回路図を示す。クロックバファ６０ａはインバータ６０ａ１、インバータ６０ａ２、ＮＡＮＤ６０ａ３、インバータ６０ａ４、ＮＡＮＤ６０ａ５、インバータ６０ａ６、インバータ６０ａ７、インバータ６０ａ８を含む。
インバータ６０ａ１はメインクロックＭＣＬＫを受け、インバータ６０ａ２に第１反転信号を出力する。第１反転信号を受けたインバータ６０ａ２は、ＮＡＮＤ６０ａ３の一方の端子、インバータ６０ａ４、ＮＡＮＤ６０ａ５の一方の端子に第２反転信号を出力する。
ＮＡＮＤ６０ａ３は、ＮＡＮＤ６０ａ３の他方の端子にて信号ＳＷＰを受け、第２反転信号と信号ＳＭＰとの論理積をとって得た第１論理積信号をインバータ６０ａ６に出力する。第１論理積信号を受け、インバータ６０ａ６はその反転信号であり、かつ、オフセットキャンセル部３０ｃ−３０ｈ用のクロック信号ＣＬＫを出力する。
インバータ６０ａ４は、第２反転信号を受け、第３反転信号をインバータ６０ａ７に出力する。インバータ６０ａ７は、第３反転信号を受け、その反転信号であり、かつ、スイッチ５７ｃ−５７ｈ用のクロック信号ＣＬＫを出力する。
ＮＡＮＤ６０ａ５は、ＮＡＮＤ６０ａ５の他方の端子にて信号ＳＷＭを受け、第２反転信号と信号ＳＷＭとの論理積をとって得た第２論理積信号をインバータ６０ａ８に出力する。第２論理積信号を受け、インバータ６０ａ８はその反転信号であり、かつ、オフセットキャンセル部４０ｃ−４０ｈ用のクロック信号ＣＬＫを出力する。

信号ＳＷＰと信号ＳＷＭはスレッショルドコントローラ２０ｃからスレッショルドコントローラ２０ｈまでのいずれからも出力され、以下のような論理レベルを有する。
デジタル信号ＳＷＰ１−ＳＷＰｎの内のいずれかが論理”Ｈ”のときは、信号ＳＷＰの論理は”Ｈ”であり、デジタル信号ＳＷＰ１−ＳＷＰｎの内のいずれもが論理”Ｌ”のときは、信号ＳＷＰの論理は”Ｌ”である。一方、デジタル信号ＳＷＭ１−ＳＷＭｎの内のいずれかが論理”Ｈ”のときは、信号ＳＷＭの論理は”Ｈ”であり、デジタル信号ＳＷＭ１−ＳＷＭｎの内のいずれもが論理”Ｌ”のときは、信号ＳＷＭの論理は”Ｌ”である。すなわち、信号ＳＷＰが論理”Ｈ”のときは、信号ＳＷＭの論理は”Ｌ”であり、信号ＳＷＭが論理”Ｈ”のときは、信号ＳＷＰの論理は”Ｌ”である。
従って、コンパレータ１０ｃからコンパレータ１０ｈにおいて、信号ＳＷＰが論理”Ｈ”であるときには、オフセットキャンセル部３０ｃからオフセットキャンセル部３０ｈまでにはクロック信号ＣＬＫが供給される。一方、オフセットキャンセル部４０ｃからオフセットキャンセル部４０ｈまでにはクロック信号ＣＬＫは供給されない。
一方、信号ＳＷＭが論理”Ｈ”であるときには、オフセットキャンセル部３０ｃからオフセットキャンセル部３０ｈまでにはクロック信号ＣＬＫが供給されない。一方、オフセットキャンセル部４０ｃからオフセットキャンセル部４０ｈまでにはクロック信号ＣＬＫは供給される。
すなわち、コンパレータ１０ｃからコンパレータ１０ｈにおいて、オフセットキャンセル部３０ｃからオフセットキャンセル部３０ｈまでに供給されるクロック信号ＣＬＫ又はオフセットキャンセル部４０ｃからオフセットキャンセル部４０ｈまでに供給されるクロック信号ＣＬＫのいずれかが遮断されるため、コンパレータ１０及びコンパレータ１０ｂの消費電力に比較し、コンパレータ１０ｃからコンパレータ１０ｈの消費電力は低下する。

図１９はクロックバッファ６０ｂの回路図を示す。クロックバッファ６０ｂはクロック駆動能力調整部６０ｂ０、クロック分配部６０ｂ１、コントローラ６０ｂ２を含む。
コントローラ６０ｂ２はクロックバッファ６０ｂに含まれるスイッチの接続及び遮断を制御する。
クロック駆動能力調整部６０ｂ０は基本クロックＢＣＬＫを受けるインバータ６０ｂ００と、ｎ個のスイッチと、ｎ個のインバータ６０ｂ０１−６０ｂ０ｎを含む。ｎ個のスイッチそれぞれはインバータ６０ｂ０１−６０ｂ０ｎそれぞれに直列に接続し、スイッチ１つとインバータ６０ｂ０１−６０ｂ０ｎの内の一つとでセットを構成している。上記のｎ個のセットはインバータ６０ｂ００の出力と、クロック駆動能力調整部６０ｂ０との間において並列に接続されている。なお、上記のｎ個のスイッチの接続及び遮断はコントローラ６０ｂ２により、クロック分配部６０ｂ１中において動作中にインバータの個数に応じて、制御される。すなわち、クロック駆動能力調整部６０ｂ０の駆動能力は、クロック駆動能力調整部６０ｂ０の出力に接続するインバータの個数により増減するので、接続されているスイッチの個数に応じて増減する。
クロック分配部６０ｂ１は、ｍ個×ｎ個のインバータ６０ｂ１１−６０ｂｍｎ、及び、それぞれのインバータに直列して接続するｍ個×ｎ個のスイッチを含む。ｍ個×ｎ個のインバータ６０ｂ１１−６０ｂｍｎそれぞれはｍ個×ｎ個のコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）にメインクロック信号ＭＣＬＫを供給する。なお、上記のｍ個×ｎ個のスイッチの接続及び遮断は、コントローラ６０ｂ２により、動作が必要と判断されたコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）にメインクロック信号ＭＣＬＫを供給するために行われる。

実施例３において説明したようにコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）はアナログデジタル回路等において、複数使用される。しかし、複数のコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）を同時に動作させるとは限らない。そうすると、動作するコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）のみにメインクロック信号ＭＣＬＫを接続すればよいことになる。そこで、クロックバッファ６０ｂによって、動作するコンパレータ（コンパレータ１０ｃからコンパレータ１０ｈを含む）のみにメインクロック信号ＭＣＬＫを接続することとすれば、アナログデジタル回路等が搭載されている半導体素子の消費電力を削減することができる。

以下、発明の特徴について付記する
（付記１）
差動入力信号をゲート電極で受ける一対のＭＯＳトランジスタと、
前記一対のＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、
前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のＭＯＳトランジスタのドレイン電圧に応じて前記差動出力ノードへの前記キャンセル電流の流入を遮断するオフセットキャンセル回路と、
前記差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、
を備えることを特徴とする増幅回路。
（付記２）
前記オフセットキャンセル回路は、
前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するｎ個のスイッチと、
前記ｎ個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なｎ個の第１ＭＯＳトランジスタと、を備えることを特徴とする付記１に記載の増幅回路。
（付記３）
前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続するｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記１に記載の増幅回路。
（付記４）
前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にてグランド線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記１に記載の増幅回路。
（付記５）
前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記１に記載の増幅回路。
（付記６）
前記スレッショルドコントローラは、
クロック信号を受けて、クロックパルスをカウントするパルスカウンタと、
前記パルスカウンタからのカウンタ値を記憶するレジスタと、
キャリブレーション動作の時には前記パルスカウンタからのカウント値に応じたコード信号を出力し、増幅動作の時には、前記レジスタから出力されるカウンタ値に応じたコード信号を出力するデコーダ回路と、
を備えることを特徴とする付記１に記載の増幅回路。
（付記７）
基準電源と、グランド電源との間に直列に接続されている複数の抵抗からなる抵抗列と、
前記抵抗列における抵抗同士が接続される接続点の内の一つと接続し、前記入力信号の電位と、接続している前記接続点の電位とを比較する、複数のコンパレータと、
前記複数のコンパレータから出力される複数の比較結果から、前記入力信号の電位に応じたデジタル信号を出力するエンコーダと、を備え、
前記コンパレータは、
前記入力信号の電位及び前記接続点の電位をゲート電極で受ける一対のＭＯＳトランジスタと、
前記一対のＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、
前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、
前記入力信号及び前記接続点の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、差動出力ノードに発生する電位が、キャンセル電流を注入する前に比較し、キャンセル電流の注入後において逆転するように、キャンセル電流を設定するスレッショルドコントローラと、を備えることを特徴とするアナログデジタル回路。
（付記８）
差動入力信号をゲート電極で受ける一対のＭＯＳトランジスタと、
前記一対のＭＯＳトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、
前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のＭＯＳトランジスタのドレイン電圧に応じて差動出力ノードへのキャンセル電流の流入を遮断するオフセットキャンセル回路と、
差動入力信号の一方及び他方の信号の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、
を備えることを特徴とする増幅回路。
（付記９）
前記オフセットキャンセル回路は、
前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するｎ個のスイッチと、
前記ｎ個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なｎ個の第１ＭＯＳトランジスタと、
を備えることを特徴とする付記８に記載の増幅回路。
（付記１０）
前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つ接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続するｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記８に記載の増幅回路。
（付記１１）
前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記８に記載の増幅回路。
（付記１２）
前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
を備えることを特徴とする付記８に記載の増幅回路。

本発明によれば、コンパレータのオフセットキャンセル動作において発生する消費電力を、低減させることが可能なオフセットキャンセル機構を搭載したコンパレータを提供することができる。

１０ コンパレータ
２０ スレッショルドコントローラ
３０、４０ オフセットキャンセル回路
ｏｐ１００−ｏｐ１９０ オペレーション
７０ アナログデジタル回路
９０ エンコーダ

Claims (10)

1. 差動入力信号をゲート電極で受ける一対のＭＯＳトランジスタと、
   前記一対のＭＯＳトランジスタのドレインそれぞれと、高電位電源線とに電気的に接続し、前記一対のＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、
   前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のＭＯＳトランジスタのドレイン電圧に応じて前記差動出力ノードへの前記キャンセル電流の流入を遮断するオフセットキャンセル回路と、
   前記差動入力信号の一方の信号の電位を他方の信号の電位と等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、
   を備えることを特徴とする増幅回路。
2. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するｎ個のスイッチと、
   前記ｎ個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なｎ個の第１ＭＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載の増幅回路。
3. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
   ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続するｎ個の第１ＭＯＳトランジスタと、
   ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するｎ個の第２ＭＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載の増幅回路。
4. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトラン
   ジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回
   路と、
   ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジッ
   ク回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
   ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、
   ゲート端子にてクロック信号を受け、ソース端子にてグランド線に接続するｎ個の第２Ｍ
   ＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載の増幅回路。
5. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
   前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
   ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
   ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にてグランド線に接続するｎ個の第２ＭＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載の増幅回路。
6. 差動入力信号をゲート電極で受ける一対のＭＯＳトランジスタと、
   前記一対のＭＯＳトランジスタのドレインそれぞれと、グランド線とに電気的に接続し、前記一対のＭＯＳトランジスタのドレインそれぞれに電気的に接続する差動出力ノード間の電位差を増幅し、増幅後の電位を前記差動出力ノードに保持する増幅部と、
   前記差動出力ノード間の電圧を前記増幅部が増幅する際に、前記差動出力ノードの一方
   にキャンセル電流を流し、前記増幅部による増幅動作後に、前記一対のＭＯＳトランジスタのドレイン電圧に応じて前記差動出力ノードへの前記キャンセル電流の流入を遮断するオフセットキャンセル回路と、
   前記差動入力信号の一方及び他方の信号の電位を等しく設定し、前記差動出力ノード間の電位差を増幅したときに、前記差動出力ノード間の電位が、前記キャンセル電流を注入する前に比較し、前記キャンセル電流の注入後において逆転するように、前記キャンセル電流を設定するスレッショルドコントローラと、
   を備えることを特徴とする増幅回路。
7. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラによりオンオフが制御され、前記差動出力ノードの一つに一方の端子が接続するｎ個のスイッチと、
   前記ｎ個のスイッチの他方の端子それぞれにドレイン端子にて接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続し、ソース端子をグランド電位とすることが可能なｎ個の第１ＭＯＳトランジスタと、
   を備えることを特徴とする請求項６に記載の増幅回路。
8. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
   ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記一対のＭＯＳトランジスタのドレインの内の一つと接続するｎ個の第１ＭＯＳトランジスタと、
   ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
   を備えることを特徴とする請求項６に記載の増幅回路。
9. 前記オフセットキャンセル回路は、
   前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
   ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
   ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にてクロック信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
   を備えることを特徴とする請求項６に記載の増幅回路。
10. 前記オフセットキャンセル回路は、
    前記スレッショルドコントローラからの信号の論理レベルと、クロック信号の論理レベルに応じた論理レベルを有する論理信号を出力するｎ個の第１ロジック回路と、
    前記スレッショルドコントローラからの信号の論理レベルと、前記一対のＭＯＳトランジスタのドレインの内の一つの電位に応じた電位を有する信号を出力する第２ロジック回路と、
    ドレイン端子にて前記差動出力ノードの一つと接続し、ゲート端子にて前記第２ロジック回路からの信号を受けるｎ個の第１ＭＯＳトランジスタと、
    ドレイン端子にて前記ｎ個の第１ＭＯＳトランジスタのソース端子それぞれに接続し、ゲート端子にて前記ｎ個の第１ロジック回路それぞれから出力される前記論理信号を受け、ソース端子にて高電位線に接続するｎ個の第２ＭＯＳトランジスタと、
    を備えることを特徴とする請求項６に記載の増幅回路。
    

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