JP4282345B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、無線信号の送受信技術に関し、特に、ダイレクトコンバージョン方式を用いた携帯電話などにおける受信感度の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、移動体通信の１つとして携帯電話が広く普及しており、その機能に対しても多様性が求められている。この携帯電話においては、電子部品の削減やプリント配線基板の面積低減などを目的として、ＲＦ（高周波）処理用の半導体集積回路装置の受信部にダイレクトコンバージョン方式を採用しているものがある。
【０００３】
このダイレクトコンバージョン方式では、アンテナで受信した８００ＭＨｚ〜２ＧＨｚ帯域の微少信号を１つのミキサ回路によって直接音声帯域（〜数十ＫＨｚ程度）の信号に変換する。
【０００４】
【発明が解決しようとする課題】
ところが、上記のような携帯電話などにおけるダイレクトコンバージョン方式による信号変換技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
図１３は、本発明者が検討したＲＦ（高周波）処理用の半導体集積回路装置の受信部におけるミキサ部の等価回路図である。図示するように、ミキサ部は、トランジスタＴ１ｉ〜Ｔ６ｉからなるＩミキサ、およびトランジスタＴ１ｑ〜Ｔ６ｑからなるＱミキサを備え、これらＩミキサ、Ｑミキサは、いわゆるギルバートセル構成となっている。
【０００６】
ミキサ部は、受信モード以外では電流が流れず、該受信モードとなると電流が流れ始める。このとき、自ら流れる電流によってトランジスタＴ１ｉ〜Ｔ６ｉ，Ｔ１ｑ〜Ｔ６ｑがそれぞれ自己発熱する。
【０００７】
半導体チップ上におけるレイアウトは、Ｉミキサ、ならびにＱミキサがそれぞれ隣り合ったレイアウトとなっているが、自己発熱により周辺のトランジスタにおよぶ影響がトランジスタのレイアウトによって均等でないためにＤＣオフセットが発生してしまい、受信感度の劣化などを招いてしまうという問題がある。
【０００８】
たとえば、ＱミキサのトランジスタＴ４ｑに最も隣接してレイアウトされるＩミキサのトランジスタＴ４ｉでは、該トランジスタＴ４ｑ、およびＩミキサのトランジスタＴ３ｉの熱的影響を受けてしまうことになる。
【０００９】
一方、ＱミキサのトランジスタＴ４ｑからに最も離れてレイアウトされるＩミキサのトランジスタＴ１ｉでは、同じＱミキサのトランジスタＴ２ｉの熱影響を受けるだけとなる。
【００１０】
また、トランジスタの自己発熱によるＤＣオフセットを防止するために、受信期間となる前にミキサ部を予め動作させておき、該トランジスタの熱的な干渉が飽和した時点で受信モードとすることもできるが、この場合、無駄な消費電流を増やしてしまい、携帯電話などにおいては待ち受け時間が短くなってしまうという問題がある。
【００１１】
本発明の目的は、ギルバートセル回路を構成するトランジスタの自己発熱による熱的干渉を低減し、信号の受信感度を大幅に向上することのできる半導体集積回路装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の半導体集積回路装置は、受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、該ギルバートセル回路を構成する各々のトランジスタは、１つ以上のマルチレイアウト用トランジスタからなる第１、および第２のトランジスタを並列接続した構成からなり、半導体チップのレイアウトにおいて、少なくともギルバートセル回路の上段のトランジスタは、第１トランジスタ部と第２のトランジスタ部とをたすきがけ状にそれぞれ配置したものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
（２）本発明の半導体集積回路装置は、受信信号を復調して音声帯域信号に変換するミキサ部と、該ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成してミキサ部に出力する位相分周部とを備え、該増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に利得が固定された増幅器とが直列接続された構成からなり、半導体チップのレイアウトにおいて、ミキサ部と増幅部との間に位相分周部が配置され、初段の可変増幅器に設けられた増幅回路が、位相分周部に接近するに従って利得が小さくなるように配置されたものである。
（３）本発明の半導体集積回路装置は、ＰＣＳモードの際に受信信号を復調して音声帯域信号に変換する第１のミキサ、およびＧＭＳモードの際に受信信号を復調して音声帯域信号に変換する第２のミキサとよりなるミキサ部と、該ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成してミキサ部に出力する位相分周部とを備え、該増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に設けられ、増幅回路に直列接続され、その利得が固定された増幅器とを有し、半導体チップのレイアウトにおいて、ミキサ部と増幅部との間に位相分周部が配置され、初段の可変増幅器に設けられた増幅回路が、位相分周部に接近するに従って利得が小さくなるように配置されたものである。
（４）本発明の半導体集積回路装置は、受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、ギルバートセル回路を構成する各々のトランジスタは、偶数個のマルチレイアウト用トランジスタをそれぞれ有する第１、および第２のトランジスタ部を並列接続した構成からなり、半導体チップのレイアウトにおいて、少なくともギルバートセル回路の上段のトランジスタは、第１トランジスタ部と第２のトランジスタ部とをたすきがけ状にそれぞれ配置したものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は、本発明の実施の形態による通信移動体システムのブロック図、図２は、図１の通信移動体システムに設けられたミキサ部の等価回路図、図３は、図２のミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図、図４は、図２のミキサ部におけるギルバートセル回路を構成する下段のトランジスタのイメージレイアウト図、図５は、図３のギルバートセル回路を構成する上段のトランジスタにおけるチップレイアウト図、図６は、図３のマルチレイアウトされたトランジスタの一例を示すチップレイアウト図、図７は、図４のトランジスタにおける半導体チップのレイアウト図、図８は、図１の通信移動体システムに設けられたミキサ回路、位相分周回路、高利得増幅部における半導体チップ上のレイアウトイメージを示した説明図、図９は、図８の高利得増幅部に設けられた利得制御アンプのレイアウトイメージ図、図１０は、図８の高利得増幅部に設けられた利得制御アンプの他の例を示すレイアウトイメージ図、図１１は、図８の高利得増幅部における等価回路図である。
【００１７】
本実施の形態において、通信移動体システムは、たとえば、携帯電話などの通信システムである。この通信移動体システムは、図１に示すように、送受信用アンテナ１、アンテナスイッチ２、高周波フィルタ３、高周波電力増幅回路４、ＲＦ処理部（半導体集積回路装置）５、およびベースバンド回路（ＬＳＩ）６などから構成されている。
【００１８】
アンテナ１は、信号電波の送受信を行う。アンテナスイッチ２は、送受信した信号を切り替える。高周波フィルタ３は、受信信号から不要波を除去するＳＡＷフィルタなどからなる。
【００１９】
高周波電力増幅回路４は、送信信号を増幅する。ＲＦ処理部５は、受信信号を復調したり、送信信号を変調したりする。このＲＦ処理部５は、１つの半導体チップ上に半導体集積回路として構成される。ベースバンド回路６は、送信データをＩ信号、Ｑ信号に変換したりＲＦ処理部５を制御する。
【００２０】
特に制限されるものでないが、ＲＦ処理部５は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の４つの通信方式による信号の変復調が可能に構成されている。
【００２１】
また、これに応じて、高周波フィルタ３は、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ３ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ３ｂと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ３ｃとが設けられる。ＧＳＭ８５０とＧＳＭ９００は周波数帯が近いので、この場合では共通のフィルタ３ａによってフィルタリングされる。
【００２２】
また、ＲＦ処理部５は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック系回路などの送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００２３】
受信系回路ＲＸＣは、ローノイズアンプ７〜９、位相分周回路（位相分周部）１０、ミキサ回路（ミキサ部）１１，１２、高利得増幅部（増幅部）１３，１４、オフセットキャンセル回路１５などからなる。
【００２４】
ローノイズアンプ７〜９は、受信信号を増幅するアンプである。位相分周回路１０は、後述する高周波用発振回路（ＲＦＶＣＯ）３１で生成された発振信号φＲＦを分周し互いに９０°位相がずれた直交信号を生成する。
【００２５】
ミキサ回路１１，１２は、ローノイズアンプ７〜９で増幅された受信信号に分周回路１０で分周された直交信号を合成することで復調を行う復調回路である。高利得増幅部１３，１４は、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路６へ出力する。オフセットキャンセル回路１５は、高利得増幅部１３，１４内のアンプの入力ＤＣオフセットをキャンセルする。
【００２６】
高利得増幅部１３は、複数のローパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプ（可変増幅器）ＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプ（増幅器）ＡＭＰ１が接続された構成を有しており、Ｉ信号を増幅してベースバンド回路６へ出力する。
【００２７】
また、高利得増幅部１４も同様に、複数のローパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプ（可変増幅器）ＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプ（増幅器）ＡＭＰ２が接続された構成を有しており、Ｑ信号を増幅してベースバンド回路６へ出力する。
【００２８】
オフセットキャンセル回路１５は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換回路と、これらのＡ／Ｄ変換回路による変換結果に基づき対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換回路と、これらのＡ／Ｄ変換回路とＤ／Ａ変換回路とを制御してオフセットキャンセル動作を行わせる制御回路などから構成される。
【００２９】
送信系回路ＴＸＣは、発振回路（ＩＦＶＣＯ）１６、分周回路１７、位相分周回路１８、変調回路１９，２０、加算器２１、送信用発振回路（ＴＸＶＣＯ）２２、オフセットミキサ２３、アナログ位相比較器２４、ディジタル位相比較器２５、ループフィルタ２６などから構成されている。
【００３０】
発振回路（ＩＦＶＣＯ）１６は、たとえば６４０ＭＨｚ程度の中間周波数の発振信号φＩＦを生成する。分周回路１７は、発振回路１６で生成された発振信号φＩＦを１／４分周して１６０ＭＨｚ程度の信号を生成する。
【００３１】
位相分周回路１８は、該分周回路１７で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号を生成する。変調回路１９，２０は、生成された直交信号をベースバンド回路６から供給されるＩ信号とＱ信号により変調をかける。
【００３２】
加算器２１は、変調された信号を合成する。送信用発振回路（ＴＸＶＣＯ）２２は、所定の周波数の送信信号φＴＸを発生する。オフセットミキサ２３は、送信用発振回路２２から出力される送信信号φＴＸをカプラなどで抽出したフィードバック信号と高周波用発振回路３１で生成された発振信号φＲＦを分周した信号φＲＦ’とを合成することでそれらの周波数差に相当する周波数の信号を生成する。
【００３３】
アナログ位相比較器２４、およびディジタル位相比較器２５は、オフセットミキサ２３の出力と加算器２１で合成された信号ＴＸＩＦとを比較して位相差を検出する。ループフィルタ２６は、位相検出回路２４，２５の出力に応じた電圧を生成する。
【００３４】
なお、ループフィルタ２６を構成する抵抗および容量は、外付け素子としてＲＦ処理部５の外部端子に接続される。送信用発振回路２２は、ＧＳＭ８５０とＧＳＭ９００の送信信号を生成する発振回路２２ａと、ＤＣＳ１８００とＰＣＳ１９００の送信信号を生成する発振回路２２ｂとからなる。
【００３５】
このように発振回路を２つ設けているのは、送信用発振回路は、高周波用発振回路３１や中間周波数の発振回路１６に比べて周波数の可変範囲が広く１つの発振回路ですべてカバーできる回路を設計するのは容易でないためである。
【００３６】
アナログ位相比較器２４とディジタル位相比較器２５とが設けられているのは、ＰＬＬ回路の動作開始時における引き込み動作を早くするためである。具体的には、送信開始時は先ずディジタル位相比較器２５で位相比較を行い、その後アナログ位相比較器２４に切り替えることで、高速で位相ループをロックさせることができる。
【００３７】
また、ＲＦ処理部５のチップ上には、制御回路２７、ＲＦシンセサイザ２８、ＩＦシンセサイザ２９、基準発振回路（ＶＣＸＯ）３０が設けられている。
【００３８】
制御回路２７は、チップ全体の制御を司る。ＲＦシンセサイザ２８は、高周波用発振回路３１と共にＲＦ用ＰＬＬ回路を構成する。ＩＦシンセサイザ２９は、中間周波数の発振回路１６と共にＩＦ用ＰＬＬ回路を構成する。基準発振回路３０は、ＲＦシンセサイザ２８、ならびにＩＦシンセサイザ２９の基準信号となるクロック信号φｒｅｆを生成する。
【００３９】
ＲＦシンセサイザ２８、ＩＦシンセサイザ２９は、位相比較回路とチャージポンプとループフィルタなどでそれぞれ構成される。なお、基準発振信号φｒｅｆは周波数精度の高いことが要求されるため、基準発振回路３０には外付けの水晶振動子が接続される。基準発振信号φｒｅｆとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は比較的安価に手に入るからである。
【００４０】
図１において１／２，１／４などの分数が付記されているブロックはそれぞれ分周回路、符号Ｂｕｆで示されているのはバッファ回路である。また、ＳＷ１，ＳＷ２は、ＧＳＭ方式に従った送受信を行うＧＳＭモードとＤＣＳまたはＰＣＳ方式に従った送受信を行うＤＣＳ／ＰＣＳモードとで接続状態が切り替えられて、伝達される信号の分周比を選択するスイッチである。
【００４１】
ＳＷ３は送信時にベースバンド回路６からのＩ，Ｑ信号を変調用ミキサ１９，２０に供給すべくオン、オフ制御されるスイッチである。これらのスイッチＳＷ１〜ＳＷ３は制御回路２７からの信号によって制御される。
【００４２】
制御回路２７には、コントロールレジスタＣＲＧが設けられ、このレジスタＣＲＧはベースバンド回路６からの信号に基づいて設定が行われる。具体的には、ベースバンド回路６からＲＦ処理部５に対して同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてロードイネーブル信号ＬＥＮとが供給されており、制御回路２７は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路６から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、上記コントロールレジスタＣＲＧにセットする。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンド回路６はマイクロプロセッサなどから構成される。
【００４３】
コントロールレジスタＣＲＧは、特に制限されるものでないが、高周波用発振回路（ＲＦＶＣＯ）３１や中間周波数の発振回路１６におけるＶＣＯの周波数測定を開始させる制御ビットや、受信モード、送信モード、アイドルモード、ウォームアップモードなどのモードを指定するビットフィールドなどが設けられる。
【００４４】
ここで、アイドルモードは待ち受け時などごく一部の回路のみ動作し少なくとも発振回路を含む大部分の回路が停止するスリープ状態となるモード、ウォームアップモードは送信または受信の直前にＰＬＬ回路を起動させるモードである。
【００４５】
この実施例では、位相検出回路２４，２５と、ループフィルタ２６、送信用発振回路２２ａ，２２ｂ、およびオフセットミキサ２３とによって周波数変換を行う送信用ＰＬＬ回路（ＴＸＰＬＬ）が構成される。
【００４６】
本実施例のマルチバンド方式の無線通信システムでは、たとえばベースバンド回路６からの指令によって制御回路２７が、送受信時に高周波用発振回路３１の発振信号の周波数φＲＦを使用するチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記スイッチＳＷ２を切り替えることで、オフセットミキサ２３に供給される信号の周波数が変更されることによって送信周波数の切り替えが行われる。
【００４７】
中間周波用発振回路１６の発振周波数はＧＳＭ、ＤＣＳ、ＰＣＳいずれの場合にも６４０ＭＨｚに設定され、これが分周回路１７と位相分周回路１８で、１／８に分周されて８０ＭＨｚの搬送波（ＴＸＩＦ）が生成されて変調が行われる。
【００４８】
一方、高周波用発振回路３１の発振周波数は、受信モードと送信モードとで異なる値に設定される。高周波用発振回路３１の発振周波数ｆＲＦは、送信モードでは、たとえばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これが分周回路でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されてφＲＦ’としてオフセットミキサ２３に供給される。
【００４９】
オフセットミキサ２３では、このφＲＦ’と送信用発振回路４からの送信用発振信号φＴＸの周波数の差（ｆＲＦ’−ｆＴＸ）に相当する信号が出力され、この差信号の周波数が変調信号ＴＸＩＦの周波数と一致するように送信用ＰＬＬ（ＴＸＰＬＬ）が動作する。
【００５０】
言いかえると、送信用発振回路２２は、高周波用発振回路３１からの発振信号φＲＦ’の周波数（ｆＲＦ／４）と変調信号ＴＸＩＦの周波数（ｆＴＸ）の差に相当する周波数で発振するように制御される。これが、いわゆるオフセットＰＬＬ方式と呼ばれるシステムにおける送信動作である。
【００５１】
また、ＲＦ処理部５におけるミキサ回路１１（，１２）の回路構成について説明する。
【００５２】
図２は、ミキサ回路１１（，１２）の等価回路図である。ミキサ回路１１（，１２）は、トランジスタＴ１〜Ｔ６からなり、これらトランジスタＴ１〜Ｔ６によってギルバートセル回路が構成されている。このギルバートセル回路において、上段がトランジスタＴ１〜Ｔ４によって構成され、下段がトランジスタＴ５，Ｔ６によって構成される。
【００５３】
トランジスタＴ１，Ｔ３のコレクタ、およびトランジスタＴ２，Ｔ４のコレクタが、ミキサ回路１１（，１２）の出力部となり、後段の高利得増幅部１３（，１４）にＤＣ結合（ダイレクトカップリング）されている。
【００５４】
また、トランジスタＴ１〜Ｔ６は、４つのトランジスタによってそれぞれ構成されている。たとえば、トランジスタＴ１は、トランジスタＴ１ａ〜Ｔ１ｄが並列接続された構成からなる。
【００５５】
同様に、トランジスタＴ２〜Ｔ６は、トランジスタＴ２ａ〜Ｔ２ｄ、トランジスタＴ３ａ〜Ｔ３ｄ、トランジスタＴ４ａ〜Ｔ４ｄ、トランジスタＴ５ａ〜Ｔ５ｄ、およびトランジスタＴ６ａ〜Ｔ６ｄがそれぞれ並列接続された構成からなる。
【００５６】
図３は、ギルバートセル回路を構成するトランジスタＴ１ａ〜Ｔ１ｄ，Ｔ２ａ〜Ｔ２ｄ，Ｔ３ａ〜Ｔ３ｄ，Ｔ４ａ〜Ｔ４ｄが半導体チップにレイアウトされた際のレイアウトイメージ図である。
【００５７】
また、図４は、ギルバートセル回路を構成するトランジスタＴ５ａ〜Ｔ５ｄ，Ｔ６ａ〜Ｔ６ｄが半導体チップにレイアウトされた際のレイアウトイメージ図である。
【００５８】
図示するように、トランジスタＴ１とトランジスタＴ２、トランジスタＴ３とトランジスタＴ４、ならびにトランジスタＴ５とトランジスタＴ６を構成するトランジスタがたすきがけ状にそれぞれレイアウトされている。
【００５９】
たとえば、トランジスタＴ１，Ｔ２では、トランジスタＴ１ａ〜Ｔ１ｄ，Ｔ２ａ〜Ｔ２ｄをそれぞれ２つに分割し、それらがクロスするようにたすきがけ状にレイアウトされている。
【００６０】
同様に、トランジスタＴ３，Ｔ４、およびトランジスタＴ５，Ｔ６においても、トランジスタＴ３ａ〜Ｔ３ｄ，Ｔ４ａ〜Ｔ４ｄ、ならびにトランジスタＴ５ａ〜Ｔ５ｄ，Ｔ６ａ〜Ｔ６ｄは、それぞれ２つに分割され、それらがクロスするようにたすきがけ状にレイアウトされている。
【００６１】
このように、トランジスタＴ１〜Ｔ４を均等分割し、たすきがけ状にそれぞれレイアウトすることによって、各トランジスタＴ１〜Ｔ４に与える熱の影響を均一にすることができる。
【００６２】
図５は、半導体チップにレイアウトされるトランジスタＴ１〜Ｔ４のレイアウトの一例を示す図である。
【００６３】
図５において、左上方には、トランジスタＴ１のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ１ａ，Ｔ１ｂがマルチレイアウトされており、その下方にはトランジスタＴ２のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ２ｃ，Ｔ２ｄがマルチレイアウトされている。
【００６４】
トランジスタＴ１ａ，Ｔ１ｂの右側には、トランジスタＴ２のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ２ａ，Ｔ２ｂがマルチレイアウトされており、その下方には、トランジスタＴ１のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ１ｃ，Ｔ１ｄがマルチレイアウトされている。
【００６５】
さらに、その右上方には、トランジスタＴ３のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ３ａ，Ｔ３ｂがマルチレイアウトされており、その下方にはトランジスタＴ４のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ４ｃ，Ｔ４ｄがマルチレイアウトされている。
【００６６】
そして、トランジスタＴ３ａ，Ｔ３ｂの右側には、トランジスタＴ４のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ４ａ，Ｔ４ｂがマルチレイアウトされており、その下方には、トランジスタＴ３のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ３ｃ，Ｔ３ｄがマルチレイアウトされている。
【００６７】
図６は、半導体チップにマルチレイアウトされたトランジスタＴ１ａ，Ｔ１ｂの一例を示すレイアウト図である。
【００６８】
トランジスタＴ１ａは、２つのトランジスタＴａ１，Ｔａ２から構成されており、同様にトランジスタＴ１ｂにおいても、２つのトランジスタＴｂ１，Ｔｂ２から構成されている。
【００６９】
これらトランジスタＴａ１，Ｔａ２、およびトランジスタＴｂ１，Ｔｂ２は、エミッタＥ、コレクタＣ、ベースＢがそれぞれ共通接続されたマルチレイアウトとなっている。
【００７０】
また、トランジスタＴ１〜Ｔ４が、たとえば、奇数個のトランジスタによって構成されている場合であっても、該トランジスタＴ１〜Ｔ４を分割してたすきがけ状にそれぞれレイアウトするようにしてもよい。
【００７１】
さらに、トランジスタＴ１〜Ｔ４が、たとえば、奇数個のトランジスタによって構成されている場合には、図１２に示すように、トランジスタＴ１〜Ｔ４を３：２に分割してたすきがけ状にそれぞれレイアウトするようにしてもよい。
【００７２】
たとえば、トランジスタＴ１〜Ｔ４が、図１２に示すように、トランジスタＴ１ａ〜Ｔ１ｅ、トランジスタＴ２ａ〜Ｔ２ｅ、トランジスタＴ３ａ〜Ｔ３ｅ、およびトランジスタＴ４ａ〜Ｔ４ｅの５つからそれぞれ構成されている場合には、これらトランジスタＴ１ａ〜Ｔ１ｅ，Ｔ２ａ〜Ｔ２ｅ、ならびにトランジスタＴ３ａ〜Ｔ３ｅ，トランジスタＴ４ａ〜Ｔ４ｅを３：２にそれぞれ分割してたすきがけ状にレイアウトする。
【００７３】
この場合においても、各トランジスタＴ１〜Ｔ４に与える熱の影響を少なくすことができるが、熱的影響をより均一にする場合にはトランジスタＴ１〜Ｔ４を均等分割してたすきがけ状にそれぞれレイアウトするほうがよい。
【００７４】
さらに、図７は、半導体チップにレイアウトされるトランジスタＴ５，Ｔ６のレイアウトの一例を示す図である。
【００７５】
図７の左側には、トランジスタＴ５のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ５ａ，Ｔ５ｂがマルチレイアウトされており、その右方にはトランジスタＴ６のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ６ａ，Ｔ６ｂがマルチレイアウトされている。
【００７６】
そして、トランジスタＴ６ａ，Ｔ６ｂの右方には、トランジスタＴ５のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ５ｃ，Ｔ５ｄがマルチレイアウトされており、その右方にトランジスタＴ６のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ６ｃ，Ｔ６ｄがマルチレイアウトされている。
【００７７】
このようにトランジスタＴ１〜Ｔ６をたすきがけ状にレイアウトすることにより、各々のトランジスタＴ１〜Ｔ６の自己発熱による熱的な干渉を均等にすることができ、ギルバートセル回路を構成するミキサ回路１１，１２のＤＣオフセットを大幅に低減することができる。
【００７８】
これにより、受信モード前にミキサ回路１１，１２を予め動作させることが不要となり、ＲＦ処理部５の消費電流を少なくすることができ、通信移動体システムの待ち受け時間を長くすることができる。
【００７９】
図８は、受信系回路ＲＸＣにおけるミキサ回路１１，１２、位相分周回路１０、高利得増幅部１３，１４の半導体チップ上のレイアウトイメージを示した説明図である。なお、ここでは、高利得増幅部１３，１４におけるローパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４のレイアウトを省略している。
【００８０】
ミキサ回路１１，１２は、ミキサ回路Ｍｐ、ミキサ回路Ｍｄ、およびミキサ回路Ｍｇからなり、図８の左側において、上方から下方にかけて、ミキサ回路Ｍｐ、ミキサ回路Ｍｄ、ならびにミキサ回路Ｍｇがレイアウトされている。
【００８１】
ミキサ回路Ｍｐは、ＰＣＳ１９００の周波数帯の信号を受信した際に動作するミキサである。ミキサ回路Ｍｄは、ＤＣＳ１８００の周波数帯の信号を受信した際に動作するミキサである。ミキサ回路Ｍｇは、ＧＳＭ系の周波数帯の信号を受信時に動作するミキサ回路である。
【００８２】
また、ミキサ回路１１，１２の右側には、位相分周回路１０が設けられている。この位相分周回路１０は、上方から下方にかけて、位相分周回路１０ａ〜１０ｃがレイアウトされた構成からなる。
【００８３】
位相分周回路１０ａは、ＰＣＳ１９００の周波数帯の信号を受信した際に動作し、位相分周回路１０ｂは、ＤＣＳ１８００の周波数帯の信号を受信した際に動作する。位相分周回路１０ｃは、ＧＳＭ系の周波数帯の信号を受信時に動作する。
【００８４】
そして、位相分周回路１０の右側には、高利得増幅部１３が配置されており、該高利得増幅部１３の右側には、高利得増幅部１４が配置されている。これら高利得増幅部１３，１４とミキサ回路１１，１２とは、前述したようにＤＣ結合（ダイレクトカップリング）されている。
【００８５】
高利得増幅部１３は、上方から下方にかけて、利得制御アンプＰＧＡ１１〜ＰＧＡ１３、およびアンプＡＭＰ１がレイアウトされている。同様に、高利得増幅部１４は、上方から下方にかけて、利得制御アンプＰＧＡ２１〜ＰＧＡ２３、ならびにアンプＡＭＰ２がレイアウトされている。
【００８６】
利得制御アンプＰＧＡ１１〜ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３は、たとえば、１倍、２倍、４倍、および８倍とゲインが切り替えられる構成となっている。
【００８７】
図９は、利得制御アンプＰＧＡ１２（，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３）にそれぞれ設けられたアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のレイアウトイメージ図であり、図１０は、利得制御アンプＰＧＡ１１に設けられたアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のレイアウトイメージ図である。
【００８８】
図９に示すように、利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３は、左側から右側にかけて、８倍のゲインのアンプＧＡ８、４倍のゲインのＧＡ４、２倍のゲインのアンプＧＡ２、および１倍のゲインのアンプＧＡ１がレイアウトされている。
【００８９】
一方、利得制御アンプＰＧＡ１１は、図１０に示すように、利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３とは逆に、左側から右側にかけて、１倍のゲインのアンプＧＡ１、２倍のゲインのアンプＧＡ２、４倍のゲインのＧＡ４、ならびに８倍のゲインのアンプＧＡ８がレイアウトされている。
【００９０】
図１１は、利得制御アンプＰＧＡ１１（〜ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３）の等価回路図である。
【００９１】
アンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１は、トランジスタＴＧ１，ＴＧ２、トランジスタＴＧ３，ＴＧ４、トランジスタＴＧ５，ＴＧ６、およびトランジスタＴＧ７，ＴＧ８からそれぞれ構成された差動増幅回路からなる。
【００９２】
トランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のコレクタには、抵抗Ｒ１を介して電源電圧ＶＣＣが接続されている。トランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８のコレクタには、抵抗Ｒ２を介して電源電圧ＶＣＣが接続されている。
【００９３】
これらトランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のコレクタ、およびトランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８のコレクタが利得制御アンプの出力部となる。
【００９４】
また、トランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のベース、およびトランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８ベースには、ミキサ回路１１，１２からの信号がそれぞれ入力されるように接続されている。
【００９５】
トランジスタＴＧ１〜ＴＧ４のエミッタには、抵抗Ｒ３〜Ｒ６の一方の接続部がそれぞれ接続されている。抵抗Ｒ３，Ｒ４の他方の接続部には、スイッチＳＴＷ１，ＳＴＷ２の一方の接続部が接続されており、抵抗Ｒ５，Ｒ６の他方の接続部には、スイッチＳＴＷ３，ＳＴＷ４の一方の接続部が接続されている。
【００９６】
トランジスタＴＧ５，ＴＧ６のエミッタには、スイッチＳＴＷ５，ＳＴＷ６の一方の接続部が接続されている。これらトランジスタＴＧ５，ＴＧ６のエミッタ間には、抵抗Ｒ７が並列接続されている。
【００９７】
トランジスタＴＧ７，ＴＧ８のエミッタには、スイッチＳＴＷ７，ＳＴＷ８の一方の接続部が接続されており、該トランジスタＴＧ７，ＴＧ８のエミッタ間には、抵抗Ｒ８が並列接続されている。
【００９８】
また、スイッチＳＴＷ１，ＳＴＷ３，ＳＴＷ５，ＳＴＷ７の他方の接続部、およびスイッチＳＴＷ２，ＳＴＷ４，ＳＴＷ６，ＳＴＷ８の他方の接続部は、それぞれ共通接続されて基準電位ＶＳＳに接続されている。
【００９９】
スイッチＳＴＷ１〜ＳＴＷ８の制御端子には、制御信号が入力されるようにそれぞれ接続されており、該スイッチＳＴＷ１〜ＳＴＷ８は、制御信号に基づいてＯＮ／ＯＦＦ制御が行われる。制御信号が入力されると、スイッチＳＴＷ１，ＳＴＷ２、スイッチＳＴＷ３，ＳＴＷ４、スイッチＳＴＷ５，ＳＴＷ６、またはスイッチＳＴＷ７，ＳＴＷ８のいずれかがＯＮとなる。
【０１００】
このように、利得制御アンプは、抵抗Ｒ３〜Ｒ８の抵抗値を変えることによってアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のゲイン変更を行っている。この図１１においては、利得制御アンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１の抵抗値が、たとえば、Ｒ３，Ｒ４は１４５Ω程度、Ｒ５，Ｒ６は３４０Ω程度、Ｒ７は１．４８ＫΩ程度、抵抗Ｒ８は３．０６ＫΩ程度に設定されている。
【０１０１】
さらに、図からも分かるようにアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１の位置により、位相分周回路１０ａの自己発熱による熱的な影響が大きく異なることになる。
【０１０２】
たとえば、ＰＣＳ１９００の周波数帯の信号を受信し、位相分周回路１０ａが動作した場合、利得制御アンプＰＧＡ１１のアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１が他の利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３と同様のレイアウトであれば、すなわち、アンプＧＡ８が位相分周回路１０ａの最も近くにレイアウトされていれば、ゲインの最も大きいアンプＧＡ８が位相分周回路１０ａの自己発熱による影響を受けてしまい、ＤＣオフセットドリフトを発生してしまうことになる。
【０１０３】
よって、位相分周回路１０ａに最も近い初段の利得制御アンプＰＧＡ１１を構成するアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１を、位相分周回路１０ａに近づくに従ってゲインが小さくなるようにレイアウトすることによって、最もゲインの大きいアンプＧＡ８が位相分周回路１０ａによる熱的な影響を受けることを防止でき、ＤＣオフセットドリフトを低減することができる。
【０１０４】
それにより、本実施の形態によれば、ＤＣオフセットドリフトを大幅に低減することができるので、通信移動体システムの受信感度を向上させることができるとともに、低消費電力化を実現することができる。
【０１０５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０７】
（１）ＤＣオフセットドリフトを大幅に改善することができ、受信信号の受信感度を向上することができる。
【０１０８】
（２）また、受信モードの前にミキサ部を予め動作させなくてもよいので、半導体集積回路装置の消費電流を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による通信移動体システムのブロック図である。
【図２】図１の通信移動体システムに設けられたミキサ部の等価回路図である。
【図３】図２のミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図である。
【図４】図２のミキサ部におけるギルバートセル回路を構成する下段のトランジスタのイメージレイアウト図である。
【図５】図３のギルバートセル回路を構成する上段のトランジスタにおけるチップレイアウト図である。
【図６】図３のマルチレイアウトされたトランジスタの一例を示すチップレイアウト図である。
【図７】図４のトランジスタにおける半導体チップのレイアウト図である。
【図８】図１の通信移動体システムに設けられたミキサ回路、位相分周回路、高利得増幅部における半導体チップ上のレイアウトイメージを示した説明図である。
【図９】図８の高利得増幅部に設けられた利得制御アンプのレイアウトイメージ図である。
【図１０】図８の高利得増幅部に設けられた利得制御アンプの他の例を示すレイアウトイメージ図である。
【図１１】図８の高利得増幅部における等価回路図である。
【図１２】本発明の他の実施の形態によるミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図である。
【図１３】本発明者が検討したＲＦ処理用の半導体集積回路装置の受信部におけるミキサ部の等価回路図である。
【符号の説明】
１ 送受信用アンテナ
２ アンテナスイッチ
３ 高周波フィルタ
４ 高周波電力増幅回路
５ ＲＦ処理部（半導体集積回路装置）
６ ベースバンド回路
３ａ フィルタ
３ｂ フィルタ
３ｃ フィルタ
７〜９ ローノイズアンプ
１０ 位相分周回路（位相分周部）
１０ａ〜１０ｃ 位相分周回路
１１，１２ ミキサ回路（ミキサ部）
１３，１４ 高利得増幅部（増幅部）
１５ オフセットキャンセル回路
１６ 発振回路
１７ 分周回路
１８ 位相分周回路
１９，２０ 変調回路
２１ 加算器
２２ 送信用発振回路
２２ａ，２２ｂ 発振回路
２３ オフセットミキサ
２４ アナログ位相比較器
２５ ディジタル位相比較器
２６ ループフィルタ
２７ 制御回路
２８ ＲＦシンセサイザ
２９ ＩＦシンセサイザ
３０ 基準発振回路
３１ 高周波用発振回路
ＲＸＣ 受信系回路
ＴＸＣ 送信系回路
ＣＴＣ 制御系回路
ＬＰＦ１１〜ＬＰＦ１４ ローパスフィルタ
ＬＰＦ２１〜ＬＰＦ２４ ローパスフィルタ
ＰＧＡ１１〜ＰＧＡ１３ 利得制御アンプ（可変増幅器）
ＰＧＡ２１〜ＰＧＡ２３ 利得制御アンプ（可変増幅器）
ＡＭＰ１，ＡＭＰ２ アンプ（増幅器）
ＳＷ１〜ＳＷ３ スイッチ
ＣＲＧ コントロールレジスタ
Ｔ１〜Ｔ６ トランジスタ
Ｔ１ａ，Ｔ１ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ２ａ，Ｔ２ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ１ｃ，Ｔ１ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ２ｃ，Ｔ２ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ３ａ，Ｔ３ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ４ａ，Ｔ４ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ３ｃ，Ｔ３ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ４ｃ，Ｔ４ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ５ａ，Ｔ５ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ６ａ，Ｔ６ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ５ｃ，Ｔ５ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ６ｃ，Ｔ６ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｍｐ ミキサ回路
Ｍｄ ミキサ回路
Ｍｇ ミキサ回路
ＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１ アンプ
ＴＧ１〜ＴＧ８ トランジスタ
Ｒ１〜Ｒ８ 抵抗
ＳＴＷ１〜ＳＴＷ８ スイッチ
【発明の属する技術分野】
本発明は、無線信号の送受信技術に関し、特に、ダイレクトコンバージョン方式を用いた携帯電話などにおける受信感度の向上に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、移動体通信の１つとして携帯電話が広く普及しており、その機能に対しても多様性が求められている。この携帯電話においては、電子部品の削減やプリント配線基板の面積低減などを目的として、ＲＦ（高周波）処理用の半導体集積回路装置の受信部にダイレクトコンバージョン方式を採用しているものがある。
【０００３】
このダイレクトコンバージョン方式では、アンテナで受信した８００ＭＨｚ〜２ＧＨｚ帯域の微少信号を１つのミキサ回路によって直接音声帯域（〜数十ＫＨｚ程度）の信号に変換する。
【０００４】
【発明が解決しようとする課題】
ところが、上記のような携帯電話などにおけるダイレクトコンバージョン方式による信号変換技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
図１３は、本発明者が検討したＲＦ（高周波）処理用の半導体集積回路装置の受信部におけるミキサ部の等価回路図である。図示するように、ミキサ部は、トランジスタＴ１ｉ〜Ｔ６ｉからなるＩミキサ、およびトランジスタＴ１ｑ〜Ｔ６ｑからなるＱミキサを備え、これらＩミキサ、Ｑミキサは、いわゆるギルバートセル構成となっている。
【０００６】
ミキサ部は、受信モード以外では電流が流れず、該受信モードとなると電流が流れ始める。このとき、自ら流れる電流によってトランジスタＴ１ｉ〜Ｔ６ｉ，Ｔ１ｑ〜Ｔ６ｑがそれぞれ自己発熱する。
【０００７】
半導体チップ上におけるレイアウトは、Ｉミキサ、ならびにＱミキサがそれぞれ隣り合ったレイアウトとなっているが、自己発熱により周辺のトランジスタにおよぶ影響がトランジスタのレイアウトによって均等でないためにＤＣオフセットが発生してしまい、受信感度の劣化などを招いてしまうという問題がある。
【０００８】
たとえば、ＱミキサのトランジスタＴ４ｑに最も隣接してレイアウトされるＩミキサのトランジスタＴ４ｉでは、該トランジスタＴ４ｑ、およびＩミキサのトランジスタＴ３ｉの熱的影響を受けてしまうことになる。
【０００９】
一方、ＱミキサのトランジスタＴ４ｑからに最も離れてレイアウトされるＩミキサのトランジスタＴ１ｉでは、同じＱミキサのトランジスタＴ２ｉの熱影響を受けるだけとなる。
【００１０】
また、トランジスタの自己発熱によるＤＣオフセットを防止するために、受信期間となる前にミキサ部を予め動作させておき、該トランジスタの熱的な干渉が飽和した時点で受信モードとすることもできるが、この場合、無駄な消費電流を増やしてしまい、携帯電話などにおいては待ち受け時間が短くなってしまうという問題がある。
【００１１】
本発明の目的は、ギルバートセル回路を構成するトランジスタの自己発熱による熱的干渉を低減し、信号の受信感度を大幅に向上することのできる半導体集積回路装置を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の半導体集積回路装置は、受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、該ギルバートセル回路を構成する各々のトランジスタは、１つ以上のマルチレイアウト用トランジスタからなる第１、および第２のトランジスタを並列接続した構成からなり、半導体チップのレイアウトにおいて、少なくともギルバートセル回路の上段のトランジスタは、第１トランジスタ部と第２のトランジスタ部とをたすきがけ状にそれぞれ配置したものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
（２）本発明の半導体集積回路装置は、受信信号を復調して音声帯域信号に変換するミキサ部と、該ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成してミキサ部に出力する位相分周部とを備え、該増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に利得が固定された増幅器とが直列接続された構成からなり、半導体チップのレイアウトにおいて、ミキサ部と増幅部との間に位相分周部が配置され、初段の可変増幅器に設けられた増幅回路が、位相分周部に接近するに従って利得が小さくなるように配置されたものである。
（３）本発明の半導体集積回路装置は、ＰＣＳモードの際に受信信号を復調して音声帯域信号に変換する第１のミキサ、およびＧＭＳモードの際に受信信号を復調して音声帯域信号に変換する第２のミキサとよりなるミキサ部と、該ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成してミキサ部に出力する位相分周部とを備え、該増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に設けられ、増幅回路に直列接続され、その利得が固定された増幅器とを有し、半導体チップのレイアウトにおいて、ミキサ部と増幅部との間に位相分周部が配置され、初段の可変増幅器に設けられた増幅回路が、位相分周部に接近するに従って利得が小さくなるように配置されたものである。
（４）本発明の半導体集積回路装置は、受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、ギルバートセル回路を構成する各々のトランジスタは、偶数個のマルチレイアウト用トランジスタをそれぞれ有する第１、および第２のトランジスタ部を並列接続した構成からなり、半導体チップのレイアウトにおいて、少なくともギルバートセル回路の上段のトランジスタは、第１トランジスタ部と第２のトランジスタ部とをたすきがけ状にそれぞれ配置したものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１６】
図１は、本発明の実施の形態による通信移動体システムのブロック図、図２は、図１の通信移動体システムに設けられたミキサ部の等価回路図、図３は、図２のミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図、図４は、図２のミキサ部におけるギルバートセル回路を構成する下段のトランジスタのイメージレイアウト図、図５は、図３のギルバートセル回路を構成する上段のトランジスタにおけるチップレイアウト図、図６は、図３のマルチレイアウトされたトランジスタの一例を示すチップレイアウト図、図７は、図４のトランジスタにおける半導体チップのレイアウト図、図８は、図１の通信移動体システムに設けられたミキサ回路、位相分周回路、高利得増幅部における半導体チップ上のレイアウトイメージを示した説明図、図９は、図８の高利得増幅部に設けられた利得制御アンプのレイアウトイメージ図、図１０は、図８の高利得増幅部に設けられた利得制御アンプの他の例を示すレイアウトイメージ図、図１１は、図８の高利得増幅部における等価回路図である。
【００１７】
本実施の形態において、通信移動体システムは、たとえば、携帯電話などの通信システムである。この通信移動体システムは、図１に示すように、送受信用アンテナ１、アンテナスイッチ２、高周波フィルタ３、高周波電力増幅回路４、ＲＦ処理部（半導体集積回路装置）５、およびベースバンド回路（ＬＳＩ）６などから構成されている。
【００１８】
アンテナ１は、信号電波の送受信を行う。アンテナスイッチ２は、送受信した信号を切り替える。高周波フィルタ３は、受信信号から不要波を除去するＳＡＷフィルタなどからなる。
【００１９】
高周波電力増幅回路４は、送信信号を増幅する。ＲＦ処理部５は、受信信号を復調したり、送信信号を変調したりする。このＲＦ処理部５は、１つの半導体チップ上に半導体集積回路として構成される。ベースバンド回路６は、送信データをＩ信号、Ｑ信号に変換したりＲＦ処理部５を制御する。
【００２０】
特に制限されるものでないが、ＲＦ処理部５は、ＧＳＭ８５０とＧＳＭ９００、ＤＣＳ１８００、ＰＣＳ１９００の４つの通信方式による信号の変復調が可能に構成されている。
【００２１】
また、これに応じて、高周波フィルタ３は、ＧＳＭ系の周波数帯の受信信号を通過させるフィルタ３ａと、ＤＣＳ１８００の周波数帯の受信信号を通過させるフィルタ３ｂと、ＰＣＳ１９００の周波数帯の受信信号を通過させるフィルタ３ｃとが設けられる。ＧＳＭ８５０とＧＳＭ９００は周波数帯が近いので、この場合では共通のフィルタ３ａによってフィルタリングされる。
【００２２】
また、ＲＦ処理部５は、大きく分けると、受信系回路ＲＸＣと、送信系回路ＴＸＣと、それ以外の制御回路やクロック系回路などの送受信系に共通の回路からなる制御系回路ＣＴＣとで構成される。
【００２３】
受信系回路ＲＸＣは、ローノイズアンプ７〜９、位相分周回路（位相分周部）１０、ミキサ回路（ミキサ部）１１，１２、高利得増幅部（増幅部）１３，１４、オフセットキャンセル回路１５などからなる。
【００２４】
ローノイズアンプ７〜９は、受信信号を増幅するアンプである。位相分周回路１０は、後述する高周波用発振回路（ＲＦＶＣＯ）３１で生成された発振信号φＲＦを分周し互いに９０°位相がずれた直交信号を生成する。
【００２５】
ミキサ回路１１，１２は、ローノイズアンプ７〜９で増幅された受信信号に分周回路１０で分周された直交信号を合成することで復調を行う復調回路である。高利得増幅部１３，１４は、復調されたＩ，Ｑ信号をそれぞれ増幅してベースバンド回路６へ出力する。オフセットキャンセル回路１５は、高利得増幅部１３，１４内のアンプの入力ＤＣオフセットをキャンセルする。
【００２６】
高利得増幅部１３は、複数のローパスフィルタＬＰＦ１１，ＬＰＦ１２，ＬＰＦ１３，ＬＰＦ１４と利得制御アンプ（可変増幅器）ＰＧＡ１１，ＰＧＡ１２，ＰＧＡ１３とが交互に直列形態に接続され、最終段に利得が固定のアンプ（増幅器）ＡＭＰ１が接続された構成を有しており、Ｉ信号を増幅してベースバンド回路６へ出力する。
【００２７】
また、高利得増幅部１４も同様に、複数のローパスフィルタＬＰＦ２１，ＬＰＦ２２，ＬＰＦ２３，ＬＰＦ２４と利得制御アンプ（可変増幅器）ＰＧＡ２１，ＰＧＡ２２，ＰＧＡ２３とが交互に直列形態に接続され、最終段に利得が固定のアンプ（増幅器）ＡＭＰ２が接続された構成を有しており、Ｑ信号を増幅してベースバンド回路６へ出力する。
【００２８】
オフセットキャンセル回路１５は、各利得制御アンプＰＧＡ１１〜ＰＧＡ２３に対応して設けられ入力端子間を短絡した状態におけるそれらの出力電位差をディジタル信号に変換するＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換回路と、これらのＡ／Ｄ変換回路による変換結果に基づき対応する利得制御アンプＰＧＡ１１〜ＰＧＡ２３の出力のＤＣオフセットを「０」とするような入力オフセット電圧を生成し差動入力に対して与えるＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換回路と、これらのＡ／Ｄ変換回路とＤ／Ａ変換回路とを制御してオフセットキャンセル動作を行わせる制御回路などから構成される。
【００２９】
送信系回路ＴＸＣは、発振回路（ＩＦＶＣＯ）１６、分周回路１７、位相分周回路１８、変調回路１９，２０、加算器２１、送信用発振回路（ＴＸＶＣＯ）２２、オフセットミキサ２３、アナログ位相比較器２４、ディジタル位相比較器２５、ループフィルタ２６などから構成されている。
【００３０】
発振回路（ＩＦＶＣＯ）１６は、たとえば６４０ＭＨｚ程度の中間周波数の発振信号φＩＦを生成する。分周回路１７は、発振回路１６で生成された発振信号φＩＦを１／４分周して１６０ＭＨｚ程度の信号を生成する。
【００３１】
位相分周回路１８は、該分周回路１７で分周された信号をさらに分周しかつ互いに９０°位相がずれた直交信号を生成する。変調回路１９，２０は、生成された直交信号をベースバンド回路６から供給されるＩ信号とＱ信号により変調をかける。
【００３２】
加算器２１は、変調された信号を合成する。送信用発振回路（ＴＸＶＣＯ）２２は、所定の周波数の送信信号φＴＸを発生する。オフセットミキサ２３は、送信用発振回路２２から出力される送信信号φＴＸをカプラなどで抽出したフィードバック信号と高周波用発振回路３１で生成された発振信号φＲＦを分周した信号φＲＦ’とを合成することでそれらの周波数差に相当する周波数の信号を生成する。
【００３３】
アナログ位相比較器２４、およびディジタル位相比較器２５は、オフセットミキサ２３の出力と加算器２１で合成された信号ＴＸＩＦとを比較して位相差を検出する。ループフィルタ２６は、位相検出回路２４，２５の出力に応じた電圧を生成する。
【００３４】
なお、ループフィルタ２６を構成する抵抗および容量は、外付け素子としてＲＦ処理部５の外部端子に接続される。送信用発振回路２２は、ＧＳＭ８５０とＧＳＭ９００の送信信号を生成する発振回路２２ａと、ＤＣＳ１８００とＰＣＳ１９００の送信信号を生成する発振回路２２ｂとからなる。
【００３５】
このように発振回路を２つ設けているのは、送信用発振回路は、高周波用発振回路３１や中間周波数の発振回路１６に比べて周波数の可変範囲が広く１つの発振回路ですべてカバーできる回路を設計するのは容易でないためである。
【００３６】
アナログ位相比較器２４とディジタル位相比較器２５とが設けられているのは、ＰＬＬ回路の動作開始時における引き込み動作を早くするためである。具体的には、送信開始時は先ずディジタル位相比較器２５で位相比較を行い、その後アナログ位相比較器２４に切り替えることで、高速で位相ループをロックさせることができる。
【００３７】
また、ＲＦ処理部５のチップ上には、制御回路２７、ＲＦシンセサイザ２８、ＩＦシンセサイザ２９、基準発振回路（ＶＣＸＯ）３０が設けられている。
【００３８】
制御回路２７は、チップ全体の制御を司る。ＲＦシンセサイザ２８は、高周波用発振回路３１と共にＲＦ用ＰＬＬ回路を構成する。ＩＦシンセサイザ２９は、中間周波数の発振回路１６と共にＩＦ用ＰＬＬ回路を構成する。基準発振回路３０は、ＲＦシンセサイザ２８、ならびにＩＦシンセサイザ２９の基準信号となるクロック信号φｒｅｆを生成する。
【００３９】
ＲＦシンセサイザ２８、ＩＦシンセサイザ２９は、位相比較回路とチャージポンプとループフィルタなどでそれぞれ構成される。なお、基準発振信号φｒｅｆは周波数精度の高いことが要求されるため、基準発振回路３０には外付けの水晶振動子が接続される。基準発振信号φｒｅｆとしては、２６ＭＨｚあるいは１３ＭＨｚのような周波数が選択される。かかる周波数の水晶振動子は比較的安価に手に入るからである。
【００４０】
図１において１／２，１／４などの分数が付記されているブロックはそれぞれ分周回路、符号Ｂｕｆで示されているのはバッファ回路である。また、ＳＷ１，ＳＷ２は、ＧＳＭ方式に従った送受信を行うＧＳＭモードとＤＣＳまたはＰＣＳ方式に従った送受信を行うＤＣＳ／ＰＣＳモードとで接続状態が切り替えられて、伝達される信号の分周比を選択するスイッチである。
【００４１】
ＳＷ３は送信時にベースバンド回路６からのＩ，Ｑ信号を変調用ミキサ１９，２０に供給すべくオン、オフ制御されるスイッチである。これらのスイッチＳＷ１〜ＳＷ３は制御回路２７からの信号によって制御される。
【００４２】
制御回路２７には、コントロールレジスタＣＲＧが設けられ、このレジスタＣＲＧはベースバンド回路６からの信号に基づいて設定が行われる。具体的には、ベースバンド回路６からＲＦ処理部５に対して同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてロードイネーブル信号ＬＥＮとが供給されており、制御回路２７は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路６から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、上記コントロールレジスタＣＲＧにセットする。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンド回路６はマイクロプロセッサなどから構成される。
【００４３】
コントロールレジスタＣＲＧは、特に制限されるものでないが、高周波用発振回路（ＲＦＶＣＯ）３１や中間周波数の発振回路１６におけるＶＣＯの周波数測定を開始させる制御ビットや、受信モード、送信モード、アイドルモード、ウォームアップモードなどのモードを指定するビットフィールドなどが設けられる。
【００４４】
ここで、アイドルモードは待ち受け時などごく一部の回路のみ動作し少なくとも発振回路を含む大部分の回路が停止するスリープ状態となるモード、ウォームアップモードは送信または受信の直前にＰＬＬ回路を起動させるモードである。
【００４５】
この実施例では、位相検出回路２４，２５と、ループフィルタ２６、送信用発振回路２２ａ，２２ｂ、およびオフセットミキサ２３とによって周波数変換を行う送信用ＰＬＬ回路（ＴＸＰＬＬ）が構成される。
【００４６】
本実施例のマルチバンド方式の無線通信システムでは、たとえばベースバンド回路６からの指令によって制御回路２７が、送受信時に高周波用発振回路３１の発振信号の周波数φＲＦを使用するチャネルに応じて変更すると共に、ＧＳＭモードかＤＣＳ／ＰＣＳモードかに応じて上記スイッチＳＷ２を切り替えることで、オフセットミキサ２３に供給される信号の周波数が変更されることによって送信周波数の切り替えが行われる。
【００４７】
中間周波用発振回路１６の発振周波数はＧＳＭ、ＤＣＳ、ＰＣＳいずれの場合にも６４０ＭＨｚに設定され、これが分周回路１７と位相分周回路１８で、１／８に分周されて８０ＭＨｚの搬送波（ＴＸＩＦ）が生成されて変調が行われる。
【００４８】
一方、高周波用発振回路３１の発振周波数は、受信モードと送信モードとで異なる値に設定される。高周波用発振回路３１の発振周波数ｆＲＦは、送信モードでは、たとえばＧＳＭ８５０の場合３６１６〜３７１６ＭＨｚに、ＧＳＭ９００の場合３８４０〜３９８０ＭＨｚに、またＤＣＳの場合３６１０〜３７３０ＭＨｚに、さらにＰＣＳの場合３８６０〜３９８０ＭＨｚに設定され、これが分周回路でＧＳＭの場合は１／４に分周され、またＤＣＳとＰＣＳの場合は１／２に分周されてφＲＦ’としてオフセットミキサ２３に供給される。
【００４９】
オフセットミキサ２３では、このφＲＦ’と送信用発振回路４からの送信用発振信号φＴＸの周波数の差（ｆＲＦ’−ｆＴＸ）に相当する信号が出力され、この差信号の周波数が変調信号ＴＸＩＦの周波数と一致するように送信用ＰＬＬ（ＴＸＰＬＬ）が動作する。
【００５０】
言いかえると、送信用発振回路２２は、高周波用発振回路３１からの発振信号φＲＦ’の周波数（ｆＲＦ／４）と変調信号ＴＸＩＦの周波数（ｆＴＸ）の差に相当する周波数で発振するように制御される。これが、いわゆるオフセットＰＬＬ方式と呼ばれるシステムにおける送信動作である。
【００５１】
また、ＲＦ処理部５におけるミキサ回路１１（，１２）の回路構成について説明する。
【００５２】
図２は、ミキサ回路１１（，１２）の等価回路図である。ミキサ回路１１（，１２）は、トランジスタＴ１〜Ｔ６からなり、これらトランジスタＴ１〜Ｔ６によってギルバートセル回路が構成されている。このギルバートセル回路において、上段がトランジスタＴ１〜Ｔ４によって構成され、下段がトランジスタＴ５，Ｔ６によって構成される。
【００５３】
トランジスタＴ１，Ｔ３のコレクタ、およびトランジスタＴ２，Ｔ４のコレクタが、ミキサ回路１１（，１２）の出力部となり、後段の高利得増幅部１３（，１４）にＤＣ結合（ダイレクトカップリング）されている。
【００５４】
また、トランジスタＴ１〜Ｔ６は、４つのトランジスタによってそれぞれ構成されている。たとえば、トランジスタＴ１は、トランジスタＴ１ａ〜Ｔ１ｄが並列接続された構成からなる。
【００５５】
同様に、トランジスタＴ２〜Ｔ６は、トランジスタＴ２ａ〜Ｔ２ｄ、トランジスタＴ３ａ〜Ｔ３ｄ、トランジスタＴ４ａ〜Ｔ４ｄ、トランジスタＴ５ａ〜Ｔ５ｄ、およびトランジスタＴ６ａ〜Ｔ６ｄがそれぞれ並列接続された構成からなる。
【００５６】
図３は、ギルバートセル回路を構成するトランジスタＴ１ａ〜Ｔ１ｄ，Ｔ２ａ〜Ｔ２ｄ，Ｔ３ａ〜Ｔ３ｄ，Ｔ４ａ〜Ｔ４ｄが半導体チップにレイアウトされた際のレイアウトイメージ図である。
【００５７】
また、図４は、ギルバートセル回路を構成するトランジスタＴ５ａ〜Ｔ５ｄ，Ｔ６ａ〜Ｔ６ｄが半導体チップにレイアウトされた際のレイアウトイメージ図である。
【００５８】
図示するように、トランジスタＴ１とトランジスタＴ２、トランジスタＴ３とトランジスタＴ４、ならびにトランジスタＴ５とトランジスタＴ６を構成するトランジスタがたすきがけ状にそれぞれレイアウトされている。
【００５９】
たとえば、トランジスタＴ１，Ｔ２では、トランジスタＴ１ａ〜Ｔ１ｄ，Ｔ２ａ〜Ｔ２ｄをそれぞれ２つに分割し、それらがクロスするようにたすきがけ状にレイアウトされている。
【００６０】
同様に、トランジスタＴ３，Ｔ４、およびトランジスタＴ５，Ｔ６においても、トランジスタＴ３ａ〜Ｔ３ｄ，Ｔ４ａ〜Ｔ４ｄ、ならびにトランジスタＴ５ａ〜Ｔ５ｄ，Ｔ６ａ〜Ｔ６ｄは、それぞれ２つに分割され、それらがクロスするようにたすきがけ状にレイアウトされている。
【００６１】
このように、トランジスタＴ１〜Ｔ４を均等分割し、たすきがけ状にそれぞれレイアウトすることによって、各トランジスタＴ１〜Ｔ４に与える熱の影響を均一にすることができる。
【００６２】
図５は、半導体チップにレイアウトされるトランジスタＴ１〜Ｔ４のレイアウトの一例を示す図である。
【００６３】
図５において、左上方には、トランジスタＴ１のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ１ａ，Ｔ１ｂがマルチレイアウトされており、その下方にはトランジスタＴ２のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ２ｃ，Ｔ２ｄがマルチレイアウトされている。
【００６４】
トランジスタＴ１ａ，Ｔ１ｂの右側には、トランジスタＴ２のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ２ａ，Ｔ２ｂがマルチレイアウトされており、その下方には、トランジスタＴ１のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ１ｃ，Ｔ１ｄがマルチレイアウトされている。
【００６５】
さらに、その右上方には、トランジスタＴ３のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ３ａ，Ｔ３ｂがマルチレイアウトされており、その下方にはトランジスタＴ４のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ４ｃ，Ｔ４ｄがマルチレイアウトされている。
【００６６】
そして、トランジスタＴ３ａ，Ｔ３ｂの右側には、トランジスタＴ４のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ４ａ，Ｔ４ｂがマルチレイアウトされており、その下方には、トランジスタＴ３のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ３ｃ，Ｔ３ｄがマルチレイアウトされている。
【００６７】
図６は、半導体チップにマルチレイアウトされたトランジスタＴ１ａ，Ｔ１ｂの一例を示すレイアウト図である。
【００６８】
トランジスタＴ１ａは、２つのトランジスタＴａ１，Ｔａ２から構成されており、同様にトランジスタＴ１ｂにおいても、２つのトランジスタＴｂ１，Ｔｂ２から構成されている。
【００６９】
これらトランジスタＴａ１，Ｔａ２、およびトランジスタＴｂ１，Ｔｂ２は、エミッタＥ、コレクタＣ、ベースＢがそれぞれ共通接続されたマルチレイアウトとなっている。
【００７０】
また、トランジスタＴ１〜Ｔ４が、たとえば、奇数個のトランジスタによって構成されている場合であっても、該トランジスタＴ１〜Ｔ４を分割してたすきがけ状にそれぞれレイアウトするようにしてもよい。
【００７１】
さらに、トランジスタＴ１〜Ｔ４が、たとえば、奇数個のトランジスタによって構成されている場合には、図１２に示すように、トランジスタＴ１〜Ｔ４を３：２に分割してたすきがけ状にそれぞれレイアウトするようにしてもよい。
【００７２】
たとえば、トランジスタＴ１〜Ｔ４が、図１２に示すように、トランジスタＴ１ａ〜Ｔ１ｅ、トランジスタＴ２ａ〜Ｔ２ｅ、トランジスタＴ３ａ〜Ｔ３ｅ、およびトランジスタＴ４ａ〜Ｔ４ｅの５つからそれぞれ構成されている場合には、これらトランジスタＴ１ａ〜Ｔ１ｅ，Ｔ２ａ〜Ｔ２ｅ、ならびにトランジスタＴ３ａ〜Ｔ３ｅ，トランジスタＴ４ａ〜Ｔ４ｅを３：２にそれぞれ分割してたすきがけ状にレイアウトする。
【００７３】
この場合においても、各トランジスタＴ１〜Ｔ４に与える熱の影響を少なくすことができるが、熱的影響をより均一にする場合にはトランジスタＴ１〜Ｔ４を均等分割してたすきがけ状にそれぞれレイアウトするほうがよい。
【００７４】
さらに、図７は、半導体チップにレイアウトされるトランジスタＴ５，Ｔ６のレイアウトの一例を示す図である。
【００７５】
図７の左側には、トランジスタＴ５のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ５ａ，Ｔ５ｂがマルチレイアウトされており、その右方にはトランジスタＴ６のトランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ６ａ，Ｔ６ｂがマルチレイアウトされている。
【００７６】
そして、トランジスタＴ６ａ，Ｔ６ｂの右方には、トランジスタＴ５のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ５ｃ，Ｔ５ｄがマルチレイアウトされており、その右方にトランジスタＴ６のトランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）Ｔ６ｃ，Ｔ６ｄがマルチレイアウトされている。
【００７７】
このようにトランジスタＴ１〜Ｔ６をたすきがけ状にレイアウトすることにより、各々のトランジスタＴ１〜Ｔ６の自己発熱による熱的な干渉を均等にすることができ、ギルバートセル回路を構成するミキサ回路１１，１２のＤＣオフセットを大幅に低減することができる。
【００７８】
これにより、受信モード前にミキサ回路１１，１２を予め動作させることが不要となり、ＲＦ処理部５の消費電流を少なくすることができ、通信移動体システムの待ち受け時間を長くすることができる。
【００７９】
図８は、受信系回路ＲＸＣにおけるミキサ回路１１，１２、位相分周回路１０、高利得増幅部１３，１４の半導体チップ上のレイアウトイメージを示した説明図である。なお、ここでは、高利得増幅部１３，１４におけるローパスフィルタＬＰＦ１１〜ＬＰＦ１４，ＬＰＦ２１〜ＬＰＦ２４のレイアウトを省略している。
【００８０】
ミキサ回路１１，１２は、ミキサ回路Ｍｐ、ミキサ回路Ｍｄ、およびミキサ回路Ｍｇからなり、図８の左側において、上方から下方にかけて、ミキサ回路Ｍｐ、ミキサ回路Ｍｄ、ならびにミキサ回路Ｍｇがレイアウトされている。
【００８１】
ミキサ回路Ｍｐは、ＰＣＳ１９００の周波数帯の信号を受信した際に動作するミキサである。ミキサ回路Ｍｄは、ＤＣＳ１８００の周波数帯の信号を受信した際に動作するミキサである。ミキサ回路Ｍｇは、ＧＳＭ系の周波数帯の信号を受信時に動作するミキサ回路である。
【００８２】
また、ミキサ回路１１，１２の右側には、位相分周回路１０が設けられている。この位相分周回路１０は、上方から下方にかけて、位相分周回路１０ａ〜１０ｃがレイアウトされた構成からなる。
【００８３】
位相分周回路１０ａは、ＰＣＳ１９００の周波数帯の信号を受信した際に動作し、位相分周回路１０ｂは、ＤＣＳ１８００の周波数帯の信号を受信した際に動作する。位相分周回路１０ｃは、ＧＳＭ系の周波数帯の信号を受信時に動作する。
【００８４】
そして、位相分周回路１０の右側には、高利得増幅部１３が配置されており、該高利得増幅部１３の右側には、高利得増幅部１４が配置されている。これら高利得増幅部１３，１４とミキサ回路１１，１２とは、前述したようにＤＣ結合（ダイレクトカップリング）されている。
【００８５】
高利得増幅部１３は、上方から下方にかけて、利得制御アンプＰＧＡ１１〜ＰＧＡ１３、およびアンプＡＭＰ１がレイアウトされている。同様に、高利得増幅部１４は、上方から下方にかけて、利得制御アンプＰＧＡ２１〜ＰＧＡ２３、ならびにアンプＡＭＰ２がレイアウトされている。
【００８６】
利得制御アンプＰＧＡ１１〜ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３は、たとえば、１倍、２倍、４倍、および８倍とゲインが切り替えられる構成となっている。
【００８７】
図９は、利得制御アンプＰＧＡ１２（，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３）にそれぞれ設けられたアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のレイアウトイメージ図であり、図１０は、利得制御アンプＰＧＡ１１に設けられたアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のレイアウトイメージ図である。
【００８８】
図９に示すように、利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３は、左側から右側にかけて、８倍のゲインのアンプＧＡ８、４倍のゲインのＧＡ４、２倍のゲインのアンプＧＡ２、および１倍のゲインのアンプＧＡ１がレイアウトされている。
【００８９】
一方、利得制御アンプＰＧＡ１１は、図１０に示すように、利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３とは逆に、左側から右側にかけて、１倍のゲインのアンプＧＡ１、２倍のゲインのアンプＧＡ２、４倍のゲインのＧＡ４、ならびに８倍のゲインのアンプＧＡ８がレイアウトされている。
【００９０】
図１１は、利得制御アンプＰＧＡ１１（〜ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３）の等価回路図である。
【００９１】
アンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１は、トランジスタＴＧ１，ＴＧ２、トランジスタＴＧ３，ＴＧ４、トランジスタＴＧ５，ＴＧ６、およびトランジスタＴＧ７，ＴＧ８からそれぞれ構成された差動増幅回路からなる。
【００９２】
トランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のコレクタには、抵抗Ｒ１を介して電源電圧ＶＣＣが接続されている。トランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８のコレクタには、抵抗Ｒ２を介して電源電圧ＶＣＣが接続されている。
【００９３】
これらトランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のコレクタ、およびトランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８のコレクタが利得制御アンプの出力部となる。
【００９４】
また、トランジスタＴＧ１，ＴＧ３，ＴＧ５，ＴＧ７のベース、およびトランジスタＴＧ２，ＴＧ４，ＴＧ６，ＴＧ８ベースには、ミキサ回路１１，１２からの信号がそれぞれ入力されるように接続されている。
【００９５】
トランジスタＴＧ１〜ＴＧ４のエミッタには、抵抗Ｒ３〜Ｒ６の一方の接続部がそれぞれ接続されている。抵抗Ｒ３，Ｒ４の他方の接続部には、スイッチＳＴＷ１，ＳＴＷ２の一方の接続部が接続されており、抵抗Ｒ５，Ｒ６の他方の接続部には、スイッチＳＴＷ３，ＳＴＷ４の一方の接続部が接続されている。
【００９６】
トランジスタＴＧ５，ＴＧ６のエミッタには、スイッチＳＴＷ５，ＳＴＷ６の一方の接続部が接続されている。これらトランジスタＴＧ５，ＴＧ６のエミッタ間には、抵抗Ｒ７が並列接続されている。
【００９７】
トランジスタＴＧ７，ＴＧ８のエミッタには、スイッチＳＴＷ７，ＳＴＷ８の一方の接続部が接続されており、該トランジスタＴＧ７，ＴＧ８のエミッタ間には、抵抗Ｒ８が並列接続されている。
【００９８】
また、スイッチＳＴＷ１，ＳＴＷ３，ＳＴＷ５，ＳＴＷ７の他方の接続部、およびスイッチＳＴＷ２，ＳＴＷ４，ＳＴＷ６，ＳＴＷ８の他方の接続部は、それぞれ共通接続されて基準電位ＶＳＳに接続されている。
【００９９】
スイッチＳＴＷ１〜ＳＴＷ８の制御端子には、制御信号が入力されるようにそれぞれ接続されており、該スイッチＳＴＷ１〜ＳＴＷ８は、制御信号に基づいてＯＮ／ＯＦＦ制御が行われる。制御信号が入力されると、スイッチＳＴＷ１，ＳＴＷ２、スイッチＳＴＷ３，ＳＴＷ４、スイッチＳＴＷ５，ＳＴＷ６、またはスイッチＳＴＷ７，ＳＴＷ８のいずれかがＯＮとなる。
【０１００】
このように、利得制御アンプは、抵抗Ｒ３〜Ｒ８の抵抗値を変えることによってアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１のゲイン変更を行っている。この図１１においては、利得制御アンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１の抵抗値が、たとえば、Ｒ３，Ｒ４は１４５Ω程度、Ｒ５，Ｒ６は３４０Ω程度、Ｒ７は１．４８ＫΩ程度、抵抗Ｒ８は３．０６ＫΩ程度に設定されている。
【０１０１】
さらに、図からも分かるようにアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１の位置により、位相分周回路１０ａの自己発熱による熱的な影響が大きく異なることになる。
【０１０２】
たとえば、ＰＣＳ１９００の周波数帯の信号を受信し、位相分周回路１０ａが動作した場合、利得制御アンプＰＧＡ１１のアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１が他の利得制御アンプＰＧＡ１２，ＰＧＡ１３，ＰＧＡ２１〜ＰＧＡ２３と同様のレイアウトであれば、すなわち、アンプＧＡ８が位相分周回路１０ａの最も近くにレイアウトされていれば、ゲインの最も大きいアンプＧＡ８が位相分周回路１０ａの自己発熱による影響を受けてしまい、ＤＣオフセットドリフトを発生してしまうことになる。
【０１０３】
よって、位相分周回路１０ａに最も近い初段の利得制御アンプＰＧＡ１１を構成するアンプＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１を、位相分周回路１０ａに近づくに従ってゲインが小さくなるようにレイアウトすることによって、最もゲインの大きいアンプＧＡ８が位相分周回路１０ａによる熱的な影響を受けることを防止でき、ＤＣオフセットドリフトを低減することができる。
【０１０４】
それにより、本実施の形態によれば、ＤＣオフセットドリフトを大幅に低減することができるので、通信移動体システムの受信感度を向上させることができるとともに、低消費電力化を実現することができる。
【０１０５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１０７】
（１）ＤＣオフセットドリフトを大幅に改善することができ、受信信号の受信感度を向上することができる。
【０１０８】
（２）また、受信モードの前にミキサ部を予め動作させなくてもよいので、半導体集積回路装置の消費電流を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による通信移動体システムのブロック図である。
【図２】図１の通信移動体システムに設けられたミキサ部の等価回路図である。
【図３】図２のミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図である。
【図４】図２のミキサ部におけるギルバートセル回路を構成する下段のトランジスタのイメージレイアウト図である。
【図５】図３のギルバートセル回路を構成する上段のトランジスタにおけるチップレイアウト図である。
【図６】図３のマルチレイアウトされたトランジスタの一例を示すチップレイアウト図である。
【図７】図４のトランジスタにおける半導体チップのレイアウト図である。
【図８】図１の通信移動体システムに設けられたミキサ回路、位相分周回路、高利得増幅部における半導体チップ上のレイアウトイメージを示した説明図である。
【図９】図８の高利得増幅部に設けられた利得制御アンプのレイアウトイメージ図である。
【図１０】図８の高利得増幅部に設けられた利得制御アンプの他の例を示すレイアウトイメージ図である。
【図１１】図８の高利得増幅部における等価回路図である。
【図１２】本発明の他の実施の形態によるミキサ部におけるギルバートセル回路を構成する上段のトランジスタのイメージレイアウト図である。
【図１３】本発明者が検討したＲＦ処理用の半導体集積回路装置の受信部におけるミキサ部の等価回路図である。
【符号の説明】
１ 送受信用アンテナ
２ アンテナスイッチ
３ 高周波フィルタ
４ 高周波電力増幅回路
５ ＲＦ処理部（半導体集積回路装置）
６ ベースバンド回路
３ａ フィルタ
３ｂ フィルタ
３ｃ フィルタ
７〜９ ローノイズアンプ
１０ 位相分周回路（位相分周部）
１０ａ〜１０ｃ 位相分周回路
１１，１２ ミキサ回路（ミキサ部）
１３，１４ 高利得増幅部（増幅部）
１５ オフセットキャンセル回路
１６ 発振回路
１７ 分周回路
１８ 位相分周回路
１９，２０ 変調回路
２１ 加算器
２２ 送信用発振回路
２２ａ，２２ｂ 発振回路
２３ オフセットミキサ
２４ アナログ位相比較器
２５ ディジタル位相比較器
２６ ループフィルタ
２７ 制御回路
２８ ＲＦシンセサイザ
２９ ＩＦシンセサイザ
３０ 基準発振回路
３１ 高周波用発振回路
ＲＸＣ 受信系回路
ＴＸＣ 送信系回路
ＣＴＣ 制御系回路
ＬＰＦ１１〜ＬＰＦ１４ ローパスフィルタ
ＬＰＦ２１〜ＬＰＦ２４ ローパスフィルタ
ＰＧＡ１１〜ＰＧＡ１３ 利得制御アンプ（可変増幅器）
ＰＧＡ２１〜ＰＧＡ２３ 利得制御アンプ（可変増幅器）
ＡＭＰ１，ＡＭＰ２ アンプ（増幅器）
ＳＷ１〜ＳＷ３ スイッチ
ＣＲＧ コントロールレジスタ
Ｔ１〜Ｔ６ トランジスタ
Ｔ１ａ，Ｔ１ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ２ａ，Ｔ２ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ１ｃ，Ｔ１ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ２ｃ，Ｔ２ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ３ａ，Ｔ３ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ４ａ，Ｔ４ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ３ｃ，Ｔ３ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ４ｃ，Ｔ４ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ５ａ，Ｔ５ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ６ａ，Ｔ６ｂ トランジスタ（第１のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ５ｃ，Ｔ５ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｔ６ｃ，Ｔ６ｄ トランジスタ（第２のトランジスタ部、マルチレイアウト用トランジスタ）
Ｍｐ ミキサ回路
Ｍｄ ミキサ回路
Ｍｇ ミキサ回路
ＧＡ８，ＧＡ４，ＧＡ２，ＧＡ１ アンプ
ＴＧ１〜ＴＧ８ トランジスタ
Ｒ１〜Ｒ８ 抵抗
ＳＴＷ１〜ＳＴＷ８ スイッチ
Claims (13)
- 受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、
前記ギルバートセル回路は上段のトランジスタと下段のトランジスタとを含んでなり、
前記上段のトランジスタは、位相分周回路から出力される差動局部発振信号の一方である第１の局部発振信号がベース端子に入力される第１のトランジスタと、前記差動局部発振信号の他方である第２の局部発振信号がベース端子に入力される第２のトランジスタと、前記第２の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第１のトランジスタと共通に接続されている第３のトランジスタと、前記第１の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第２のトランジスタと共通に接続されている第４のトランジスタとからなり、
前記下段のトランジスタは、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第１および第２のトランジスタの共通エミッタ端子と接続されている第５のトランジスタと、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第３および第４のトランジスタの共通エミッタ端子と接続されている第６のトランジスタとからなり、
前記ギルバートセル回路を構成する前記第１〜第６のトランジスタは、それぞれ１つ以上のマルチレイアウト用トランジスタを有する第１、および第２のトランジスタ部を並列接続した構成からなり、
半導体チップのレイアウトにおいて、少なくとも前記ギルバートセル回路の前記上段のトランジスタは、前記第２のトランジスタの前記第１のトランジスタ部と前記第１のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差し、かつ、前記第４のトランジスタの前記第１のトランジスタ部と前記第３のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差するように配置されていることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第１、および第２のトランジスタ部に設けられたマルチレイアウト用トランジスタは、偶数個よりなることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記第１のトランジスタ部、または前記第２のトランジスタ部のいずれかのマルチレイアウト用トランジスタは、奇数個よりなることを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記ギルバートセル回路の前記下段のトランジスタは、前記半導体チップのレイアウトにおいて、前記第６のトランジスタの前記第１のトランジスタ部と前記第５のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差するように配置されていることを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記第１、および第２のトランジスタ部のマルチレイアウト用トランジスタは、偶数個よりなることを特徴とする半導体集積回路装置。 - 受信信号を復調して音声帯域信号に変換するミキサ部と、前記ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成して前記ミキサ部に出力する位相分周部とを備え、
前記増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に設けられ、前記増幅回路に直列接続され、その利得が固定された増幅器とを有し、
半導体チップのレイアウトにおいて、前記ミキサ部と前記増幅部との間に前記位相分周部が配置され、初段の前記可変増幅器に設けられた増幅回路が、前記位相分周部に接近するに従って利得が小さくなるように配置されていることを特徴とする半導体集積回路装置。 - 請求項６記載の半導体集積回路装置において、
前記ミキサ部は、上段のトランジスタと下段のトランジスタとを含んでなるギルバートセル回路から構成され、
前記上段のトランジスタは、位相分周回路から出力される差動局部発振信号の一方である第１の局部発振信号がベース端子に入力される第１のトランジスタと、前記差動局部発振信号の他方である第２の局部発振信号がベース端子に入力される第２のトランジスタと、前記第２の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第１のトランジスタと共通に接続されている第３のトランジスタと、前記第１の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第２のトランジスタと共通に接続されている第４のトランジスタとからなり、
前記下段のトランジスタは、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第１および第２のトランジスタの共通エミッタ端子と接続されている第５のトランジスタと、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第３および第４のトランジスタの共通エミッタ端子と接続されている第６のトランジスタとからなり、
前記ギルバートセル回路を構成する前記第１〜第６のトランジスタは、それぞれ１つ以上のマルチレイアウト用トランジスタからなる第１、および第２のトランジスタ部を並列接続した構成からなり、
半導体チップのレイアウトにおいて、少なくとも前記ギルバートセル回路の前記上段のトランジスタは、前記第２のトランジスタの前記第１のトランジスタ部と前記第１のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差し、かつ、前記第４のトランジスタの前記第１のトランジスタ部と前記第３のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差するように配置されていることを特徴とする半導体集積回路装置。 - 請求項７記載の半導体集積回路装置において、
前記第１、および第２のトランジスタ部に設けられたマルチレイアウト用トランジスタは、偶数個よりなることを特徴とする半導体集積回路装置。 - 請求項７記載の半導体集積回路装置において、
前記第１のトランジスタ部、または前記第２のトランジスタ部のいずれかのマルチレイアウト用トランジスタは、奇数個よりなることを特徴とする半導体集積回路装置。 - 請求項７記載の半導体集積回路装置において、
前記ギルバートセル回路の前記下段のトランジスタは、前記半導体チップのレイアウトにおいて、前記第６のトランジスタの前記第１のトランジスタ部と前記第５のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差するように配置されていることを特徴とする半導体集積回路装置。 - 請求項１０記載の半導体集積回路装置において、
前記第１、および第２のトランジスタ部のマルチレイアウト用トランジスタは、偶数個よりなることを特徴とする半導体集積回路装置。 - ＰＣＳモードの際に受信信号を復調して音声帯域信号に変換する第１のミキサ、およびＧＭＳモードの際に受信信号を復調して音声帯域信号に変換する第２のミキサとよりなるミキサ部と、前記ミキサ部から出力された信号を増幅して出力する増幅部と、直交信号を生成して前記ミキサ部に出力する位相分周部とを備え、
前記増幅部は、２つ以上の利得の異なる増幅回路を備えた複数の可変増幅器と、最終段に設けられ、前記増幅回路に直列接続され、その利得が固定された増幅器とを有し、
半導体チップのレイアウトにおいて、前記ミキサ部と前記増幅部との間に前記位相分周部が配置され、初段の前記可変増幅器に設けられた増幅回路が、前記位相分周部に接近するに従って利得が小さくなるように配置されていることを特徴とする半導体集積回路装置。 - 受信信号を復調し、音声帯域信号に変換するギルバートセル回路からなるミキサ部を備え、
前記ギルバートセル回路は上段のトランジスタと下段のトランジスタとを含んでなり、
前記上段のトランジスタは、位相分周回路から出力される差動局部発振信号の一方である第１の局部発振信号がベース端子に入力される第１のトランジスタと、前記差動局部発振信号の他方である第２の局部発振信号がベース端子に入力される第２のトランジスタと、前記第２の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第１のトランジスタと共通に接続されている第３のトランジスタと、前記第１の局部発振信号がベース端子に入力され、かつ、コレクタ端子が前記第２のトランジスタと共通に接続されている第４のトランジスタとからなり、
前記下段のトランジスタは、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第１および第２のトランジスタの共通エミッタ端子と接続されている第５のトランジスタと、前記ミキサ部にて復調すべき受信信号がベース端子に入力され、かつ、コレクタ端子が前記第３および第４のトランジスタの共通エミッタ端子と接続されている第６のトランジスタとからなり、
前記ギルバートセル回路を構成する前記第１〜第６のトランジスタは、それぞれ偶数個のマルチレイアウト用トランジスタをそれぞれ有する第１、および第２のトランジスタ部を並列接続した構成からなり、
半導体チップのレイアウトにおいて、少なくとも前記ギルバートセル回路の前記上段のトランジスタは、前記第２のトランジスタの前記第１のトランジスタ部と前記第１のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差し、かつ、前記第４のトランジスタの前記第１のトランジスタ部と前記第３のトランジスタの前記第２のトランジスタ部とがコレクタ線にて互いに交差するように配置されていることを特徴とする半導体集積回路装置。
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