JP7221668B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、可変ゲインアンプを有する半導体装置に関する。
特許文献１には、トランジスタのドレイン－ソース間容量に起因する位相量の設定誤差を低減可能なベクトル合成型の移相器が示される。具体的には、０度、１８０度、９０度、２７０度の位相差をもつ所望信号が入力されるトランジスタ（Ｍｎ２）と、それにカスコード接続され、制御電圧が印加されるトランジスタ（Ｍｎ１）と、トランジスタ（Ｍｎ２）のドレイン－ソース間に接続され、トランジスタ（Ｍｎ１）と相補的に制御されるトランジスタ（Ｍｎ３）とが設けられる。
特開２０１６－２１９９１６号公報
例えば、特許文献１等に示されるように、Ｉ軸（０度、１８０度）上のベクトルと、Ｑ軸（９０度、２７０度）上のベクトルとを合成する方式を用いて、入力信号の位相を可変制御するベクトル合成型の移相器が知られている。Ｉ軸上のベクトルの大きさや、Ｑ軸上のベクトルの大きさは、可変ゲインアンプのゲインに基づいて定められる。例えば、特許文献１の構成では、所望信号が入力されるトランジスタ（Ｍｎ２）のバイアス電圧を制御することで、ゲインが定められる。また、ゲインを定める別の方式として、トランジスタサイズを可変制御する方式等が挙げられる。
一方、可変ゲインアンプの実際のレイアウト構成には、一方向に並んで延伸する複数の入力配線および出力配線が含まれる。このような入力配線および出力配線は、特に、前述したようなトランジスタサイズを可変制御する方式を用いる場合、比較的、配線長が長くなり得る。その結果、配線間のクロストークノイズが増大し、ゲインの設定誤差、ひいては、位相の設定誤差が増大する恐れがある。
後述する実施の形態は、このようなことに鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態による半導体装置は、差動対トランジスタと、差動出力信号を伝送する第１および第２の出力配線と、スイッチブロックとを有する。差動対トランジスタは、テールノードと、第１および第２のコモン配線との間にそれぞれ結合され、差動入力信号が入力される。スイッチブロックは、第１および第２のコモン配線を第１および第２の出力配線にそれぞれ結合する順結合状態か、第２および第１の出力配線にそれぞれ結合する交差結合状態かを選択する複数のスイッチ用トランジスタを含み、結合に際して用いるスイッチ用トランジスタの並列数を可変設定可能となっている。ここで、第１および第２のコモン配線、第１および第２の出力配線は、所定の配線層の中で、第１の方向において並んで配置され、第１の方向と交差する第２の方向に向けて延伸する。第１の出力配線と第２の出力配線は、所定の配線層とは異なる配線層を介して互いに交差しながら第２の方向に向けて延伸することで出力配線対を構成する。第１または第２のコモン配線の少なくとも一方は、第１の方向において出力配線対の隣に配置される。
前記一実施の形態によれば、可変ゲインアンプを有する半導体装置において、クロストークノイズに伴うゲインの設定誤差を低減できる。
（ａ）は、本発明の実施の形態１による半導体装置の構成例を示す概略図であり、（ｂ）は、（ａ）の動作例を示す模式図である。 図１における可変ゲインアンプの構成例を示す回路図である。 （ａ）は、図２における各スイッチユニット内のレイアウト構成例を示す模式図であり、（ｂ）は、（ａ）の実際のレイアウト構成例を示す平面図である。 （ａ）は、図３（ａ）と同じスイッチユニットの模式図であり、（ｂ）は、（ａ）のスイッチユニットが順結合状態である場合を簡略的に示す模式図であり、（ｃ）は、（ａ）のスイッチユニットが交差結合状態である場合を簡略的に示す模式図である。 （ａ）は、図１５（ａ）における順結合状態時に生じるクロストークノイズの主要因を示す図であり、（ｂ）は、図１５（ｂ）における交差結合状態時に生じるクロストークノイズの主要因を示す図である。 （ａ）は、本発明の実施の形態１による半導体装置において、図２のスイッチブロック内のレイアウト構成例を示す模式図であり、（ｂ）は、（ａ）の実際のレイアウト構成例を示す平面図である。 （ａ）と（ｂ）は、図６（ａ）および図６（ｂ）において、各スイッチユニットが順結合状態の場合と交差結合状態の場合の構成例および動作例を示す模式図であり、（ｃ）は、（ａ）および（ｂ）の構成を含んだ移相器に対するシミュレーション結果の一例を示す図である。 （ａ）および（ｂ）は、図７（ａ）および図７（ｂ）を変形した構成例および動作例を示す模式図である。 本発明の実施の形態２による半導体装置において、図２のスイッチブロック内のレイアウト構成例および動作例を示す模式図である。 （ａ）、（ｂ）および（ｃ）は、本発明の実施の形態３による半導体装置において、図２のスイッチブロック内のそれぞれ異なるレイアウト構成例および動作例を示す模式図である。 本発明の実施の形態４による半導体装置において、図２におけるスイッチブロック周りのレイアウト構成例を示す平面図である。 （ａ）は、本発明の実施の形態５による半導体装置の構成例を示す概略図であり、（ｂ）は、（ａ）の動作例を示す模式図である。 本発明の実施の形態５による半導体装置の別の構成例を示す概略図である。 本発明の比較例となる半導体装置において、図２の可変ゲインアンプのレイアウト構成例を示す平面図である。 （ａ）と（ｂ）は、図１４において、各スイッチユニットが順結合状態の場合と交差結合状態の場合の構成例および動作例を示す模式図であり、（ｃ）は、（ａ）および（ｂ）の構成を含んだ移相器に対するシミュレーション結果の一例を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
《半導体装置の構成》
図１（ａ）は、本発明の実施の形態１による半導体装置の構成例を示す概略図であり、図１（ｂ）は、図１（ａ）の動作例を示す模式図である。実施の形態１の半導体装置は、図１（ａ）に示されるようなベクトル合成型の移相器ＰＨＳＦを有する。当該移相器ＰＨＳＦは、例えば、ＭＭＩＣ（Monolithic Microwave Integrated Circuit）等の一つの半導体チップで構成される。当該移相器ＰＨＳＦは、ハイブリッドカプラ回路ＨＹＢと、インピーダンス整合回路ＭＣｉ，ＭＣｑ，ＭＣｓと、可変ゲインアンプＶＧＡｉ，ＶＧＡｑと、合成器ＡＤＤとを有する。
ハイブリッドカプラ回路ＨＹＢは、移相器ＰＨＳＦへの入力信号ＰＨｉｎを受けて、入力信号ＰＨｉｎと同位相（０°位相）を有するＩ信号と、入力信号ＰＨｉｎとは９０°異なる位相を有するＱ信号とを生成する。可変ゲインアンプＶＧＡｉは、ハイブリッドカプラ回路ＨＹＢからのＩ信号をインピーダンス整合回路ＭＣｉを介してＩ側入力信号ＩＮｉとして受信する。可変ゲインアンプＶＧＡｑは、ハイブリッドカプラ回路ＨＹＢからのＱ信号をインピーダンス整合回路ＭＣｑを介してＱ側入力信号ＩＮｑとして受信する。
可変ゲインアンプＶＧＡｉは、Ｉ側入力信号ＩＮｉをゲイン設定信号Ｗｉに応じたゲインで増幅する。可変ゲインアンプＶＧＡｑは、Ｑ側入力信号ＩＮｑをゲイン設定信号Ｗｑに応じたゲインで増幅する。合成器ＡＤＤは、可変ゲインアンプＶＧＡｉからのＩ側出力信号ＯＵＴｉ（Ｉベクトル信号ＰＨｉ）と、可変ゲインアンプＶＧＡｑからのＱ側出力信号ＯＵＴｑ（Ｑベクトル信号ＰＨｑ）とを合成（具体的にはベクトル加算）することで、合成ベクトル信号ＰＨｓを生成する。インピーダンス整合回路ＭＣｓは、合成ベクトル信号ＰＨｓを、移相器ＰＨＳＦの出力信号ＰＨｏとして外部へ送信する。
ここで、図１（ｂ）に示されるように、可変ゲインアンプＶＧＡｉからのＩベクトル信号ＰＨｉは、ＩＱ平面上のＩ軸上のベクトルに該当し、そのベクトルの大きさは、可変ゲインアンプＶＧＡｉのゲイン（ゲイン設定信号Ｗｉ）によって定められる。一方、可変ゲインアンプＶＧＡｑからのＱベクトル信号ＰＨｑは、ＩＱ平面上のＱ軸上のベクトルに該当し、そのベクトルの大きさは、可変ゲインアンプＶＧＡｑのゲイン（ゲイン設定信号Ｗｑ）によって定められる。このＩ軸上のベクトルの大きさと、Ｑ軸上のベクトルの大きさとを適切に制御した上で両ベクトルをベクトル加算することで、入力信号ＰＨｉｎを基準として任意の位相θを有する出力信号ＰＨｏを生成することが可能になる。
なお、入力信号ＰＨｉｎは、ミリ波信号または準ミリ波信号であり、この例では、７９ＧＨｚ帯のミリ波信号である。一般的に、ミリ波信号は、波長が１ｍｍ～１０ｍｍ、周波数が３０ＧＨｚ～３００ＧＨzの信号であり、準ミリ波信号は、波長が１０ｍｍ～１５ｍｍ、周波数が２０ＧＨｚ～３０ＧＨｚの信号である。
《可変ゲインアンプの詳細》
図２は、図１における可変ゲインアンプの構成例を示す回路図である。図２に示す可変ゲインアンプＶＧＡは、図１の可変ゲインアンプＶＧＡｉ，ＶＧＡｑのそれぞれに該当する。この例では、可変ゲインアンプＶＧＡは、差動構成となっている。これに伴い、図１に示した可変ゲインアンプへの入力信号（例えばＩ側入力信号ＩＮｉ）は、差動入力信号ＩＮｐ，ＩＮｎとなり、可変ゲインアンプからの出力信号（例えばＩ側出力信号ＯＵＴｉ）は、差動出力信号ＯＵＴｐ，ＯＵＴｎとなる。
図２に示す可変ゲインアンプＶＧＡは、電流源ＩＳと、差動入力ブロックＤＦＢと、スイッチブロックＳＢと、負荷ブロックＬＤＢとを有する。電流源ＩＳは、テールノードＮｔと、基準電源電圧Ｖｓｓとの間に結合される。差動入力ブロックＤＦＢは、差動入力信号ＩＮｐ，ＩＮｎが入力される差動対トランジスタＭｉｐ，Ｍｉｎを有する。差動対トランジスタＭｉｐ，Ｍｉｎは、半導体基板（図示されない）の主面上に形成される。すなわち、差動対トランジスタＭｉｐ，Ｍｉｎのそれぞれのゲートは、ゲート絶縁膜（図示されない）を介して、半導体基板主面上に形成される。また、差動対トランジスタＭｉｐ，Ｍｉｎのそれぞれのソース及びドレインを構成する拡散層（図示されない）は、半導体基板内に形成される。
差動対トランジスタＭｉｐ，Ｍｉｎは、テールノードＮｔと、正極側のコモン配線ＣＳＰおよび負極側のコモン配線ＣＳＮとの間にそれぞれ結合される。具体的には、差動対トランジスタＭｉｐ，Ｍｉｎのそれぞれのゲートに、差動入力信号ＩＮｐ，ＩＮｎが入力される。そして、差動対トランジスタＭｉｐ，Ｍｉｎのソースは、テールノードＮｔを介して電流源ＩＳと結合される。また、差動対トランジスタＭｉｐ，Ｍｉｎのそれぞれのドレインは、正極側のコモン配線ＣＳＰおよび負極側のコモン配線ＣＳＮと結合される。
正極側の出力配線ＯＵＴＰは、正極側の差動出力信号ＯＵＴｐを伝送し、負極側の出力配線ＯＵＴＮは、負極側の差動出力信号ＯＵＴｎを伝送する。負荷ブロックＬＤＢは、電源電圧ＶＣＣと、正極側の出力配線ＯＵＴＰおよび負極側の出力配線ＯＵＴＮとの間にそれぞれ結合される負荷インダクタＬｐ，Ｌｎを有する。スイッチブロックＳＢは、複数のスイッチユニットＳＵ［０］～ＳＵ［ｎ］を有し、正極側のコモン配線ＣＳＰにおける正極側のコモン信号ＣＳｐおよび負極側のコモン配線ＣＳＮにおける負極側のコモン信号ＣＳｎを入力として、差動出力信号ＯＵＴｐ，ＯＵＴｎを出力する。
複数のスイッチユニットＳＵ［０］～ＳＵ［ｎ］のそれぞれは、順結合状態か交差結合状態かを選択する複数のスイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２を含む。スイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２は、半導体基板（図示されない）の主面上に形成される。すなわち、スイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２のそれぞれのゲートは、ゲート絶縁膜（図示されない）を介して、半導体基板主面上に形成される。また、スイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２のそれぞれのソースおよびドレインを構成する拡散層（図示されない）は、半導体基板内に形成される。明細書では、複数のスイッチユニットＳＵ［０］～ＳＵ［ｎ］を総称してスイッチユニットＳＵと呼ぶ。
順結合状態とは、スイッチ用トランジスタＭｐ１，Ｍｎ１がオン（スイッチ用トランジスタＭｐ２，Ｍｎ２がオフ）となることで、正極側のコモン配線ＣＳＰおよび負極側のコモン配線ＣＳＮを、それぞれ、負極側の出力配線ＯＵＴＮおよび正極側の出力配線ＯＵＴＰに結合する状態である。一方、交差結合状態とは、スイッチ用トランジスタＭｐ２，Ｍｎ２がオン（スイッチ用トランジスタＭｐ１，Ｍｎ１がオフ）となることで、正極側のコモン配線ＣＳＰおよび負極側のコモン配線ＣＳＮを、それぞれ、正極側の出力配線ＯＵＴＰおよび負極側の出力配線ＯＵＴＮに結合する状態である。
ここで、スイッチブロックＳＢは、順結合状態または交差結合状態に際して用いるスイッチ用トランジスタの並列数（スイッチユニットＳＵの使用数）をゲイン設定信号Ｗｔ［０］，Ｗｂ［０］，Ｗｔ［１］，Ｗｂ［１］，…に基づいて可変設定する。これに伴い、可変ゲインアンプＶＧＡは、差動入力信号ＩＮｐ，ＩＮｎをスイッチブロックＳＢ内のスイッチ用トランジスタの並列数に応じたゲインで増幅する。なお、ゲイン設定信号Ｗｔ［０］，Ｗｔ［１］，…は順結合用であり、ゲイン設定信号Ｗｂ［０］，Ｗｂ［１］，…は交差結合用である。順結合用のゲイン設定信号Ｗｔ［ｋ］（Ｋ＝０，１，…）と交差結合用のゲイン設定信号Ｗｂ［ｋ］は、相補信号となる。
図１（ｂ）に示した各軸（Ｉ軸、Ｑ軸）のベクトルの大きさは、このようにゲイン設定信号Ｗｔ［０］，Ｗｂ［０］，Ｗｔ［１］，Ｗｂ［１］，…に基づいて、スイッチブロックＳＢ内のスイッチ用トランジスタの並列数を可変設定することで制御される。例えば、図１（ａ）の可変ゲインアンプＶＧＡｉでは、順結合用のゲイン設定信号Ｗｔ［０］，Ｗｔ［１］，…の中のいずれをオンレベル（‘Ｈ’レベル）に制御したか（交差結合用のゲイン設定信号Ｗｂ［０］，Ｗｂ［１］，…の中のいずれをオフレベル（‘Ｌ’レベル）に制御したか）に応じて正側のゲインが制御される。Ｉ軸上の０°方向のベクトルの大きさは、当該正側のゲインに応じて制御される。
また、可変ゲインアンプＶＧＡｉでは、交差結合用のゲイン設定信号Ｗｂ［０］，Ｗｂ［１］，…の中のいずれをオンレベル（‘Ｈ’レベル）に制御したか（順結合用のゲイン設定信号Ｗｔ［０］，Ｗｔ［１］，…の中のいずれをオフレベル（‘Ｌ’レベル）に制御したか）に応じて負側のゲインが制御される。Ｉ軸上の１８０°方向のベクトルの大きさは、当該負側のゲインに応じて制御される。図１（ａ）の可変ゲインアンプＶＧＡｑに関しても同様である。
ここで、図２の例では、ゲイン設定信号Ｗｔ［ｋ］（Ｗｂ［ｋ］）（ｋ＝０，１，…）は、２ｋ個のスイッチユニットＳＵに結合される。例えば、ゲイン設定信号Ｗｔ［０］（Ｗｂ［０］）は、１（＝２０）個のスイッチユニットＳＵ［０］に結合され、ゲイン設定Ｗｔ［１］（Ｗｂ［１］）は、２（＝２１）個のスイッチユニットＳＵ［１］，ＳＵ［２］に結合される。これにより、複数のスイッチユニットＳＵは、２ｋ個（ｋ＝０，１，…）の制御単位に区切られ、スイッチブロックＳＢ内のスイッチ用トランジスタの並列数は、当該制御単位を組み合わせることで設定される。例えば、ゲイン設定信号Ｗｔ［０］，Ｗｔ［１］を共にオンレベルに制御することで、順結合状態時のスイッチ用トランジスタの並列数が３個増加することになる。
《スイッチユニットのレイアウト構成》
図３（ａ）は、図２における各スイッチユニット内のレイアウト構成例を示す模式図であり、図３（ｂ）は、図３（ａ）の実際のレイアウト構成例を示す平面図である。図３（ａ）および図３（ｂ）に示されるように、正極側のコモン配線ＣＳＰ、負極側のコモン配線ＣＳＮ、正極側の出力配線ＯＵＴＰおよび負極側の出力配線ＯＵＴＮは、層間絶縁膜によってそれぞれが互いに電気的に絶縁された複数の配線層の一つである所定の配線層ＭＬ［ｘ］の中で、Ｙ方向において並んで配置され、Ｙ方向と交差するＸ方向に向けて延伸する。配線層ＭＬ［ｘ］は、例えば、最上層（Ｘ方向およびＹ方向に交差するＺ軸方向の最上部）付近の配線層である。
正極側のコモン配線ＣＳＰと負極側の出力配線ＯＵＴＮは、配線層ＭＬ［ｘ］の中で隣り合って配置され、その間の下層部分（Ｚ軸方向の下部）にスイッチ用トランジスタＭｐ１，Ｍｐ２が形成される。同様に、負極側のコモン配線ＣＳＮと正極側の出力配線ＯＵＴＰは、隣り合って配置され、その間の下層部分にスイッチ用トランジスタＭｎ１，Ｍｎ２が形成される。また、正極側の出力配線ＯＵＴＰと負極側の出力配線ＯＵＴＮは、配線層ＭＬ［ｘ］の中で隣接して配置される。
スイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２のそれぞれは、ここでは、ｎチャネル型ＭＯＳトランジスタである。スイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２のそれぞれは、並んでＹ方向に延伸する複数のゲート層ＧＴと、その両脇に形成されるソース領域およびドレイン領域とを備える。
スイッチ用トランジスタＭｐ１，Ｍｐ２のソース領域は、ソース配線ＳＣを含む各配線層内の配線や配線層間のコンタクトを介して正極用のコモン配線ＣＳＰに接続される。スイッチ用トランジスタＭｐ１のドレイン領域は、ドレイン配線ＤＲを含む各配線層内の配線や配線層間のコンタクトを介して負極用の出力配線ＯＵＴＮに接続される。当該配線層間のコンタクトの中には、ドレイン配線ＤＲを配線層ＭＬ［ｘ］に形成される負極用の出力配線ＯＵＴＮに接続するコンタクトＣＴｎ［ｘ］が含まれる。
一方、スイッチ用トランジスタＭｐ２のドレイン領域は、ドレイン配線ＤＲを含む各配線層内の配線や配線層間のコンタクトを介して正極用の出力配線ＯＵＴＰに接続される。当該各配線層内の配線や配線層間のコンタクトの中には、コンタクトＣＴ［ｉ］，ＣＴｐ［ｘ］や、配線層ＭＬ［ｘ］よりも下層の配線層ＭＬ［ｉ］に形成される配線等が含まれる。コンタクトＣＴ［ｉ］は、ドレイン配線ＤＲを配線層ＭＬ［ｉ］の配線に接続し（配線層ＭＬ［ｘ］には接続しない）、コンタクトＣＴｐ［ｘ］は、当該配線層ＭＬ［ｉ］の配線を配線層ＭＬ［ｘ］に形成される正極用の出力配線ＯＵＴＰに接続する。
同様に、スイッチ用トランジスタＭｎ１，Ｍｎ２のソース領域は、ソース配線ＳＣを含む各配線層内の配線や配線層間のコンタクトを介して負極用のコモン配線ＣＳＮに接続される。スイッチ用トランジスタＭｎ１のドレイン領域は、ドレイン配線ＤＲを含む各配線層内の配線や配線層間のコンタクトを介して正極用の出力配線ＯＵＴＰに接続される。当該配線層間のコンタクトの中には、コンタクトＣＴｐ［ｘ］が含まれる。コンタクトＣＴｐ［ｘ］は、前述したようにスイッチ用トランジスタＭｐ２のドレイン配線ＤＲを配線層ＭＬ［ｉ］の配線を介して出力配線ＯＵＴＰに接続することに加えて、スイッチ用トランジスタＭｎ１のドレイン配線ＤＲも出力配線ＯＵＴＰに接続する。
一方、スイッチ用トランジスタＭｎ２のドレイン領域は、ドレイン配線ＤＲを含む各配線層内の配線や配線層間のコンタクトを介して負極用の出力配線ＯＵＴＮに接続される。当該各配線層内の配線や配線層間のコンタクトの中には、コンタクトＣＴ［ｉ－１］，ＣＴｎ［ｘ］や、配線層ＭＬ［ｉ］よりも下層の配線層ＭＬ［ｉ－１］に形成される配線等が含まれる。コンタクトＣＴ［ｉ－１］は、ドレイン配線ＤＲを配線層ＭＬ［ｉ－１］の配線に接続する（配線層ＭＬ［ｘ］には接続しない）。コンタクトＣＴｎ［ｘ］は、前述したようにスイッチ用トランジスタＭｐ１のドレイン配線ＤＲを出力配線ＯＵＴＮに接続することに加えて、スイッチ用トランジスタＭｎ２のドレイン配線ＤＲも配線層ＭＬ［ｉ－１］の配線を介して出力配線ＯＵＴＮに接続する。
図４（ａ）は、図３（ａ）と同じスイッチユニットの模式図であり、図４（ｂ）は、図４（ａ）のスイッチユニットが順結合状態である場合を簡略的に示す模式図であり、図４（ｃ）は、図４（ａ）のスイッチユニットが交差結合状態である場合を簡略的に示す模式図である。図４（ｂ）および図４（ｃ）では、図４（ａ）におけるスイッチ用トランジスタＭｐ１，Ｍｐ２，Ｍｎ１，Ｍｎ２は、簡略的に、スイッチＳＷに置き換えられている。
図４（ｂ）に示すスイッチユニットＳＵは、順結合用のスイッチ用トランジスタＭｐ１，Ｍｎ１に対応するスイッチＳＷがオンに制御されることで順結合状態となっている。順結合状態では、前述したように、正極用のコモン配線ＣＳＰは負極用の出力配線ＯＵＴＮに結合され、負極用のコモン配線ＣＳＮは正極用の出力配線ＯＵＴＰに結合される。明細書では、このように順結合状態のスイッチユニットＳＵを、順状態スイッチユニットＳＵ（Ｆ）と呼ぶ。
一方、図４（ｃ）に示すスイッチユニットＳＵは、交差結合用のスイッチ用トランジスタＭｐ２，Ｍｎ２に対応するスイッチＳＷがオンに制御されることで交差結合状態となっている。交差結合状態では、前述したように、正極用のコモン配線ＣＳＰは正極用の出力配線ＯＵＴＰに結合され、負極用のコモン配線ＣＳＮは負極用の出力配線ＯＵＴＮに結合される。明細書では、このように交差結合状態のスイッチユニットＳＵを、交差状態スイッチユニットＳＵ（Ｃ）と呼ぶ。
《スイッチブロック（比較例）のレイアウト構成および問題点》
図１４は、本発明の比較例となる半導体装置において、図２の可変ゲインアンプのレイアウト構成例を示す平面図である。図１４では、Ｘ方向において、スイッチブロックＳＢの両隣に、それぞれ、差動入力ブロックＤＦＢと、負荷ブロックＬＤＢとが配置される。スイッチブロックＳＢは、差動入力ブロックＤＦＢからのコモン信号ＣＳｐ，ＣＳｎを入力として、負荷ブロックＬＤＢへ差動出力信号ＯＵＴｐ，ＯＵＴｎを出力する。
スイッチブロックＳＢにおいて、複数のスイッチユニットＳＵは、Ｘ方向およびＹ方向にマトリックス状に配置される（この例ではＸ方向に９個、Ｙ方向に４個配置される）。例えば、１個のスイッチユニットＳＵのサイズＸ１およびサイズＹ１は、それぞれ、７μｍ程度および１０μｍ程度である。これに伴い、スイッチブロックＳＢのサイズＸ２およびＹ２は、それぞれ、６３μｍ程度および４０μｍ程度である。
図２の可変ゲインアンプＶＧＡにおけるゲインの設定分解能（ひいては、図１（ａ）および図１（ｂ）の移相器ＰＨＳＦにおける位相θの設定分解能）を高めるためには、スイッチブロックＳＢ内に多くのスイッチユニットＳＵを設ける必要がある。また、スイッチブロックＳＢの形状は、レイアウト効率等の観点から、一般的に矩形の形状になり得る。これに伴い、スイッチブロックＳＢのＸ方向のサイズＸ２は大きくなり、コモン配線ＣＳＰ，ＣＳＮおよび出力配線ＯＵＴＰ，ＯＵＴＮの配線長は長くなる。
図１５（ａ）と図１５（ｂ）は、図１４において、各スイッチユニットが順結合状態の場合と交差結合状態の場合の構成例および動作例を示す模式図であり、図１５（ｃ）は、図１５（ａ）および図１５（ｂ）の構成を含んだ移相器に対するシミュレーション結果の一例を示す図である。
図１５（ａ）には、コモン配線ＣＳＰ，ＣＳＮおよび出力配線ＯＵＴＰ，ＯＵＴＮの延伸方向に沿って配置される複数の順状態スイッチユニットＳＵ（Ｆ）が示される。順結合状態の場合、図２から分かるように、正極側のコモン配線ＣＳＰに流れる電流Ｉｃｐと負極側の出力配線ＯＵＴＮに流れる電流Ｉｏｎは同一方向となり、負極側のコモン配線ＣＳＮに流れる電流Ｉｃｎと正極側の出力配線ＯＵＴＰに流れる電流Ｉｏｐは同一方向となる。また、電流Ｉｃｐと電流Ｉｃｎは逆方向となり、電流Ｉｏｎと電流Ｉｏｐも逆方向となる。
一方、図１５（ｂ）には、コモン配線ＣＳＰ，ＣＳＮおよび出力配線ＯＵＴＰ，ＯＵＴＮの延伸方向に沿って配置される複数の交差状態スイッチユニットＳＵ（Ｃ）が示される。交差結合状態の場合、電流Ｉｃｐと電流Ｉｏｎは逆方向（電流Ｉｃｐと電流Ｉｏｐは同一方向）となり、電流Ｉｃｎと電流Ｉｏｐは逆方向（電流Ｉｃｎと電流Ｉｏｎは同一方向）となる。このようなスイッチブロックＳＢを用いる前提で図１（ａ）の移相器ＰＨＳＦに対するシミュレーションを行った結果、可変ゲインアンプＶＧＡのゲイン設定誤差に伴い、図１５（ｃ）に示されるように、位相θの設定誤差が大きくなることが判明した。
《ゲイン設定誤差（位相設定誤差）の要因》
図５（ａ）は、図１５（ａ）における順結合状態時に生じるクロストークノイズの主要因を示す図であり、図５（ｂ）は、図１５（ｂ）における交差結合状態時に生じるクロストークノイズの主要因を示す図である。まず、図１５（ｃ）に示したように、位相設定誤差（ゲイン設定誤差）は、所定の範囲の位相θにおいて大きくなっている。一方、正極側の出力配線ＯＵＴＰと負極側の出力配線ＯＵＴＮには、位相θの設定値に関わらず、常に逆方向の電流Ｉｏｐ，Ｉｏｎが流れる。このため、位相設定誤差（ゲイン設定誤差）は、出力配線ＯＵＴＰ，ＯＵＴＰ間ではなく、出力配線ＯＵＴＰ，ＯＵＴＮとコモン配線ＣＳＰ，ＣＳＮとの間のクロストークノイズに起因するものと考えられる。
電磁結合（相互インダクタンス）に起因するクロストークノイズは、例えば、図５（ａ）のコモン配線ＣＳＰと出力配線ＯＵＴＮのように、隣接する配線に同一方向の電流が流れる場合に大きくなり、図５（ｂ）のコモン配線ＣＳＰと出力配線ＯＵＴＮのように、隣接する配線に互いに逆方向の電流が流れる場合に小さくなる。その要因の一つとして、電磁結合は、同一方向の電流が流れる場合には和動接続の方向に作用するのに対して、逆方向の電流が流れる場合に差動接続の方向に作用すること等が挙げられる。
一方、容量結合に伴うクロストークノイズは、例えば、図５（ａ）のコモン配線ＣＳＰと出力配線ＯＵＴＮのように、隣接する配線に同一方向の電流が流れる場合に小さくなり、図５（ｂ）のコモン配線ＣＳＰと出力配線ＯＵＴＮのように、隣接する配線に互いに逆方向の電流が流れる場合に大きくなる。その要因の一つとして、隣接する配線間には、同一方向の電流が流れる場合には電位差が生じ難く、逆方向の電流が流れる場合には電位差が生じ易いこと等が挙げられる。
ここで、図１５（ｃ）において、位相設定誤差が大きくなる位相θの範囲（例えば、０°～９０°の範囲）では、図５（ａ）に示されるような順状態スイッチユニットＳＵ（Ｆ）が多く存在する。このため、位相設定誤差（ゲイン設定誤差）の主要因は、隣接するコモン配線ＣＳＰと出力配線ＯＵＴＮの間（および隣接するコモン配線ＣＳＮと出力配線ＯＵＴＰの間）の電磁結合（相互インダクタンス）に伴うクロストークノイズであると考えられる。また、このような電磁結合に伴うクロストークノイズは、特に、ミリ波信号および準ミリ波信号を用いる場合に無視できない大きさになるものと考えられる。
《スイッチブロック（実施の形態１）のレイアウト構成》
図６（ａ）は、本発明の実施の形態１による半導体装置において、図２のスイッチブロック内のレイアウト構成例を示す模式図であり、図６（ｂ）は、図６（ａ）の実際のレイアウト構成例を示す平面図である。この例では、Ｘ方向に向けて順に配置される３個のスイッチユニットＳＵ［ｊ］，ＳＵ［ｊ＋１］，ＳＵ［ｊ＋２］が示される。正極側のコモン配線ＣＳＰ、負極側のコモン配線ＣＳＮ、正極側の出力配線ＯＵＴＰおよび負極側の出力配線ＯＵＴＮは、図３（ａ）および図３（ｂ）の場合と同様に、所定の配線層ＭＬ［ｘ］の中で、Ｙ方向において並んで配置され、Ｘ方向に向けて延伸する。
一方、負極側の出力配線ＯＵＴＮと正極側の出力配線ＯＵＴＰは、図６（ｂ）に示されるように、前述した図１４の場合と異なり、所定の配線層ＭＬ［ｘ］とは異なる配線層（例えば、一つ下層の配線層ＭＬ［ｘ－１］）を介して互いに交差しながらＸ方向に向けて延伸することで出力配線対（ＯＵＴＮ，ＯＵＴＰ）を構成する。すなわち、負極側の出力配線ＯＵＴＮと正極側の出力配線ＯＵＴＰは、層間絶縁膜によって互いに電気的に絶縁されたまま、平面視において互いに交差する。このため、図６（ｂ）に示されるように、出力配線対（ＯＵＴＮ，ＯＵＴＰ）は、配線層ＭＬ［ｘ－１］内の交差配線と、配線層ＭＬ［ｘ－１］と配線層ＭＬ［ｘ］とを接続するコンタクトＣＴ２とを含む交差部ＸＡを備える。交差部ＸＡは、隣接するスイッチユニットＳＵの間に設けられ、この例では、１個のスイッチユニットＳＵ毎に設けられる。
また、正極側のコモン配線ＣＳＰおよび負極側のコモン配線ＣＳＮは、配線層ＭＬ［ｘ］の中で、Ｙ方向において出力配線対（ＯＵＴＮ，ＯＵＴＰ）の両隣にそれぞれ配置される。ただし、後述する図１０（ｂ）に詳細を示すが、コモン配線ＣＳＰ，ＣＳＮに関しては、必ずしも両方が出力配線対（ＯＵＴＮ，ＯＵＴＰ）の隣に配置される必要はなく、少なくとも一方が出力配線対（ＯＵＴＮ，ＯＵＴＰ）の隣に配置されればよい。
各スイッチユニットＳＵ内のレイアウト構成は、図３（ａ）および図３（ｂ）と同様である。ただし、交差部ＸＡを設けたことに伴い、適宜、スイッチ用トランジスタの入れ替え等が行われる。この例では、スイッチユニットＳＵ［ｊ＋１］において、スイッチユニットＳＵ［ｊ］を基準に、スイッチ用トランジスタＭｐ１とスイッチ用トランジスタＭｐ２とが入れ替えられ、スイッチ用トランジスタＭｎ１とスイッチ用トランジスタＭｎ２とが入れ替えられる。
図７（ａ）と図７（ｂ）は、図６（ａ）および図６（ｂ）において、各スイッチユニットが順結合状態の場合と交差結合状態の場合の構成例および動作例を示す模式図であり、図７（ｃ）は、図７（ａ）および図７（ｂ）の構成を含んだ移相器に対するシミュレーション結果の一例を示す図である。図７（ａ）には、Ｘ方向の向けて順に配置される複数の順状態スイッチユニットＳＵ（Ｆ）が示され、図７（ｂ）には、Ｘ方向の向けて順に配置される複数の交差状態スイッチユニットＳＵ（Ｃ）が示される。出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれは、例えば、図７（ａ）に示されるように、交差部ＸＡの設置に伴い、区間Ｂｃｐ，Ｂｃｎを有する。
区間Ｂｃｐは、正極側のコモン配線ＣＳＰの隣に間隔Ｌ１（図６（ａ）参照）で配置され、負極側のコモン配線ＣＰＮの隣に配置されない区間である。逆に、区間Ｂｃｎは、負極側のコモン配線ＣＳＮの隣に間隔Ｌ１で配置され、正極側のコモン配線ＣＳＰの隣に配置されない区間である。区間Ｂｃｐの長さと区間Ｂｃｎの長さは同等である。また、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれにおいて、区間Ｂｃｐと区間ＢｃｎはＸ方向に向けて交互に配置される。
これにより、コモン配線ＣＳＰと出力配線ＯＵＴＮとの関係およびコモン配線ＣＳＮと出力配線ＯＵＴＰとの関係において、同一方向の電流が流れる区間は、図１５（ａ）および図１５（ｂ）の場合と比較して半分になる。その結果、出力配線ＯＵＴＮ，ＯＵＴＰにおいて、電磁結合（相互インダクタンス）に伴うクロストークノイズを低減できる。さらに、ここでは、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれが区間Ｂｃｐと区間Ｂｃｎを有することにより、電磁結合に伴うクロストークノイズをより低減できる。
具体的に説明すると、区間Ｂｃｐには、コモン配線ＣＳＰにおける＋Ｘ方向の電流Ｉｃｐに伴う電磁結合によってクロストークノイズ（Ｐ）が生じる。一方、区間Ｂｃｎには、コモン配線ＣＳＮにおける－Ｘ方向の電流Ｉｃｎ（電流Ｉｃｐの逆方向電流に等しい）に伴う電磁結合によってクロストークノイズ（Ｎ）が生じる。クロストークノイズ（Ｐ）とクロストークノイズ（Ｎ）は、同等の大きさで、極性が逆であるため、相殺される関係となる。その結果、出力配線ＯＵＴＮ，ＯＵＴＰにおいて、電磁結合に伴うクロストークノイズをより低減する（理想的にはゼロにする）ことができる。
同様に、コモン配線ＣＳＰ，ＣＳＮのそれぞれは、交差部ＸＡの設置に伴い、区間Ｂｏｎ，Ｂｏｐを有する。区間Ｂｏｎは、負極側の出力配線ＯＵＴＮの隣に間隔Ｌ１で配置され、正極側の出力配線ＯＵＴＰの隣に配置されない区間である。区間Ｂｏｐは、正極側の出力配線ＯＵＴＰの隣に間隔Ｌ１で配置され、負極側の出力配線ＯＵＴＮの隣に配置されない区間である。区間Ｂｏｎの長さと区間Ｂｏｐの長さは同等である。また、コモン配線ＣＳＰ，ＣＳＮのそれぞれにおいて、区間Ｂｏｎと区間ＢｏｐはＸ方向に向けて交互に配置される。
これにより、コモン配線ＣＳＰと出力配線ＯＵＴＮとの関係およびコモン配線ＣＳＮと出力配線ＯＵＴＰとの関係において、同一方向の電流が流れる区間は、図１５（ａ）および図１５（ｂ）の場合と比較して半分になる。その結果、コモン配線ＣＳＰ，ＣＳＮにおいて、電磁結合（相互インダクタンス）に伴うクロストークノイズを低減できる。さらに、ここでは、コモン配線ＣＳＰ，ＣＳＮのそれぞれが区間Ｂｏｎと区間Ｂｏｐを有することにより、電磁結合に伴うクロストークノイズをより低減できる。
具体的には、区間Ｂｃｐ，Ｂｃｎの場合と同様に、区間Ｂｏｎには、出力配線ＯＵＴＮにおける＋Ｘ方向の電流Ｉｏｐに伴う電磁結合によってクロストークノイズ（Ｐ）が生じる。一方、区間Ｂｏｐには、出力配線ＯＵＴＰにおける－Ｘ方向の電流Ｉｏｐ（電流Ｉｏｎの逆方向電流に等しい）伴う電磁結合によってクロストークノイズ（Ｎ）が生じる。クロストークノイズ（Ｐ）とクロストークノイズ（Ｎ）は、同等の大きさで、極性が逆であるため、相殺される関係となる。その結果、コモン配線ＣＳＰ，ＣＳＮにおいて、電磁結合に伴うクロストークノイズをより低減する（理想的にはゼロにする）ことができる。
また、図７（ｂ）に示す交差結合状態では、図７（ａ）の場合と比較して、電流Ｉｏｎの方向と電流Ｉｏｐの方向が入れ替わっている。ただし、クロストークノイズの影響は、交差部ＸＡの設置に伴い、図７（ａ）の場合と同様になる。すなわち、実施の形態１のスイッチブロックＳＢでは、クロストークノイズの影響は、図１５（ａ）および図１５（ｂ）の場合と異なり、順結合状態や交差結合状態に殆ど依存しない。
このようなスイッチブロックＳＢを用いる前提で図１（ａ）の移相器ＰＨＳＦに対するシミュレーションを行った結果、図７（ｃ）に示されるように、位相θの設定誤差は、図１５（ｃ）の場合（比較例）と比較して十分に小さくなった。なお、ここでは、コモン配線ＣＳＰと出力配線ＯＵＴＮ（およびコモン配線ＣＳＮと出力配線ＯＵＴＰ）との間の磁気結合に伴うクロストークノイズについて説明を行ったが、同様の仕組みで、容量結合に伴うクロストークノイズも低減することができる。すなわち、例えば、図５（ｂ）に示したような交差結合状態では、容量結合に伴うクロストークノイズの影響が懸念されるが、その影響も低減することができる。
《スイッチブロック（変形例）のレイアウト構成》
図８（ａ）および図８（ｂ）は、図７（ａ）および図７（ｂ）を変形した構成例および動作例を示す模式図である。図７（ａ）および図７（ｂ）では、交差部ＸＡは、１個のスイッチユニットＳＵ毎に設けられ、これに応じて、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれが有する区間Ｂｃｐと区間Ｂｃｎは、１個のスイッチユニットＳＵ毎に入れ替わった。一方、図８（ａ）および図８（ｂ）では、交差部ＸＡは、２個のスイッチユニットＳＵ毎に設けられ、これに応じて、区間Ｂｃｐと区間Ｂｃｎは、２個のスイッチユニットＳＵ毎に入れ替わる。
前述したように、例えば、出力配線ＯＵＴＮ内に２個の区間Ｂｃｐ，Ｂｃｎを設けることで、理想的には、各区間が長い場合であってもクロストークノイズを相殺することができる。したがって、図８（ａ）および図８（ｂ）に示されるように、交差部ＸＡを２個（またはそれ以上）のスイッチユニットＳＵ毎に設けた構成を用いてもよい。
ただし、図８（ａ）および図８（ｂ）の場合、現実的には、各種ばらつき要素等に応じて、クロストークノイズの相殺が不十分となる恐れがある。一方、各区間の長さを短くすると、個々の区間に生じる磁気結合の強さ自体（クロストークノイズの大きさ自体）を小さくすることができ、全体としてクロストークノイズの影響をより低減することが可能になる。この観点で、図８（ａ）および図８（ｂ）よりも、図７（ａ）および図７（ｂ）の構成を用いることが有益となる。さらに、図７（ａ）および図７（ｂ）の構成を用いると、図２で述べたように、各スイッチユニットＳＵを２ｋ個の制御単位に区切る場合に、交差部ＸＡと制御単位との整合性を考慮する必要性が無くなり、設計の容易化等が図れる。
《実施の形態１の主要な効果》
以上、実施の形態１の方式を用いると、代表的には、可変ゲインアンプを有する半導体装置において、クロストークノイズに伴うゲインの設定誤差を低減することが可能になる。その結果、当該可変ゲインアンプを移相器に適用することで、高精度な位相制御を行うことが可能になる。このような効果は、特に、ミリ波信号、準ミリ波信号を取り扱う半導体装置において、より顕著となる。
（実施の形態２）
《スイッチブロック（実施の形態２）のレイアウト構成》
図９は、本発明の実施の形態２による半導体装置において、図２のスイッチブロック内のレイアウト構成例および動作例を示す模式図である。図９には、Ｘ方向に向けて順に配置される複数の順状態スイッチユニットＳＵ（Ｆ）が示される。当該複数の順状態スイッチユニットＳＵ（Ｆ）は、図７（ａ）の構成例に対して、コモン配線ＣＳＰ，ＣＳＮと出力配線ＯＵＴＮ，ＯＵＴＰの配置を入れ替えたような構成を備える。
すなわち、正極側のコモン配線ＣＳＰと負極側のコモン配線ＣＳＮは、図６（ｂ）に示した出力配線対（ＯＵＴＮ，ＯＵＴＰ）の場合と同様に、下層の配線層（ＭＬ［ｘ－１］）を介して互いに交差しながらＸ方向に向けて延伸することで、コモン配線対（ＣＳＰ，ＣＳＮ）を構成する。すなわち、正極側のコモン配線ＣＳＰと負極側のコモン配線ＣＳＮは、層間絶縁膜によって互いに電気的に絶縁されたまま、平面視において互いに交差する。これに伴う交差部ＸＡは、隣接するスイッチユニットＳＵの間に設けられ、この例では、１個のスイッチユニットＳＵ毎に設けられる。また、負極側の出力配線ＯＵＴＮおよび正極側の出力配線ＯＵＴＰは、Ｙ方向においてコモン配線対（ＣＳＰ，ＣＳＮ）の両隣にそれぞれ配置される。ただし、出力配線ＯＵＴＮ，ＯＵＴＰに関しては、必ずしも両方がコモン配線対（ＣＳＰ，ＣＳＮ）の隣に配置される必要はなく、少なくとも一方がコモン配線対（ＣＳＰ，ＣＳＮ）の隣に配置されればよい。
コモン配線ＣＳＰ，ＣＳＮのそれぞれは、交差部ＸＡの設置に伴い、区間Ｂｏｎ，Ｂｏｐを有する。区間Ｂｏｎは、負極側の出力配線ＯＵＴＮの隣に間隔Ｌ１で配置され、正極側の出力配線ＯＵＴＰの隣に配置されない区間である。逆に、区間Ｂｏｐは、正極側の出力配線ＯＵＴＰの隣に間隔Ｌ１で配置され、負極側の出力配線ＯＵＴＮの隣に配置されない区間である。区間Ｂｏｎの長さと区間Ｂｏｐの長さは同等である。また、コモン配線ＣＳＰ，ＣＳＮのそれぞれにおいて、区間Ｂｏｎと区間ＢｏｐはＸ方向に向けて交互に配置される。
一方、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれは、区間Ｂｃｐ，Ｂｃｎを有する。区間Ｂｃｐは、正極側のコモン配線ＣＳＰの隣に間隔Ｌ１で配置され、負極側のコモン配線ＣＳＮの隣に配置されない区間である。逆に、区間Ｂｃｎは、負極側のコモン配線ＣＳＮの隣に間隔Ｌ１で配置され、正極側のコモン配線ＣＳＰの隣に配置されない区間である。区間Ｂｃｐの長さと区間Ｂｃｎの長さは同等である。また、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれにおいて、区間Ｂｃｐと区間ＢｃｎはＸ方向に向けて交互に配置される。
図７（ａ）の場合と同様に、コモン配線ＣＳＰ，ＣＳＮのそれぞれは、区間Ｂｏｎ，Ｂｏｐを有することで、電磁結合（相互インダクタンス）に伴うクロストークノイズの影響を相殺することができる。出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれも、区間Ｂｃｐ，Ｂｃｎを有することで、電磁結合に伴うクロストークノイズの影響を相殺することができる。
《実施の形態２の主要な効果》
以上、実施の形態２の方式を用いることでも、実施の形態１の場合と同様の効果が得られる。また、レイアウト設計の都合等に応じて、実施の形態１の場合のように出力配線ＯＵＴＮ，ＯＵＴＰに交差部ＸＡを設けるか、実施の形態２の場合のようにコモン配線ＣＳＰ，ＣＳＮに交差部ＸＡを設けるかを選択することができ、レイアウト設計における柔軟性の向上が図れる。
（実施の形態３）
《スイッチブロック（各種変形例）のレイアウト構成》
図１０（ａ）、図１０（ｂ）および図１０（ｃ）は、本発明の実施の形態３による半導体装置において、図２のスイッチブロック内のそれぞれ異なるレイアウト構成例および動作例を示す模式図である。図１０（ａ）、図１０（ｂ）および図１０（ｃ）のそれぞれには、Ｘ方向に向けて順に配置される複数の順状態スイッチユニットＳＵ（Ｆ）が示される。順状態スイッチユニットＳＵ（Ｆ）に関し、４個のスイッチ用トランジスタ（スイッチＳＷ）は、実施の形態１や実施の形態２ではＹ方向において２個ずつ配置されたが、実施の形態３では、共にＸ方向に向けて順に配置される。
図１０（ａ）において、コモン配線ＣＳＰ，ＣＳＮは、交差部ＸＡを備えることでコモン配線対（ＣＳＰ，ＣＳＮ）を構成する。出力配線ＯＵＴＮ，ＯＵＴＰの一方（ここではＯＵＴＮ）は、コモン配線対（ＣＳＰ，ＣＳＮ）の隣に配置される。ただし、出力配線ＯＵＴＮ，ＯＵＴＰの他方（ＯＵＴＰ）は、出力配線ＯＵＴＮの隣に配置され、コモン配線対（ＣＳＰ，ＣＳＮ）の隣には配置されない。
この場合、出力配線ＯＵＴＮは、コモン配線ＣＳＰとの間で電磁結合が生じる区間Ｂｃｐと、コモン配線ＣＳＮとの間で電磁結合が生じる区間Ｂｃｎとを有する。その結果、出力配線ＯＵＴＮでは、電磁結合に伴うクロストークノイズが相殺される。一方、コモン配線ＣＳＰ，ＣＳＮは、共に、出力配線ＯＵＴＮ，ＯＵＴＰの一方（ＯＵＴＮ）から電磁結合に伴うクロストークノイズを受ける。このため、コモン配線ＣＳＰ，ＣＳＮをそれぞれ単独で見た場合には、クロストークノイズを相殺することは困難になり得る。ただし、コモン配線ＣＳＰ，ＣＳＮは差動対を構成するため、それに伴う同相ノイズの除去特性によって、コモン配線ＣＳＰ，ＣＳＮにおいてもクロストークノイズの影響をある程度低減することは可能である。
図１０（ｂ）において、出力配線ＯＵＴＮ，ＯＵＴＰは、交差部ＸＡを備えることで出力配線対（ＯＵＴＮ，ＯＵＴＰ）を構成する。コモン配線ＣＳＰ，ＣＳＮの一方（ここではＣＳＰ）は、出力配線対（ＯＵＴＮ，ＯＵＴＰ）の隣に配置される。ただし、コモン配線ＣＳＰ，ＣＳＮの他方（ＣＳＮ）は、コモン配線ＣＳＰの隣に配置され、出力配線対（ＯＵＴＮ，ＯＵＴＰ）の隣には配置されない。
この場合、コモン配線ＣＳＰは、出力配線ＯＵＴＮとの間で電磁結合が生じる区間Ｂｏｎと、出力配線ＯＵＴＰとの間で電磁結合が生じる区間Ｂｏｐとを有する。その結果、コモン配線ＣＳＰでは、電磁結合に伴うクロストークノイズが相殺される。一方、出力配線ＯＵＴＮ，ＯＵＴＰは、共に、コモン配線ＣＳＰ，ＣＳＮの一方（ＣＳＰ）から電磁結合に伴うクロストークノイズを受ける。図１０（ａ）の場合と同様に、出力配線ＯＵＴＮ，ＯＵＴＰは差動対を構成するため、出力配線ＯＵＴＮ，ＯＵＴＰにおいてもクロストークノイズの影響をある程度低減することは可能である。
図１０（ｃ）において、コモン配線ＣＳＰ，ＣＳＮは、交差部ＸＡを備えることでコモン配線対（ＣＳＰ，ＣＳＮ）を構成する。また、出力配線ＯＵＴＮ，ＯＵＴＰも、交差部ＸＡを備えることで出力配線対（ＯＵＴＮ，ＯＵＴＰ）を構成する。コモン配線対（ＣＳＰ，ＣＳＮ）と出力配線対（ＯＵＴＮ，ＯＵＴＰ）は、隣同士に配置される。この場合、コモン配線ＣＳＰ，ＣＳＮのそれぞれは、区間Ｂｏｎと区間Ｂｏｐとを有し、出力配線ＯＵＴＮ，ＯＵＴＰのそれぞれも、区間Ｂｃｐと区間Ｂｃｎとを有する。したがって、各配線において、クロストークノイズを相殺することができる。
《実施の形態３の主要な効果》
以上、実施の形態３の方式を用いることでも、実施の形態１の場合と同様の効果が得られる。特に、図１０（ｃ）のような構成において、クロストークノイズに伴うゲインの設定誤差を低減することが可能になる。また、実施の形態２の場合と同様に、レイアウト設計における柔軟性の向上が図れる。
（実施の形態４）
《スイッチブロック周り（実施の形態４）のレイアウト構成》
図１１は、本発明の実施の形態４による半導体装置において、図２におけるスイッチブロック周りのレイアウト構成例を示す平面図である。図１１では、スイッチブロックＳＢに加えて、ダミースイッチブロックＤＳＢが設けられる。ダミースイッチブロックＤＳＢは、Ｙ方向においてスイッチブロックＳＢの隣（この例では両隣）に配置され、スイッチブロックＳＢのレイアウトを模写したレイアウトを備える。ダミースイッチブロックに含まれる複数のスイッチ用トランジスタは、スイッチブロックＳＢと異なり、常時、オフに固定される。
このような構成を用いることで、スイッチブロックＳＢ全域のレイアウト環境を、スイッチブロックＳＢのＹ方向における両端を含めて均一に保つことができる。その結果、スイッチブロックＳＢ全域において、各配線間の相互インダクタンスの値が均一となり、不均一性によって生じ得るノイズ成分を抑制できる。
ダミースイッチブロックＤＳＢ内の出力配線ＯＵＴＮ，ＯＵＴＰおよびコモン配線ＣＳＰ，ＣＳＮは、それぞれ、スイッチブロックＳＢ内の出力配線ＯＵＴＮ，ＯＵＴＰおよびコモン配線ＣＳＰ，ＣＳＮに対して、絶縁状態であっても導通状態であってもよい。導通状態となるように構成する場合、ダミースイッチブロックＤＳＢ内のスイッチブロックＳＢに隣接する配線（図６（ａ）の場合には、コモン配線ＣＳＰ，ＣＳＮの一方）のみが導通するように構成してもよい。導通状態となるように構成することで、動作環境を含めてスイッチブロックＳＢ全域の均一化を図ることができる。
《実施の形態４の主要な効果》
以上、実施の形態４の方式を用いることでも、実施の形態１の場合と同様の効果が得られる。さらに、ダミースイッチブロックＤＳＢを設けることで、レイアウトの不均一性に伴うノイズ成分を抑制でき、ゲインの設定誤差をより低減することが可能になる。
（実施の形態５）
《可変ゲインアンプの適用例》
図１２（ａ）は、本発明の実施の形態５による半導体装置の構成例を示す概略図であり、図１２（ｂ）は、図１２（ａ）の動作例を示す模式図である。図１２（ａ）に示す半導体装置ＤＥＶａは、例えば、レーダ装置等に含まれ、フェーズドアレイアンテナ等を制御するフロントエンドＩＣである。当該半導体装置ＤＥＶａは、ＰＬＬ（Phase Locked Loop）と、複数の送信チャネルブロックＣＨ［１］～ＣＨ［ｍ］と、ロウノイズアンプＬＮＡと、ミキサＭＩＸと、プログラマブルゲインアンプＰＧＡと、バンドパスフィルタＢＰＦと、アナログディジタル変換器ＡＤＣとを有する。
ＰＬＬは、電圧制御発振器ＶＣＯを含み、所定の周波数をもつローカル信号（例えば、ＦＭＣＷ（Frequency Modulated Continuous Wave）等）を生成する。複数の送信チャネルブロックＣＨ［１］～ＣＨ［ｍ］のそれぞれは、移相器ＰＨＳＦと、パワーアンプＰＡとを備える。当該移相器ＰＨＳＦに、図１（ａ）に示したような構成が適用される。移相器ＰＨＳＦは、位相設定値（θ）（詳細にはゲイン設定信号Ｗｉ，Ｗｑ）に応じてＰＬＬからのローカル信号の位相をシフトさせる。
パワーアンプＰＡは、移相器ＰＨＳＦからの信号を増幅したのちアンテナＡＮＴへ送信する。図１２（ｂ）に示されるように、複数の送信チャネルブロックＣＨ［１］～ＣＨ［ｍ］のそれぞれの位相設定値（θ）を適切に制御することで、アンテナＡＮＴからの送信信号（ＴＸ）（ビーム）に指向性を持たせることが可能になる。
ロウノイズアンプＬＮＡは、アンテナＡＮＴの受信信号（ＲＸ）（例えば、対象物で反射されたビーム）を増幅する。ミキサＭＩＸは、ロウノイズアンプＬＮＡからの信号とＰＬＬからのローカル信号とを乗算する。バンドパスフィルタＢＰＦは、ミキサＭＩＸからの信号をフィルタリングし、アナログディジタル変換器ＡＤＣは、バンドパスフィルタＢＰＦからのアナログ信号をディジタル信号に変換する。このディジタル信号に対して周波数解析等を行うことで、例えば、対象物との距離や相対速度等を検出することができる。
図１３は、本発明の実施の形態５による半導体装置の別の構成例を示す概略図である。図１３に示す半導体装置ＤＥＶｂは、例えば、１０Ｇｂｐｓ等の高速なシリアルデータＳＤＡＴを受けて再生クロック信号ＲＣＫと再生データＲＤＡＴとを生成するクロックデータ再生回路ＣＤＲを備える。クロックデータ再生回路ＣＤＲは、アンプＡＭＰと、データサンプリング回路ＤＳＰＬと、位相比較器ＰＨＣＭＰと、位相制御回路ＰＨＣＴＬと、ＰＬＬと、移相器ＰＨＳＦとを備える。当該移相器ＰＨＳＦに、図１（ａ）に示したような構成が適用される。
アンプＡＭＰは、外部からのシリアルデータＳＤＡＴを増幅する。データサンプリング回路ＤＳＰＬは、アンプＡＭＰからの出力信号を移相器ＰＨＳＦからのクロック信号ＣＫに基づいてサンプリングする。位相比較器ＰＨＣＭＰは、アンプＡＭＰからの出力信号の位相と移相器ＰＨＳＦからのクロック信号ＣＫの位相とを比較する。位相制御回路ＰＨＣＴＬは、位相比較器ＰＨＣＭＰの比較結果に基づき、両位相が所定の関係となるように位相設定信号（ゲイン設定信号Ｗｉ，Ｗｑ）を生成し、移相器ＰＨＳＦへ指示する。移相器ＰＨＳＦは、ＰＬＬからの基準クロック信号の位相を位相設定信号（ゲイン設定信号Ｗｉ，Ｗｑ）に基づきシフトさせることで、データサンプリング回路ＤＳＰＬに向けたクロック信号ＣＫを生成する。クロック信号ＣＫの位相を適切に調整することで、データサンプリング回路ＤＳＰＬは、正しい再生クロック信号ＲＣＫと再生データＲＤＡＴとを生成することが可能になる。
《実施の形態５の主要な効果》
例えば、図１２（ａ）の半導体装置ＤＥＶａを用いると、実施の形態１～４の方式によって移相器ＰＨＳＦの高精度化が図れるため、送信チャネルブロックが少ない場合であっても、アンテナＡＮＴから送信されるビームの指向性を高めることができる。送信チャネルブロックの削減は、消費電力の低減や、チップ面積の低減等に寄与する。また、図１３の半導体装置ＤＥＶｂを用いると、移相器ＰＨＳＦからのクロック信号ＣＫの精度を高めることができる。その結果、例えば、データサンプリング回路ＤＳＰＬにおいて、再生データＲＤＡＴの誤り発生率を低下させること等が可能になり、信頼性の向上等が図れる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
《付記》
テールノードと、第１のコモン配線および第２のコモン配線との間にそれぞれ結合され、差動入力信号が入力される差動対トランジスタと、
差動出力信号を伝送する第１の出力配線および第２の出力配線と、
前記第１のコモン配線および前記第２のコモン配線を前記第１の出力配線および前記第２の出力配線にそれぞれ結合する順結合状態か、前記第１のコモン配線および前記第２のコモン配線を前記第２の出力配線および前記第１の出力配線にそれぞれ結合する交差結合状態かを選択する複数のスイッチ用トランジスタを含み、結合に際して用いる前記スイッチ用トランジスタの並列数を可変設定可能なスイッチブロックと、
を有する半導体装置であって、
前記第１のコモン配線、前記第２のコモン配線、前記第１の出力配線および前記第２の出力配線は、複数の配線層の一つである所定の配線層の中で、前記第１の方向において並んで配置され、前記第１の方向と交差する第２の方向に向けて延伸し、
前記第１のコモン配線または前記第２のコモン配線の少なくとも一方は、
前記第１の方向において第１の間隔で前記第１の出力配線の隣に配置され、前記第２の出力配線の隣に配置されない第１の区間と、
前記第１の方向において前記第１の間隔で前記第２の出力配線の隣に配置され、前記第１の出力配線の隣に配置されない第２の区間と、
を有する、
半導体装置。
ＡＤＤ 合成器
Ｂｏｎ，Ｂｏｐ，Ｂｃｎ，Ｂｃｐ 区間
ＣＳＰ，ＣＳＮ コモン配線
ＤＳＢ ダミースイッチブロック
ＩＮｐ，ＩＮｎ 差動入力信号
ＭＬ 配線層
Ｍｉｐ，Ｍｉｎ 差動対トランジスタ
Ｍｐ，Ｍｎ スイッチ用トランジスタ
Ｎｔ テールノード
ＯＵＴＰ，ＯＵＴＮ 出力配線
ＯＵＴｐ，ＯＵＴｎ 差動出力信号
ＰＨＳＦ 移相器
ＳＢ スイッチブロック
ＳＵ スイッチユニット
ＳＷ スイッチ
ＶＧＡ 可変ゲインアンプ
Ｗｉ，Ｗｑ，Ｗｔ，Ｗｂ ゲイン設定信号
ＸＡ 交差部

Claims (14)

  1. 主面を有する半導体基板と、
    前記主面の一方向を第１の方向とし、前記主面の一方向であり前記第１の方向と交差する方向を第２の方向として、前記主面の上方で、前記第１の方向に並んで配置され、前記第２の方向に延伸する正極コモン配線および負極コモン配線と、
    前記主面の上方に配置され、差動入力信号を伝送する第１の差動入力配線および第２の差動入力配線と、
    前記主面上に形成され、ドレインが前記正極コモン配線に結合され、ゲートが前記第１の差動入力配線に結合される第１の差動トランジスタと、
    前記主面上に形成され、ドレインが前記負極コモン配線に結合され、ゲートが前記第２の差動入力配線に結合される第２の差動トランジスタと、
    前記主面の上方で、前記第１の方向に隣接して配置され、一定区間毎に交差しながら前記第２の方向に延伸し、差動出力信号を伝送する正極出力配線および負極出力配線からなる出力配線対と、
    前記主面上に形成され、平面視において、前記出力配線対における複数の前記一定区間のそれぞれと、前記正極コモン配線との間の領域で、前記第２の方向に並んで配置される第１のスイッチ用トランジスタおよび第３のスイッチ用トランジスタと、
    前記主面上に形成され、平面視において、前記出力配線対における前記複数の一定区間のそれぞれと、前記負極コモン配線との間の領域で、前記第２の方向に並んで配置される第２のスイッチ用トランジスタおよび第４のスイッチ用トランジスタと、
    を備え、
    前記第１のスイッチ用トランジスタは、前記正極コモン配線と前記負極出力配線との間にソース・ドレイン経路が形成され、
    前記第３のスイッチ用トランジスタは、前記正極コモン配線と前記正極出力配線との間にソース・ドレイン経路が形成され、
    前記第２のスイッチ用トランジスタは、前記負極コモン配線と前記正極出力配線との間にソース・ドレイン経路が形成され、
    前記第４のスイッチ用トランジスタは、前記負極コモン配線と前記負極出力配線との間にソース・ドレイン経路が形成され、
    順結合状態が選択された場合、前記第１のスイッチ用トランジスタおよび前記第２のスイッチ用トランジスタがオンに、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタがオフに制御され、
    交差結合状態が選択された場合、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタがオンに、前記第１のスイッチ用トランジスタおよび前記第２のスイッチ用トランジスタがオフに制御される、
    半導体装置。
  2. 請求項１記載の半導体装置において、
    前記正極コモン配線は、前記第１の方向において、前記出力配線対の両隣の一方に、前記第１のスイッチ用トランジスタおよび前記第３のスイッチ用トランジスタを挟んで配置され、
    前記負極コモン配線は、前記第１の方向において、前記出力配線対の両隣の他方に、前記第２のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを挟んで配置される、
    半導体装置。
  3. 請求項１記載の半導体装置において、
    前記正極コモン配線、前記負極コモン配線、前記正極出力配線、および前記負極出力配線は、層間絶縁膜を介して前記主面の上方に配置される第１配線層に配置され、
    前記正極コモン配線および前記負極コモン配線は、前記第１配線層と層間絶縁膜を介して絶縁される第２配線層を介して互いに交差しながら前記第２の方向に向けて延伸することでコモン配線対を構成し、
    前記コモン配線対は、前記第１の方向において、前記出力配線対の両隣の一方に、前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを挟んで配置される、
    半導体装置。
  4. 請求項１記載の半導体装置において、
    前記正極コモン配線および前記負極コモン配線は、前記第１の方向に隣接して配置されることでコモン配線対を構成し、
    前記コモン配線対は、前記第１の方向において、前記出力配線対の両隣の一方に、前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを挟んで配置される、
    半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを含み、前記順結合状態が選択された場合にオンに制御する前記第１のスイッチ用トランジスタの並列数および前記第２のスイッチ用トランジスタの並列数と、前記交差結合状態が選択された場合にオンに制御する前記第３のスイッチ用トランジスタの並列数および前記第４のスイッチ用トランジスタの並列数とを可変設定するスイッチブロックを備え、
    前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタのそれぞれは、２ｋ個（ｋ＝０，１，…）を制御単位としてオン／オフが制御され、
    前記順結合状態が選択された場合にオンに制御される前記第１のスイッチ用トランジスタの並列数および前記第２のスイッチ用トランジスタの並列数は、前記制御単位を組み合わせることで設定され、
    前記交差結合状態が選択された場合にオンに制御される前記第３のスイッチ用トランジスタの並列数および前記第４のスイッチ用トランジスタの並列数は、前記制御単位を組み合わせることで設定される、
    半導体装置。
  6. 請求項５記載の半導体装置において、
    さらに、前記第１の方向において前記スイッチブロックのレイアウト領域の隣に配置され、前記スイッチブロックのレイアウトを模写したレイアウトを備えるダミースイッチブロックを有し、
    前記ダミースイッチブロックに含まれる複数のスイッチ用トランジスタは、オフに固定される、
    半導体装置。
  7. 請求項１記載の半導体装置において、
    前記差動入力信号は、準ミリ波信号またはミリ波信号である、
    半導体装置。
  8. 請求項５記載の半導体装置において、
    前記第１の差動トランジスタ、前記第２の差動トランジスタ、および前記スイッチブロックを含み、所定の位相を有する前記差動入力信号を、当該スイッチブロック内の前記スイッチ用トランジスタの並列数に応じたゲインで増幅する第１の可変ゲインアンプと、
    前記第１の差動トランジスタ、前記第２の差動トランジスタ、および前記スイッチブロックを含み、前記所定の位相とは９０°異なる位相を有する前記差動入力信号を、当該スイッチブロック内の前記スイッチの並列数に応じたゲインで増幅する第２の可変ゲインアンプと、
    前記第１の可変ゲインアンプからの前記差動出力信号と前記第２の可変ゲインアンプからの前記差動出力信号とを合成する合成器と、
    を有する、
    半導体装置。
  9. 主面を有する半導体基板と、
    前記主面の一方向を第１の方向とし、前記主面の一方向であり前記第１の方向と交差する方向を第２の方向として、前記主面の上方で、前記第１の方向に隣接配置され、一定区間毎に交差しながら前記第２の方向に延伸する正極コモン配線および負極コモン配線からなるコモン配線対と、
    前記主面の上方に配置され、差動入力信号を伝送する第１の差動入力配線および第２の差動入力配線と、
    前記主面上に形成され、ドレインが前記正極コモン配線に結合され、ゲートが前記第１の差動入力配線に結合される第１の差動トランジスタと、
    前記主面上に形成され、ドレインが前記負極コモン配線に結合され、ゲートが前記第２の差動入力配線に結合される第２の差動トランジスタと、
    前記主面の上方で、前記第１の方向に並んで配置され、前記第２の方向に延伸し、差動出力信号を伝送する正極出力配線および負極出力配線と、
    前記主面上に形成され、平面視において、前記コモン配線対における複数の前記一定区間のそれぞれと、前記負極出力配線との間の領域で、前記第２の方向に並んで配置される第１のスイッチ用トランジスタおよび第３のスイッチ用トランジスタと、
    前記主面上に形成され、平面視において、前記コモン配線対における前記複数の一定区間のそれぞれと、前記正極出力配線との間の領域で、前記第２の方向に並んで配置される第２のスイッチ用トランジスタおよび第４のスイッチ用トランジスタと、
    を備え、
    前記第１のスイッチ用トランジスタは、前記負極出力配線と前記正極コモン配線との間にソース・ドレイン経路が形成され、
    前記第３のスイッチ用トランジスタは、前記負極出力配線と前記負極コモン配線との間にソース・ドレイン経路が形成され、
    前記第２のスイッチ用トランジスタは、前記正極出力配線と前記負極出力配線との間にソース・ドレイン経路が形成され、
    前記第４のスイッチ用トランジスタは、前記正極出力配線と前記正極出力配線との間にソース・ドレイン経路が形成され、
    順結合状態が選択された場合、前記第１のスイッチ用トランジスタおよび前記第２のスイッチ用トランジスタがオンに、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタがオフに制御され、
    交差結合状態が選択された場合、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタがオンに、前記第１のスイッチ用トランジスタおよび前記第２のスイッチ用トランジスタがオフに制御される、
    半導体装置。
  10. 請求項９記載の半導体装置において、
    前記正極出力配線は、前記第１の方向において、前記コモン配線対の両隣の一方に前記第１のスイッチ用トランジスタおよび前記第３のスイッチ用トランジスタを挟んで配置され、
    前記負極出力配線は、前記第１の方向において、前記コモン配線対の両隣の他方に前記第２のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを挟んで配置される、
    半導体装置。
  11. 請求項９記載の半導体装置において、
    前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタを含み、前記順結合状態が選択された場合にオンに制御する前記第１のスイッチ用トランジスタの並列数および前記第２のスイッチ用トランジスタの並列数と、前記交差結合状態が選択された場合にオンに制御する前記第３のスイッチ用トランジスタの並列数および前記第４のスイッチ用トランジスタの並列数とを可変設定するスイッチブロックを備え、
    前記第１のスイッチ用トランジスタ、前記第２のスイッチ用トランジスタ、前記第３のスイッチ用トランジスタおよび前記第４のスイッチ用トランジスタのそれぞれは、２ ｋ 個（ｋ＝０，１，…）を制御単位としてオン／オフが制御され、
    前記順結合状態が選択された場合にオンに制御される前記第１のスイッチ用トランジスタの並列数および前記第２のスイッチ用トランジスタの並列数は、前記制御単位を組み合わせることで設定され、
    前記交差結合状態が選択された場合にオンに制御される前記第３のスイッチ用トランジスタの並列数および前記第４のスイッチ用トランジスタの並列数は、前記制御単位を組み合わせることで設定される、
    半導体装置。
  12. 請求項１１記載の半導体装置において、
    さらに、前記第１の方向において前記スイッチブロックのレイアウト領域の隣に配置され、前記スイッチブロックのレイアウトを模写したレイアウトを備えるダミースイッチブロックを有し、
    前記ダミースイッチブロックに含まれる複数のスイッチ用トランジスタは、オフに固定される、
    半導体装置。
  13. 請求項９記載の半導体装置において、
    前記差動入力信号は、準ミリ波信号またはミリ波信号である、
    半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記第１の差動トランジスタ、前記第２の差動トランジスタ、および前記スイッチブロックを含み、所定の位相を有する前記差動入力信号を、当該スイッチブロック内の前記スイッチ用トランジスタの並列数に応じたゲインで増幅する第１の可変ゲインアンプと、
    前記第１の差動トランジスタ、前記第２の差動トランジスタ、および前記スイッチブロックを含み、前記所定の位相とは９０°異なる位相を有する前記差動入力信号を、当該スイッチブロック内の前記スイッチの並列数に応じたゲインで増幅する第２の可変ゲインアンプと、
    前記第１の可変ゲインアンプからの前記差動出力信号と前記第２の可変ゲインアンプからの前記差動出力信号とを合成する合成器と、
    を有する、
    半導体装置。
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