WO2018135151A1 - 可変利得増幅器およびベクトル合成型移相器 - Google Patents

可変利得増幅器およびベクトル合成型移相器 Download PDF

Info

Publication number
WO2018135151A1
WO2018135151A1 PCT/JP2017/043074 JP2017043074W WO2018135151A1 WO 2018135151 A1 WO2018135151 A1 WO 2018135151A1 JP 2017043074 W JP2017043074 W JP 2017043074W WO 2018135151 A1 WO2018135151 A1 WO 2018135151A1
Authority
WO
WIPO (PCT)
Prior art keywords
differential pair
source
amplifier
control pattern
gain
Prior art date
Application number
PCT/JP2017/043074
Other languages
English (en)
French (fr)
Inventor
航 山本
恒次 堤
隆也 丸山
下沢 充弘
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2018544571A priority Critical patent/JP6440919B1/ja
Publication of WO2018135151A1 publication Critical patent/WO2018135151A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G3/00Gain control in amplifiers or frequency changers
    • H03G3/02Manually-operated control
    • H03G3/04Manually-operated control in untuned amplifiers
    • H03G3/10Manually-operated control in untuned amplifiers having semiconductor devices

Definitions

  • the present invention relates to a variable gain amplifier configured to be capable of adjusting the gain of an input signal, and a vector synthesis type phase shifter including the variable gain amplifier.
  • phase shifter In phased array antennas used in radar devices, wireless communication devices, etc., the phase of a high-frequency signal is changed by a phase shifter inside the device when the beam direction is changed.
  • the phase shifter is roughly classified into an active phase shifter and a passive phase shifter.
  • an active phase shifter is smaller than a passive phase shifter.
  • a vector synthesis type phase shifter is known as a configuration of the active phase shifter.
  • the vector synthesis type phase shifter separates the input high-frequency signal into orthogonal I and Q signals, and independently changes the amplitude and polarity of each of the I and Q signals. The signal and the Q signal are combined.
  • an RC type polyphase filter is known as a circuit for generating an I signal and a Q signal.
  • An example of a circuit that changes the amplitude and polarity of each of the I signal and the Q signal is a variable gain amplifier (see, for example, Non-Patent Document 1).
  • the transistor size of each differential pair constituting the amplifier is reduced in structure, and the gain of the entire variable gain amplifier (hereinafter referred to as the total gain). It is impossible to simultaneously reduce the number of amplifiers that need to be switched when switching the gain).
  • the gain width between the total gains before and after switching is different from the ideal gain width due to the effects of manufacturing variations of each differential pair constituting the amplifier, the arrangement of each differential pair, the wiring length of each differential pair, etc. Misalignment is likely to occur.
  • the present invention has been made to solve the above-described problems, and is an amplifier that requires a gain to be switched when switching the total gain while reducing the transistor size of each differential pair constituting the amplifier. It is an object of the present invention to obtain a variable gain amplifier capable of reducing the number, and a vector synthesis type phase shifter including the variable gain amplifier.
  • a variable gain amplifier includes a plurality of main amplifiers each having a first source-grounded differential pair and a second source-grounded differential pair, each of which can be switched between an on state and an off state, and an operation state is switched between on and off.
  • a control pattern for controlling the main amplifier a first control pattern for controlling the operation state of the first source grounded differential pair to be on and a control state for controlling the operation state of the second source grounded differential pair to be off, and a first source grounding And a second control pattern for controlling the operation state of the differential pair to be off and controlling the operation state of the second source grounded differential pair to be on.
  • Each main amplifier has a first control pattern and a second control pattern.
  • the gain can be switched between two values of a positive value and a negative value having the same magnitude but different polarities, and the first sub-amplifier has a third source ground difference.
  • the control circuit controls the first control pattern for each main amplifier.
  • the second control pattern, and the total gain is adjusted by controlling the operation state of the third source-grounded differential pair to either ON or OFF for the first sub-amplifier.
  • the vector synthesis type phase shifter according to the present invention includes a variable gain amplifier.
  • variable gain amplifier capable of reducing the number of amplifiers whose gains need to be switched when switching the total gain while reducing the transistor size of each differential pair constituting the amplifier, and the variable gain thereof A vector synthesizing phase shifter including an amplifier can be obtained.
  • FIG. 2 is a configuration diagram illustrating a first sub-amplifier of FIG. 1.
  • FIG. 2 is a block diagram which shows the vector synthetic
  • FIG. 11 is a configuration diagram illustrating a second sub-amplifier of FIG. 10. It is a block diagram which shows the variable gain amplifier to which a prior art is applied. It is a block diagram which shows each main amplifier of FIG. It is a block diagram which shows the subamplifier of FIG. It is a block diagram which shows each main amplifier of the variable gain amplifier in Embodiment 5 of this invention.
  • variable gain amplifier and a vector synthesis type phase shifter according to the present invention will be described with reference to the drawings according to a preferred embodiment.
  • the same portions or corresponding portions are denoted by the same reference numerals, and redundant description is omitted.
  • variable gain amplifier 300 As a comparative example of the variable gain amplifier according to the present invention, a variable gain amplifier 300 to which the conventional technique described in Non-Patent Document 1 is applied will be described with reference to FIGS.
  • FIG. 12 is a block diagram showing a variable gain amplifier 300 to which the conventional technique is applied.
  • the variable gain amplifier 300 includes a differential input terminal Din1 (hereinafter referred to as terminal Din1), a differential input terminal Din2 (hereinafter referred to as terminal Din2), and a plurality of main amplifiers 301 to 304.
  • VDD differential input terminal Din1
  • Dout1 differential output terminal Dout1
  • terminal Dout2 a differential output terminal Dout2
  • the terminal Din1 is a terminal to which a positive phase signal of a differential signal is input
  • the terminal Din2 is a terminal to which a negative phase signal of a differential signal is input
  • the terminal Dout1 is a terminal that outputs a positive-phase signal of a differential signal
  • the terminal Dout2 is a terminal that outputs a negative-phase signal of a differential signal.
  • the plurality of main amplifiers 301 to 304 are connected in parallel to each other, and the sub-amplifier 305 is connected to the main amplifiers 301 to 304 in parallel.
  • the control circuit 311 individually controls the gains of the main amplifiers 301 to 304 and the gain of the sub-amplifier 305.
  • the inductor 312 is connected to the voltage source VDD.
  • Each of the main amplifiers 301 to 304 amplifies the signal input as the input signal according to the gain controlled by the control circuit 311 and outputs the amplified signal as the output signal.
  • the sub-amplifier 305 amplifies the signal input as the input signal according to the gain controlled by the control circuit 311 and outputs the amplified signal as the output signal.
  • FIG. 13 is a block diagram showing the main amplifiers 301 to 304 in FIG.
  • each of the main amplifiers 301 to 304 includes a first source grounded differential pair DP1 (hereinafter referred to as differential pair DP1) and a second source grounded differential pair DP2 (hereinafter referred to as differential pair).
  • DP1 first source grounded differential pair
  • DP2 second source grounded differential pair
  • switch SW1 switch SW2
  • the differential pair DP1 includes a transistor Tr1 and a transistor Tr2, and is connected in parallel with the differential pair DP2.
  • the differential pair DP2 includes a transistor Tr3 and a transistor Tr4. Each of the transistors Tr1 to Tr4 has the same transistor size.
  • each differential pair DP1, DP2 constituting each of the main amplifiers 302 to 304 is larger than the transistor size of each differential pair DP1, DP2 constituting the main amplifier 301. That is, with respect to the main amplifier 301, the transistor sizes of the transistors Tr1 to Tr4 in the main amplifiers 302 to 304 are two times, four times, and eight times, respectively.
  • the source terminal of the differential pair DP1 is connected to either the voltage source VDD or the ground GND by the switch SW1.
  • the differential pair DP1 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the source terminal of the differential pair DP2 is connected to either the voltage source VDD or the ground GND by the switch SW2.
  • the differential pair DP2 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the drain terminals of the differential pair DP1 and the differential pair DP2 are connected to the voltage source VDD via the inductor 312 shown in FIG.
  • the control circuit 311 controls the operational state of the differential pair DP1 to be on and the first control pattern to control the operational state of the differential pair DP2 to be different from the first control pattern. And a second control pattern for controlling the operation state of the dynamic pair DP1 to be off and controlling the operation state of the differential pair DP2 to be on.
  • the control circuit 311 controls the main amplifiers 301 to 304 in accordance with either the first control pattern or the second control pattern.
  • control circuit 311 controls the operation state of the differential pair DP1 and the differential pair DP2 according to the first control pattern
  • the control circuit 311 controls the switch SW1 and the switch SW2 so that the source terminals of the differential pair DP1 are connected to the ground GND. Connect the source terminal of the differential pair DP2 to the voltage source VDD.
  • control circuit 311 controls the operation states of the differential pair DP1 and the differential pair DP2 in accordance with the second control pattern
  • the control circuit 311 controls the switch SW1 and the switch SW2 so that the source terminal of the differential pair DP1 is voltage-controlled.
  • the source terminal of the differential pair DP2 is connected to the ground GND.
  • the gains of the main amplifiers 301 to 304 will be described.
  • the gain of the main amplifier 301 controlled according to the first control pattern is “+1”.
  • the gain of the main amplifier 301 controlled according to the second control pattern is “ ⁇ 1”.
  • the signal input as an input signal to the main amplifier does not invert the polarity when the gain is positive, and inverts the polarity when the gain is negative.
  • the gain that can be taken by the main amplifier 301 is set to 1.
  • the gains of the main amplifiers 302 to 304 controlled according to the first control pattern are “+2”, “+4”, and “+8”, respectively.
  • the gains of the main amplifiers 302 to 304 controlled according to the second control pattern are “ ⁇ 2”, “ ⁇ 4”, and “ ⁇ 8”, respectively.
  • control circuit 311 controls the main amplifiers 301 to 304 in accordance with either the first control pattern or the second control pattern, so that the gains of the main amplifiers 301 to 304 are “+1”, respectively. “ ⁇ 1”, “+2” and “ ⁇ 2”, “+4” and “ ⁇ 4”, “+8” and “ ⁇ 8” can be switched.
  • FIG. 14 is a block diagram showing the sub-amplifier 305 of FIG. As shown in FIG. 14, the sub-amplifier 305 includes a third source grounded differential pair DP3 (hereinafter referred to as differential pair DP3) and a switch SW3.
  • differential pair DP3 third source grounded differential pair DP3
  • switch SW3 switch
  • the differential pair DP3 includes a transistor Tr5 and a transistor Tr6. Each of the transistors Tr5 and Tr6 has the same transistor size as the transistors Tr1 to Tr4 of the main amplifier 301.
  • the source terminal of the differential pair DP3 is connected to either the voltage source VDD or the ground GND by the switch SW3.
  • the differential pair DP3 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the drain terminal of the differential pair DP3 is connected to the voltage source VDD via the inductor 312 shown in FIG.
  • the control circuit 311 controls the operation state of the differential pair DP3 for the sub-amplifier 305 to be either on or off.
  • the control circuit 311 connects the source terminal of the differential pair DP3 to the ground GND by controlling the switch SW3 when controlling the operating state of the differential pair DP3. Further, when the control circuit 311 controls the operation state of the differential pair DP3 to be off, the control circuit 311 controls the switch SW3 to connect the source terminal of the differential pair DP3 to the voltage source VDD.
  • the gain of the sub-amplifier 305 will be described. If the operation state of the differential pair DP3 is controlled to be on, the gain of the sub-amplifier 305 is “ ⁇ 1”, and if the operation state of the differential pair DP3 is controlled to be off, the gain of the sub-amplifier 305 is “0”. "
  • control circuit 311 controls the operational state of the differential pair DP3 to either ON or OFF for the sub-amplifier 305, thereby setting the gain of the sub-amplifier 305 to “0” and “ ⁇ 1”. Can be switched.
  • the total gain of the variable gain amplifier 300 is the sum of the gains of the main amplifiers 301 to 304 and the gain of the sub-amplifier 305, as shown in the following equation (1).
  • the total gain of the variable gain amplifier 300 is expressed as G VGA .
  • the control circuit 311 adjusts the total gain within a variable range (here, ⁇ 16 to +15) by individually controlling the gain of each of the main amplifiers 301 to 304 and the gain of the sub-amplifier 305.
  • control circuit 311 switches the total gain from “ ⁇ 1” to “0”.
  • the control circuit 311 controls the gains of the main amplifiers 301 to 304 and the gain of the sub-amplifier 305 to “+1”, “ The state is switched from “+2”, “+4”, “ ⁇ 8”, “0” to “ ⁇ 1”, “ ⁇ 2”, “ ⁇ 4”, “+8”, “ ⁇ 1”.
  • control circuit 311 switches all the gains of the main amplifiers 301 to 304 and the sub-amplifier 305 when switching the total gain from “ ⁇ 1” to “0”. Therefore, in the variable gain amplifier 300, when the total gain is switched from “ ⁇ 1” to “0”, the number of amplifiers that need to be switched is 5.
  • variable gain amplifier 300 to which the prior art is applied, a device is required to reduce the number of amplifiers that need to be switched when the total gain is switched while reducing the transistor size of each differential pair constituting the amplifier. It is done.
  • variable gain amplifier 300 the transistor size of each differential pair constituting the amplifier is reduced, and the number of amplifiers that need to be switched when the total gain is switched is reduced. We focused on the problem of not being able to achieve both.
  • the number of amplifiers that need to be switched when the total gain is switched is reduced while reducing the transistor size of each differential pair constituting the amplifier.
  • a variable gain amplifier is provided.
  • Embodiment 1 FIG. Next, the variable gain amplifier 100 according to the first embodiment of the present invention will be described with reference to FIGS.
  • FIG. 1 is a configuration diagram showing a variable gain amplifier 100 according to Embodiment 1 of the present invention.
  • the variable gain amplifier 100 includes a differential input terminal Din1 (hereinafter referred to as terminal Din1), a differential input terminal Din2 (hereinafter referred to as terminal Din2), and a plurality of main amplifiers 101 to 115.
  • the terminal Din1 is a terminal to which a positive phase signal of a differential signal is input
  • the terminal Din2 is a terminal to which a negative phase signal of a differential signal is input
  • the terminal Dout1 is a terminal that outputs a positive-phase signal of a differential signal
  • the terminal Dout2 is a terminal that outputs a negative-phase signal of a differential signal.
  • the plurality of main amplifiers 101 to 115 are connected in parallel to each other, and the first sub-amplifier 121 is connected to the main amplifiers 101 to 115 in parallel.
  • the inductor 132 is connected to the voltage source VDD.
  • the control circuit 131 includes, for example, a microcomputer that executes arithmetic processing, a ROM (Read Only Memory) that stores data such as program data and fixed value data, and a RAM (Random) that can be sequentially rewritten by updating the stored data. (Access Memory).
  • the control circuit 131 individually controls the gains of the main amplifiers 101 to 115 and the gain of the first sub-amplifier 121.
  • Each of the main amplifiers 101 to 115 amplifies a signal input as an input signal according to the gain controlled by the control circuit 131, and outputs the amplified signal as an output signal.
  • the first sub-amplifier 121 amplifies the signal input as the input signal according to the gain controlled by the control circuit 131, and outputs the amplified signal as the output signal.
  • FIG. 2 is a block diagram showing the main amplifiers 101 to 115 in FIG.
  • each of the main amplifiers 101 to 115 includes a first source grounded differential pair DP1 (hereinafter referred to as differential pair DP1) and a second source grounded differential pair DP2 (hereinafter referred to as differential pair).
  • DP1 first source grounded differential pair
  • DP2 second source grounded differential pair
  • switch SW1 switch SW2
  • switch SW2 switch SW2
  • the differential pair DP1 includes a transistor Tr1 and a transistor Tr2, and is connected in parallel with the differential pair DP2.
  • the differential pair DP2 includes a transistor Tr3 and a transistor Tr4. Each of the transistors Tr1 to Tr4 has the same transistor size.
  • the transistor sizes of the differential pairs constituting the main amplifiers 101 to 115 are all the same. Unlike the main amplifiers 302 to 304 of the variable gain amplifier 300, the transistor sizes of the differential pairs are increased. There is no need.
  • the source terminal of the differential pair DP1 is connected to either the voltage source VDD or the ground GND by the switch SW1.
  • the differential pair DP1 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the source terminal of the differential pair DP2 is connected to either the voltage source VDD or the ground GND by the switch SW2.
  • the differential pair DP2 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the drain terminals of the differential pair DP1 and the differential pair DP2 are connected to the voltage source VDD via the inductor 132 shown in FIG.
  • the differential pair DP1 and the differential pair DP2 constituting each of the main amplifiers 101 to 115 can be switched between ON and OFF, respectively.
  • the control circuit 131 controls the operation state of the differential pair DP1 to be on, and the first control pattern to control the operation state of the differential pair DP2 to be off. And a second control pattern for controlling the operation state of the dynamic pair DP1 to be off and controlling the operation state of the differential pair DP2 to be on.
  • the control circuit 131 controls the main amplifiers 101 to 115 in accordance with either the first control pattern or the second control pattern.
  • control circuit 131 controls the operation state of the differential pair DP1 and the differential pair DP2 according to the first control pattern
  • the control circuit 131 controls the switch SW1 and the switch SW2 so that the source terminals of the differential pair DP1 are connected to the ground GND. Connect the source terminal of the differential pair DP2 to the voltage source VDD.
  • control circuit 131 controls the operation state of the differential pair DP1 and the differential pair DP2 according to the second control pattern
  • the control circuit 131 controls the switch SW1 and the switch SW2 so that the source terminal of the differential pair DP1 is a voltage.
  • the source terminal of the differential pair DP2 is connected to the ground GND.
  • connection destinations of the source terminals of the differential pair DP1 and the differential pair DP2 can be switched between the voltage source VDD and the ground GND.
  • the control circuit 131 switches the connection destinations of the source terminals of the differential pair DP1 and the differential pair DP2 to the voltage source VDD and the ground GND, thereby changing the operation states of the differential pair DP1 and the differential pair DP2. Switch on and off.
  • FIG. 3 is an explanatory diagram showing gains of the main amplifiers 101 to 115 shown in FIG.
  • the gain of the main amplifier controlled according to the first control pattern is “+1”
  • the gain of the main amplifier controlled according to the second control pattern is “ ⁇ 1”.
  • the signal input as an input signal to the main amplifier does not invert the polarity when the gain is positive, and inverts the polarity when the gain is negative.
  • the magnitude of the gain that the main amplifier can take is set to 1.
  • control circuit 131 controls the main amplifiers 101 to 115 in accordance with either the first control pattern or the second control pattern, so that the gains of the main amplifiers 101 to 115 can be reduced in magnitude.
  • the switching can be made in two ways: a positive value and a negative value (here, “+1” and “ ⁇ 1”) that are the same and have different polarities.
  • each of the main amplifiers 101 to 115 is controlled according to either the first control pattern or the second control pattern, so that there are two types of positive values and negative values having the same magnitude but different polarities.
  • the gain can be switched.
  • FIG. 4 is a block diagram showing the first sub-amplifier 121 of FIG.
  • the first sub-amplifier 121 includes a third source grounded differential pair DP3 (hereinafter referred to as differential pair DP3) and a switch SW3.
  • the differential pair DP3 includes a transistor Tr5 and a transistor Tr6.
  • Each of the transistors Tr5 and Tr6 has the same transistor size as the transistors Tr1 to Tr4 of the main amplifiers 101 to 115.
  • the source terminal of the differential pair DP3 is connected to either the voltage source VDD or the ground GND by the switch SW3.
  • the differential pair DP3 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the drain terminal of the differential pair DP3 is connected to the voltage source VDD via the inductor 132 shown in FIG.
  • the differential pair DP3 constituting the first sub-amplifier 121 can be switched between an on state and an off state.
  • the control circuit 131 controls the operation state of the differential pair DP3 to be either on or off for the first sub-amplifier 121.
  • the control circuit 131 connects the source terminal of the differential pair DP3 to the ground GND by controlling the switch SW3 when controlling the operation state of the differential pair DP3.
  • the control circuit 131 controls the switch SW3 to connect the source terminal of the differential pair DP3 to the voltage source VDD.
  • the gain of the first sub-amplifier 121 will be described. If the operation state of the differential pair DP3 is controlled to be on, the gain of the first sub-amplifier 121 is “ ⁇ 1”, and if the operation state of the differential pair DP3 is controlled to be off, the first sub-amplifier 121 is The gain is “0”.
  • control circuit 131 controls the gain of the first sub-amplifier 121 to the negative value (the above-described negative value) by controlling the operation state of the differential pair DP3 to be either on or off.
  • the control circuit 131 controls the gain of the first sub-amplifier 121 to the negative value (the above-described negative value) by controlling the operation state of the differential pair DP3 to be either on or off.
  • the first sub-amplifier 121 can switch the gain in two ways of a negative value and “0” by controlling the operation state of the differential pair DP3 to be either on or off.
  • the total gain of the variable gain amplifier 100 is the sum of the gains of the main amplifiers 101 to 115 and the gain of the first sub-amplifier 121.
  • the control circuit 131 controls each of the main amplifiers 101 to 115 in accordance with either the first control pattern or the second control pattern, and the operation state of the differential pair DP3 is turned on or off for the first sub-amplifier 121.
  • the total gain is adjusted within a variable range (here, a range of ⁇ 16 to +15).
  • the control circuit 131 switches the gain of one main amplifier among the main amplifiers 101 to 115 according to the value of X, An operation of switching the gain of one main amplifier among the amplifiers 101 to 115 and the gain of the first sub-amplifier 121 or an operation of switching the gain of the first sub-amplifier 121 is performed. That is, when the total gain is increased from a certain value to +1 or ⁇ 1, the number of amplifiers whose gains need to be switched is 1 or 2.
  • the control circuit 131 switches the total gain from “ ⁇ 1” to “0”.
  • the gains of the seven main amplifiers among the 15 main amplifiers 101 to 115 are controlled to “+1”, and the gains of the eight main amplifiers are set to “ ⁇ 1”.
  • the gain of the first sub-amplifier 121 is controlled to “0”.
  • the gains of 8 main amplifiers are controlled to “+1”, and the gains of 7 main amplifiers are controlled to “ ⁇ 1”.
  • the gain of the first sub-amplifier 121 is controlled to “ ⁇ 1”.
  • the control circuit 131 sets the gain of one main amplifier to “ ⁇ 1” from among the eight main amplifiers whose gain is “ ⁇ 1”. Is switched from “+1” to “+1”, and the gain of the first sub-amplifier 121 is switched from “0” to “ ⁇ 1”. Therefore, in the variable gain amplifier 100, the number of amplifiers that need to be switched when switching the total gain from “ ⁇ 1” to “0” is two.
  • variable gain amplifier 100 can reduce the number of amplifiers that need to be switched when the total gain is switched from “ ⁇ 1” to “0”.
  • variable gain amplifier 100 it is possible to reduce the number of amplifiers that need to be switched when the total gain is switched. Even when the total gain is switched, the fluctuation of the input impedance of the entire variable gain amplifier 100 depends only on the operating state of the differential pair DP3. For this reason, the input impedance is substantially constant, and as a result, the input matching state is not substantially changed. Therefore, a highly accurate variable gain amplifier 100 can be realized.
  • FIG. 5 is a configuration diagram showing the vector synthesis type phase shifter 200 according to Embodiment 1 of the present invention.
  • the vector synthesis type phase shifter 200 includes a phase shifter differential input terminal Pin1 (hereinafter referred to as terminal Pin1) and a phase shifter differential input terminal Pin2 (hereinafter referred to as terminal Pin2).
  • An IQ signal generation circuit 201 two variable gain amplifiers 100, an inductor 202, a voltage source VDD, a phase shifter differential output terminal Pout1 (hereinafter referred to as terminal Pout1), and a phase shifter differential.
  • an output terminal Pout2 (hereinafter referred to as a terminal Pout2).
  • the terminal Pin1 is a terminal to which a positive phase signal of a differential signal is input, and the terminal Pin2 is a terminal to which a negative phase signal of a differential signal is input.
  • the terminal Pout1 is a terminal that outputs a positive-phase signal of a differential signal, and the terminal Pout2 is a terminal that outputs a negative-phase signal of a differential signal.
  • the IQ signal generation circuit 201 is a circuit that separates a differential signal input from the terminal Pin1 and the terminal Pin2 into a normal phase I signal, a negative phase I signal, a positive phase Q signal, and a negative phase Q signal.
  • a known RC polyphase filter may be used as the IQ signal generation circuit 201.
  • the positive phase I signal and the negative phase I signal are input to one of the two variable gain amplifiers 100, and the positive phase Q signal and the negative phase Q signal are input to the other.
  • the normal phase I signal and the normal phase Q signal are combined, and the negative phase I signal and the negative phase Q signal are combined. Since the vector synthesizing phase shifter 200 is provided with the inductor 202, the two variable gain amplifiers 100 have a configuration in which the inductor 132 is not provided.
  • the I signal and the Q signal generated from the differential signal by the IQ signal generation circuit 201 are independently changed in amplitude and polarity by the two variable gain amplifiers 100.
  • the phase of the differential signal can be changed.
  • FIG. 6 is a conceptual diagram for explaining the operation of the vector synthesis type phase shifter 200 of FIG.
  • the magnitude of the horizontal vector VI indicating the I signal vector and the vertical vector VQ indicating the Q signal vector that is, the amplitudes of the I signal and the Q signal are adjusted by the variable gain amplifier 100.
  • the directions of the vector VI and the vector VQ that is, the polarities of the I signal and the Q signal can be arbitrarily changed by the variable gain amplifier 100.
  • the vector VP obtained by synthesizing the vector VI and the vector VQ indicates a vector output from the vector synthesis type phase shifter 200, and an angle ⁇ formed by the vector VI and the vector VP corresponds to the amount of phase shift.
  • variable range of the total gain is in the range of ⁇ 16 to +15.
  • variable range of the total gain is appropriately adjusted by changing the number of main amplifiers connected in parallel. can do.
  • FIG. 1 In the second embodiment of the present invention, a variable gain amplifier 100 including a main amplifier 116 instead of the first sub-amplifier 121 will be described with respect to the configuration of the first embodiment. In the second embodiment, description of points that are the same as those of the first embodiment will be omitted, and points different from the first embodiment will be mainly described.
  • FIG. 7 is a configuration diagram showing the variable gain amplifier 100 according to the second embodiment of the present invention.
  • the variable gain amplifier 100 according to the second embodiment includes a main amplifier 116 instead of the first sub-amplifier 121 with respect to the configuration of the first embodiment.
  • the main amplifier 116 has the same configuration as the main amplifiers 101 to 115 shown in FIG.
  • the control circuit 131 controls the operation state of the differential pair DP1 to be on, and the first control pattern to control the operation state of the differential pair DP2 to be off.
  • the control circuit 131 controls the main amplifiers 101 to 116 according to any one of the first control pattern, the second control pattern, the third control pattern, and the fourth control pattern.
  • FIG. 8 is an explanatory diagram showing gains of the main amplifiers 101 to 116 in FIG.
  • the gain of the main amplifier controlled according to the first control pattern is “+1”, and the gain of the main amplifier controlled according to the second control pattern is “ ⁇ 1”.
  • the gain of the main amplifier controlled according to the third control pattern is “0”, and the gain of the main amplifier controlled according to the fourth control pattern is “0”.
  • the main amplifier When both the differential pair DP1 and the differential pair DP2 are turned on, the main amplifier outputs a normal phase signal and a negative phase signal, so that no signal is output by the main amplifier. It becomes equivalent. Therefore, the gain of the main amplifier controlled according to the fourth control pattern is “0”, similarly to the gain of the main amplifier controlled according to the third control pattern.
  • control circuit 131 controls the main amplifiers 101 to 116 according to any one of the first control pattern, the second control pattern, the third control pattern, and the fourth control pattern. Can be switched between a positive value and a negative value (here, “+1” and “ ⁇ 1”) having the same magnitude and different polarities, and “0”. .
  • the main amplifiers 101 to 116 are controlled in accordance with any one of the first control pattern, the second control pattern, the third control pattern, and the fourth control pattern, so that they have the same size and different polarities.
  • the gain can be switched in three ways: positive and negative values and “0”.
  • the total gain of the variable gain amplifier 100 is the sum of the gains of the main amplifiers 101 to 116.
  • the control circuit 131 controls each of the main amplifiers 101 to 116 according to any of the first control pattern, the second control pattern, the third control pattern, and the fourth control pattern, so that the variable range (here, ⁇ 16 to The total gain is adjusted within the range of +16.
  • the control circuit 131 controls eight main amplifiers out of the 16 main amplifiers 101 to 116 in accordance with the third control pattern, and controls the remaining eight main amplifiers.
  • the gains of the main amplifiers 101 to 116 are all controlled to zero.
  • the number of main amplifiers controlled according to the third control pattern is the same as the number of main amplifiers controlled according to the fourth control pattern.
  • the control circuit 131 increases or decreases the number of main amplifiers whose gain is “+1” when the total gain is adjusted within a range of values larger than zero. On the other hand, when adjusting the total gain within a range of values smaller than 0, the control circuit 131 increases or decreases the number of main amplifiers whose gain is “ ⁇ 1”.
  • control circuit 131 sets the number of main amplifiers controlled according to the third control pattern, The number of main amplifiers controlled in accordance with the control pattern is made equal.
  • the control circuit 131 sets the number of main amplifiers controlled according to the third control pattern, The difference from the number of main amplifiers controlled according to the control pattern is set to 1.
  • the case where the number of main amplifiers controlled according to the third control pattern is set to be one more than the number of main amplifiers controlled according to the fourth control pattern is illustrated.
  • the number of main amplifiers controlled according to the control pattern may be configured to be one more than the number of main amplifiers controlled according to the third control pattern.
  • the control circuit 131 switches the total gain from “ ⁇ 1” to “0”.
  • the gains of the eight main amplifiers among the 16 main amplifiers 101 to 116 are controlled to “0” in accordance with the third control pattern, and 7 in accordance with the fourth control pattern.
  • the gain of the main amplifier is controlled to “0”, and the gain of one main amplifier is controlled to “ ⁇ 1” according to the second control pattern.
  • the number of differential pairs whose operation state is ON in the entire variable gain amplifier 100 is fifteen.
  • the gains of the eight main amplifiers are controlled to “0” according to the third control pattern, and the eight main amplifiers 101 to 115 are controlled according to the fourth control pattern.
  • the gain of the amplifier is controlled to “0”. In this case, the number of differential pairs whose operation state is ON in the entire variable gain amplifier 100 is 16.
  • the control circuit 131 controls one main amplifier whose gain is “ ⁇ 1” according to the fourth control pattern, thereby reducing the gain to “ Switch from “ ⁇ 1” to “0”. Therefore, in the variable gain amplifier 100, when the total gain is switched from “ ⁇ 1” to “0”, the number of amplifiers that need to be switched is 1.
  • the number of main amplifiers controlled according to the third control pattern and the number of main amplifiers controlled according to the fourth control pattern Is set to 0 or 1. Therefore, even when the total gain is switched, the number of differential pairs turned on in the entire variable gain amplifier 100 can be made substantially constant.
  • variable range of the total gain is in the range of ⁇ 16 to +16.
  • variable range of the total gain is appropriately adjusted by changing the number of main amplifiers connected in parallel. can do.
  • the first main amplifiers of the plurality of main amplifiers having the first source-grounded differential pair and the second source-grounded differential pair that can be switched between the on state and the off state.
  • the total gain of the variable gain amplifier is adjusted.
  • the number of main amplifiers controlled according to the third control pattern and the number of main amplifiers controlled according to the fourth control pattern are controlled.
  • the number of main amplifiers controlled according to the third control pattern is equal to the number of main amplifiers to be controlled, and when the total gain is adjusted, the number of main amplifiers whose gain needs to be controlled to "0" is odd.
  • the difference from the number of main amplifiers controlled according to the fourth control pattern is 1.
  • variable gain amplifier according to the second embodiment is applied to a vector synthesis phase shifter, a highly accurate vector synthesis phase shifter can be realized as in the first embodiment.
  • Embodiment 3 In the third embodiment of the present invention, a variable gain amplifier 100 in which the configuration of each main amplifier is different from the configurations of the first and second embodiments will be described. In the third embodiment, description of points that are the same as in the first and second embodiments will be omitted, and a description will be given focusing on differences from the first and second embodiments.
  • connection destinations of the source terminals of the differential pair DP1 and the differential pair DP2 are switched between the voltage source VDD and the ground GND, so that the differential pair Each operation state of DP1 and differential pair DP2 is configured to be switched on and off.
  • each main amplifier according to the third embodiment the operation state of the current source connected to the respective source terminals of the differential pair DP1 and the differential pair DP2 is switched on and off, so that the differential Each operation state of the pair DP1 and the differential pair DP2 is configured to be switched on and off.
  • FIG. 9 is a configuration diagram showing each main amplifier of the variable gain amplifier 100 according to the third embodiment of the present invention. As shown in FIG. 9, a transistor Tr7 is connected to the source terminal of the differential pair DP1, and a current mirror circuit is configured by the transistor Tr7 and the transistor Tr8.
  • the control circuit 131 switches the operation state of the current mirror circuit between on and off by controlling the switch SW4. That is, the control circuit 131 connects the gate terminal of the transistor Tr7 and the gate terminal of the transistor Tr8 by the switch SW4, thereby turning on the current mirror circuit and turning on the differential pair DP1. On the other hand, the control circuit 131 connects the gate terminal of the transistor Tr7 and the ground GND by the switch SW4, thereby turning off the current mirror circuit and turning off the differential pair DP1.
  • the transistor Tr9 is connected to the source terminal of the differential pair DP2, and the transistor Tr9 and the transistor Tr10 constitute a current mirror circuit.
  • the control circuit 131 switches the operation state of the current mirror circuit between on and off by controlling the switch SW5. That is, the control circuit 131 connects the gate terminal of the transistor Tr9 and the gate terminal of the transistor Tr10 by the switch SW5, thereby turning on the current mirror circuit and turning on the differential pair DP2. On the other hand, the control circuit 131 connects the gate terminal of the transistor Tr9 and the ground GND by the switch SW5, thereby turning off the current mirror circuit and turning off the differential pair DP1.
  • the source terminals of the differential pair DP1 and the differential pair DP2 are connected to current sources that can switch the operation state between on and off.
  • the control circuit 131 switches each of the operation states of the current sources connected to the source terminals of the differential pair DP1 and the differential pair DP2 between on and off, so that each of the differential pair DP1 and the differential pair DP2 Switch the operating state of on and off.
  • the respective configurations of the first and second embodiments are connected to the source terminals of the first source grounded differential pair and the second source grounded differential pair.
  • the respective operating states of the first source grounded differential pair and the second source grounded differential pair are switched on and off. Even in this case, the same effects as those of the first and second embodiments can be obtained.
  • Embodiment 4 FIG.
  • a variable gain amplifier 100 that further includes a second sub-amplifier 141 for each configuration of the first and second embodiments will be described.
  • description of points that are the same as in the first to third embodiments will be omitted, and differences from the first to third embodiments will be mainly described.
  • the first and second embodiments there are two differential pairs of 15 and 16 that are turned on in the entire variable gain amplifier 100 depending on the value of the total gain.
  • the input impedance may not be strictly constant.
  • the fourth embodiment is configured such that the input impedance is constant before and after switching the total gain.
  • FIG. 10 is a configuration diagram showing the variable gain amplifier 100 according to the fourth embodiment of the present invention. As shown in FIG. 10, variable gain amplifier 100 according to the fourth embodiment further includes second sub-amplifier 141 connected in parallel to main amplifiers 101 to 116 with respect to the configuration of the second embodiment. .
  • FIG. 11 is a block diagram showing the second sub-amplifier 141 of FIG. As shown in FIG. 11, the second sub-amplifier 141 includes a fourth source-grounded differential pair DP4 (hereinafter referred to as the differential pair DP4) and a switch SW6.
  • the differential pair DP4 fourth source-grounded differential pair DP4
  • SW6 switch SW6
  • the differential pair DP4 includes a transistor Tr11 and a transistor Tr12. Each of the transistor Tr11 and the transistor Tr12 has a transistor size equal to that of each of the transistors Tr1 to Tr4.
  • the source terminal of the differential pair DP4 is connected to either the voltage source VDD or the ground GND by the switch SW6.
  • the differential pair DP4 is turned on when the source terminal is connected to the ground GND, and is turned off when the source terminal is connected to the voltage source VDD.
  • the drain terminal of the differential pair DP4 is connected to the voltage source VDD.
  • control circuit 131 controls the main circuit controlled according to the third control pattern when the total number of main amplifiers that need to be controlled to zero when adjusting the total gain is an odd number.
  • the number of amplifiers is increased by one from the number of main amplifiers controlled according to the fourth control pattern.
  • the control circuit 131 sets the number of differential pairs turned on in the entire variable gain amplifier 100 by turning on the differential pair DP4.
  • the control circuit 131 sets the number of main amplifiers controlled according to the third control pattern, The number of main amplifiers controlled according to
  • the control circuit 131 sets the number of differential pairs turned on in the entire variable gain amplifier 100 to 16 by turning off the differential pair DP4.
  • control circuit 131 is different from the configuration of the second embodiment in that the number of differential pairs that are turned on in the entire variable gain amplifier 100 is constant (here, 16). Since the operation state of DP4 is controlled, the input impedance can be made constant before and after the switching of the total gain.
  • variable gain amplifier 100 further including the second sub-amplifier 141 with respect to the configuration of the first embodiment will be described.
  • control circuit 131 may turn on or off the differential pair DP3 of the first sub-amplifier 121 when adjusting the total gain.
  • control circuit 131 When the control circuit 131 turns on the differential pair DP3 when adjusting the total gain, the number of differential pairs turned on in the entire variable gain amplifier 100 is 16. Therefore, in the fourth embodiment, the control circuit 131 sets the number of differential pairs turned on in the entire variable gain amplifier 100 to 16 by turning off the differential pair DP4.
  • the control circuit 131 sets the number of differential pairs turned on in the entire variable gain amplifier 100 by turning on the differential pair DP4.
  • control circuit 131 is different from the configuration of the first embodiment in that the number of differential pairs turned on in the entire variable gain amplifier 100 is constant (here, 16). Since the operation state of DP4 is controlled, the input impedance can be made constant before and after the switching of the total gain.
  • the operation state can be switched on and off with respect to each configuration of the first and second embodiments, and the fourth source whose drain terminal is connected to the voltage source.
  • a second sub-amplifier having a ground differential pair is further provided, and the operation state of the fourth source ground differential pair is set so that the number of source ground differential pairs whose operation state is turned on in the entire variable gain amplifier is constant. It is configured to control either on or off.
  • Embodiment 5 FIG.
  • a variable gain amplifier 100 in which the configuration of each main amplifier is different from that of the third embodiment will be described.
  • description of points that are the same as in the first to fourth embodiments will be omitted, and differences from the first to fourth embodiments will be mainly described.
  • FIG. 15 is a configuration diagram showing each main amplifier of the variable gain amplifier 100 according to the fifth embodiment of the present invention.
  • one end of the capacitor C1 and one end of the capacitor C2 are connected to the terminal Din1.
  • One end of the capacitor C3 and one end of the capacitor C4 are connected to the terminal Din2.
  • One end of the impedance element Z1 is connected to the other end of the capacitor C1 and the gate terminal of the transistor Tr1.
  • One end of the impedance element Z2 is connected to the other end of the capacitor C3 and the gate terminal of the transistor Tr2.
  • One end of the impedance element Z3 is connected to the other end of the capacitor C2 and the gate terminal of the transistor Tr3.
  • One end of the impedance element Z4 is connected to the other end of the capacitor C4 and the gate terminal of the transistor Tr4.
  • the other end of the impedance element Z1 and the other end of the impedance element Z2 are short-circuited and connected to one end of the switch SW7.
  • the other end of the impedance element Z3 and the other end of the impedance element Z4 are short-circuited and connected to one end of the switch SW8.
  • the other end of the switch SW7 is connected to the voltage source E1.
  • the other end of the switch SW8 is connected to the voltage source E2.
  • the drain terminal of the transistor Tr1 and the drain terminal of the transistor Tr3 are short-circuited and connected to the terminal Dout1.
  • the drain terminal of the transistor Tr2 and the drain terminal of the transistor Tr4 are short-circuited and connected to the terminal Dout2.
  • the source terminal of the differential pair DP1 and the source terminal of the differential pair DP2 are connected to the ground potential.
  • control circuit 131 switches the switch SW7 to switch the operation state of the differential pair DP1 on and off, and controls the switch SW8 to switch the differential pair DP1. Switches the operating state of DP2 between on and off.
  • connection destinations of the gate terminals of the differential pair DP1 and the differential pair DP2 can be switched to the voltage sources E1, E2 and the ground via the impedance elements Z1 to Z4. Further, the control circuit 131 switches the connection destinations of the gate terminals of the differential pair DP1 and the differential pair DP2 to the voltage sources E1, E2 and the ground via the impedance elements Z1 to Z4, so that the differential pair DP1. And each operation state of differential pair DP2 is switched on and off.
  • connection destinations of the gate terminals of the first source grounded differential pair and the second source grounded differential pair are different from those in the first and second embodiments.
  • the operation state of each of the first source grounded differential pair and the second source grounded differential pair is switched between on and off by switching between the voltage source and the ground via the impedance element.
  • the same effects as those of the first to third embodiments can be obtained, and the number of transistors stacked vertically is smaller than that of the configuration of the third embodiment, so that a larger amplitude can be obtained from the differential output terminal. A signal is obtained.
  • Embodiments 1 to 5 have been described individually, the configuration examples disclosed in Embodiments 1 to 5 can be arbitrarily combined.
  • variable gain amplifier 101-116 main amplifier, 121 first sub-amplifier, 131 control circuit, 132 inductor, 141 second sub-amplifier, 200 vector synthesis phase shifter, 201 IQ signal generation circuit, 202 inductor, 300 variable gain Amplifier, 301-304 main amplifier, 305 sub-amplifier, 311 control circuit, 312 inductor.

Landscapes

  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

それぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器の各メイン増幅器について、第1制御パターンおよび第2制御パターンのいずれかに従って制御し、動作状態をオンとオフに切り替え可能な第3ソース接地差動対を有する第1サブ増幅器について、第3ソース接地差動対の動作状態をオンとオフのいずれかに制御することで、可変利得増幅器の総利得を調整するように構成されている。

Description

可変利得増幅器およびベクトル合成型移相器
 本発明は、入力信号の利得を調整可能に構成された可変利得増幅器、およびその可変利得増幅器を備えたベクトル合成型移相器に関する。
 レーダ装置、無線通信機器等で用いられるフェーズドアレイアンテナでは、ビーム方向を変更する際に、機器内部の移相器によって高周波信号の位相を変えている。移相器は、大別してアクティブ移相器とパッシブ移相器があり、一般的に、アクティブ移相器はパッシブ移相器よりも小型である。アクティブ移相器の構成としては、ベクトル合成型の移相器が知られている。
 ベクトル合成型移相器は、入力された高周波信号を、直交するI信号とQ信号に分離し、そのI信号とQ信号のぞれぞれの振幅および極性を独立に変えた後に、そのI信号とQ信号を合成するように構成されている。
 I信号とQ信号を生成する回路としては、例えばRC型ポリフェーズフィルタが知られている。I信号とQ信号のそれぞれの振幅および極性を変える回路としては、可変利得増幅器(例えば、非特許文献1参照)が挙げられる。
Hua Wang and Ali Hajimiri, "A Wideband CMOS Linear Digital Phase Rotator," IEEE 2007 Custom Intergrated Circuits Conference, 2007,  pp.671-674.
 ここで、非特許文献1に記載の従来技術を適用した可変利得増幅器では、構成上、増幅器を構成する各差動対のトランジスタサイズを小さすることと、可変利得増幅器全体の利得(以下、総利得と称す)を切り替える際に利得を切り替える必要がある増幅器の数を少なくすることを両立させることができない。
 したがって、増幅器を構成する各差動対の製造ばらつき、各差動対の配置、各差動対の配線長等の影響によって、切り替え前後の総利得間の利得幅について、理想の利得幅との間でずれが生じやすい。
 本発明は、上記のような課題を解決するためになされたものであり、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことのできる可変利得増幅器、およびその可変利得増幅器を備えたベクトル合成型移相器を得ることを目的とする。
 本発明における可変利得増幅器は、それぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器と、動作状態をオンとオフに切り替え可能な第3ソース接地差動対を有する第1サブ増幅器と、各メイン増幅器の利得と第1サブ増幅器の利得の和である総利得を調整する制御回路と、を備え、制御回路は、各メイン増幅器を制御する制御パターンとして、第1ソース接地差動対の動作状態をオンに制御し、第2ソース接地差動対の動作状態をオフに制御する第1制御パターンと、第1ソース接地差動対の動作状態をオフに制御し、第2ソース接地差動対の動作状態をオンに制御する第2制御パターンと、を有し、各メイン増幅器は、第1制御パターンおよび第2制御パターンのいずれかに従って制御されることで、互いに大きさが同じであって極性が相違する正値および負値の2通りに、利得を切り替え可能であり、第1サブ増幅器は、第3ソース接地差動対の動作状態がオンとオフのいずれかに制御されることで、負値および「0」の2通りに、利得を切り替え可能であり、制御回路は、各メイン増幅器について、第1制御パターンおよび第2制御パターンのいずれかに従って制御し、第1サブ増幅器について、第3ソース接地差動対の動作状態をオンとオフのいずれかに制御することで、総利得を調整するものである。
 本発明におけるベクトル合成型移相器は、可変利得増幅器を備えたものである。
 本発明によれば、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことのできる可変利得増幅器、およびその可変利得増幅器を備えたベクトル合成型移相器を得ることができる。
本発明の実施の形態1における可変利得増幅器を示す構成図である。 図1の各メイン増幅器を示す構成図である。 図1の各メイン増幅器の利得を示す説明図である。 図1の第1サブ増幅器を示す構成図である。 本発明の実施の形態1におけるベクトル合成型移相器を示す構成図である。 図5のベクトル合成型移相器の動作を説明するための概念図である。 本発明の実施の形態2における可変利得増幅器を示す構成図である。 図7の各メイン増幅器の利得を示す説明図である。 本発明の実施の形態3における可変利得増幅器の各メイン増幅器を示す構成図である。 本発明の実施の形態4における可変利得増幅器を示す構成図である。 図10の第2サブ増幅器を示す構成図である。 従来技術を適用した可変利得増幅器を示す構成図である。 図12の各メイン増幅器を示す構成図である。 図12のサブ増幅器を示す構成図である。 本発明の実施の形態5における可変利得増幅器の各メイン増幅器を示す構成図である。
 以下、本発明による可変利得増幅器およびベクトル合成型移相器を、好適な実施の形態にしたがって図面を用いて説明する。なお、図面の説明においては、同一部分または相当部分には同一符号を付し、重複する説明を省略する。
 まず、本発明による可変利得増幅器の比較例として、非特許文献1に記載の従来技術を適用した可変利得増幅器300について、図12~図14を参照しながら説明する。
 図12は、従来技術を適用した可変利得増幅器300を示す構成図である。図12に示すように、可変利得増幅器300は、差動入力端子Din1(以下、端子Din1と称す)と、差動入力端子Din2(以下、端子Din2と称す)と、複数のメイン増幅器301~304と、サブ増幅器305と、制御回路311と、インダクタ312と、電圧源VDDと、差動出力端子Dout1(以下、端子Dout1と称す)と、差動出力端子Dout2(以下、端子Dout2と称す)とを備える。
 端子Din1は、差動信号の正相信号が入力される端子であり、端子Din2は、差動信号の逆相信号が入力される端子である。端子Dout1は、差動信号の正相信号が出力される端子であり、端子Dout2は、差動信号の逆相信号が出力される端子である。
 複数のメイン増幅器301~304は、互いに並列に接続され、サブ増幅器305は、メイン増幅器301~304と並列に接続される。制御回路311は、メイン増幅器301~304のそれぞれの利得およびサブ増幅器305の利得を個別に制御する。インダクタ312は、電圧源VDDに接続される。
 メイン増幅器301~304のそれぞれは、制御回路311によって制御された利得に従って、入力信号として入力された信号を増幅し、増幅後の信号を出力信号として出力する。同様に、サブ増幅器305は、制御回路311によって制御された利得に従って、入力信号として入力された信号を増幅し、増幅後の信号を出力信号として出力する。
 図13は、図12の各メイン増幅器301~304を示す構成図である。図13に示すように、メイン増幅器301~304のそれぞれは、第1ソース接地差動対DP1(以下、差動対DP1と称す)と、第2ソース接地差動対DP2(以下、差動対DP2と称す)と、スイッチSW1と、スイッチSW2とを備える。
 差動対DP1は、トランジスタTr1およびトランジスタTr2によって構成され、差動対DP2と並列に接続される。差動対DP2は、トランジスタTr3およびトランジスタTr4によって構成される。トランジスタTr1~Tr4のそれぞれは、トランジスタサイズが等しい。
 ただし、メイン増幅器302~304のそれぞれを構成する各差動対DP1,DP2のトランジスタサイズは、メイン増幅器301を構成する各差動対DP1,DP2のトランジスタサイズよりも大きい。すなわち、メイン増幅器301に対して、メイン増幅器302~304は、トランジスタTr1~Tr4のトランジスタサイズがそれぞれ2倍、4倍、8倍である。
 差動対DP1のソース端子は、スイッチSW1によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP1は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。
 同様に、差動対DP2のソース端子は、スイッチSW2によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP2は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。
 差動対DP1および差動対DP2のそれぞれのドレイン端子は、図12に示すインダクタ312を介して電圧源VDDに接続されている。
 制御回路311は、各メイン増幅器301~304を制御する制御パターンとして、差動対DP1の動作状態をオンに制御し、差動対DP2の動作状態をオフに制御する第1制御パターンと、差動対DP1の動作状態をオフに制御し、差動対DP2の動作状態をオンに制御する第2制御パターンとを有する。制御回路311は、第1制御パターンおよび第2制御パターンのいずれかに従って、各メイン増幅器301~304を制御する。
 制御回路311は、第1制御パターンに従って、差動対DP1および差動対DP2の動作状態を制御する場合、スイッチSW1およびスイッチSW2を制御することで、差動対DP1のソース端子をグランドGNDに接続し、差動対DP2のソース端子を電圧源VDDに接続する。
 また、制御回路311は、第2制御パターンに従って、差動対DP1および差動対DP2の動作状態を制御する場合、スイッチSW1およびスイッチSW2を制御することで、差動対DP1のソース端子を電圧源VDDに接続し、差動対DP2のソース端子をグランドGNDに接続する。
 次に、メイン増幅器301~304のそれぞれの利得について説明する。第1制御パターンに従って制御されるメイン増幅器301の利得は「+1」となる。第2制御パターンに従って制御されるメイン増幅器301の利得は「-1」となる。
 なお、メイン増幅器へ入力信号として入力される信号は、利得が正である場合には極性が反転せず、利得が負である場合には極性が反転する。また、ここでは、基準として、メイン増幅器301が取り得る利得の大きさを1としている。
 また、第1制御パターンに従って制御されるメイン増幅器302~304の利得は、それぞれ「+2」、「+4」、「+8」となる。第2制御パターンに従って制御されるメイン増幅器302~304の利得は、それぞれ「-2」、「-4」、「-8」となる。
 このように、制御回路311は、各メイン増幅器301~304について、第1制御パターンおよび第2制御パターンのいずれかに従って制御することで、メイン増幅器301~304の利得を、それぞれ、「+1」と「-1」、「+2」と「-2」、「+4」および「-4」、「+8」と「-8」に切り替えることができる。
 図14は、図12のサブ増幅器305を示す構成図である。図14に示すように、サブ増幅器305は、第3ソース接地差動対DP3(以下、差動対DP3と称す)と、スイッチSW3とを備える。
 差動対DP3は、トランジスタTr5およびトランジスタTr6によって構成される。トランジスタTr5およびトランジスタTr6のそれぞれは、トランジスタサイズがメイン増幅器301のトランジスタTr1~Tr4のトランジスタサイズと等しい。
 差動対DP3のソース端子は、スイッチSW3によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP3は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。差動対DP3のドレイン端子は、図12に示すインダクタ312を介して電圧源VDDに接続されている。
 制御回路311は、サブ増幅器305について、差動対DP3の動作状態をオンとオフのいずれかに制御する。
 制御回路311は、差動対DP3の動作状態をオンに制御する場合、スイッチSW3を制御することで、差動対DP3のソース端子をグランドGNDに接続する。また、制御回路311は、差動対DP3の動作状態をオフに制御する場合、スイッチSW3を制御することで、差動対DP3のソース端子を電圧源VDDに接続する。
 次に、サブ増幅器305の利得について説明する。差動対DP3の動作状態がオンに制御されれば、サブ増幅器305の利得は「-1」となり、差動対DP3の動作状態がオフに制御されれば、サブ増幅器305の利得は「0」となる。
 このように、制御回路311は、サブ増幅器305について、差動対DP3の動作状態をオンとオフのいずれかに制御することで、サブ増幅器305の利得を、「0」と「-1」に切り替えることができる。
 次に、可変利得増幅器300の総利得を制御回路311が調整する動作について説明する。ここで、可変利得増幅器300の総利得は、以下の式(1)に示すように、各メイン増幅器301~304の利得とサブ増幅器305の利得の和となる。ただし、式(1)において、可変利得増幅器300の総利得をGVGAと表記している。
  GVGA=±1±2±4±8±X(X=0 or -1)
 制御回路311は、メイン増幅器301~304のそれぞれの利得およびサブ増幅器305の利得を個別に制御することで、総利得を可変範囲(ここでは、-16~+15の範囲)内で調整する。
 具体例として、制御回路311が総利得を「-1」から「0」に切り替える動作を考える。可変利得増幅器300の構成上、制御回路311は、総利得を「-1」から「0」に切り替える場合、メイン増幅器301~304の利得およびサブ増幅器305の利得について、それぞれ、「+1」、「+2」、「+4」、「-8」、「0」の状態から、「-1」、「-2」、「-4」、「+8」、「-1」の状態に切り替える。
 このように、制御回路311は、総利得を「-1」から「0」に切り替える場合、メイン増幅器301~304の利得およびサブ増幅器305の利得をすべて切り替える。したがって、可変利得増幅器300において、総利得を「-1」から「0」に切り替える際に利得を切り替える必要がある増幅器の数は5となる。
 ここで、総利得を切り替える場合、利得を切り替える増幅器の数が多いほど、また、利得を切り替える増幅器を構成する各差動対のトランジスタサイズが大きいほど、増幅器を構成する各差動対の製造ばらつき、各差動対の配置、各差動対の配線長等の影響によって、切り替え前後の総利得間の利得幅について、理想の利得幅との間でずれが生じやすくなる。
 したがって、従来技術を適用した可変利得増幅器300において、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を少なくする工夫が求められる。
 以上の考察を踏まえ、従来技術を適用した可変利得増幅器300では、増幅器を構成する各差動対のトランジスタサイズを小さすることと、総利得を切り替える際に利得を切り替える必要がある増幅器の数を少なくすることを両立させることができないという課題に着目した。
 そこで、本発明では、新しく着目した上記の課題を解決すべく、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことのできる可変利得増幅器を提供する。
 実施の形態1.
 次に、本発明の実施の形態1における可変利得増幅器100について、図1~図4を参照しながら説明する。
 図1は、本発明の実施の形態1における可変利得増幅器100を示す構成図である。図1に示すように、可変利得増幅器100は、差動入力端子Din1(以下、端子Din1と称す)と、差動入力端子Din2(以下、端子Din2と称す)と、複数のメイン増幅器101~115と、第1サブ増幅器121と、制御回路131と、インダクタ132と、電圧源VDDと、差動出力端子Dout1(以下、端子Dout1と称す)と、差動出力端子Dout2(端子Dout2)とを備える。
 端子Din1は、差動信号の正相信号が入力される端子であり、端子Din2は、差動信号の逆相信号が入力される端子である。端子Dout1は、差動信号の正相信号が出力される端子であり、端子Dout2は、差動信号の逆相信号が出力される端子である。
 複数のメイン増幅器101~115は、互いに並列に接続され、第1サブ増幅器121は、メイン増幅器101~115と並列に接続される。インダクタ132は、電圧源VDDに接続される。
 制御回路131は、例えば、演算処理を実行するマイコンと、プログラムデータ、固定値データ等のデータを記憶するROM(Read Only Memory)と、格納されているデータを更新して順次書き換えられるRAM(Random Access Memory)とによって実現される。制御回路131は、メイン増幅器101~115のそれぞれの利得および第1サブ増幅器121の利得を個別に制御する。
 メイン増幅器101~115のそれぞれは、制御回路131によって制御された利得に従って、入力信号として入力された信号を増幅し、増幅後の信号を出力信号として出力する。同様に、第1サブ増幅器121は、制御回路131によって制御された利得に従って、入力信号として入力された信号を増幅し、増幅後の信号を出力信号として出力する。
 図2は、図1の各メイン増幅器101~115を示す構成図である。図2に示すように、メイン増幅器101~115のそれぞれは、第1ソース接地差動対DP1(以下、差動対DP1と称す)と、第2ソース接地差動対DP2(以下、差動対DP2と称す)と、スイッチSW1と、スイッチSW2とを備える。
 差動対DP1は、トランジスタTr1およびトランジスタTr2によって構成され、差動対DP2と並列に接続される。差動対DP2は、トランジスタTr3およびトランジスタTr4によって構成される。トランジスタTr1~Tr4のそれぞれは、トランジスタサイズが等しい。
 また、メイン増幅器101~115を構成する各差動対のトランジスタサイズは、すべて同じであり、上記の可変利得増幅器300のメイン増幅器302~304とは異なり、各差動対のトランジスタサイズを大きくする必要がない。
 差動対DP1のソース端子は、スイッチSW1によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP1は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。
 同様に、差動対DP2のソース端子は、スイッチSW2によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP2は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。
 差動対DP1および差動対DP2のそれぞれのドレイン端子は、図1に示すインダクタ132を介して電圧源VDDに接続されている。
 このように、各メイン増幅器101~115を構成する差動対DP1および差動対DP2は、それぞれ、動作状態をオンとオフに切り替え可能である。
 制御回路131は、各メイン増幅器101~115を制御する制御パターンとして、差動対DP1の動作状態をオンに制御し、差動対DP2の動作状態をオフに制御する第1制御パターンと、差動対DP1の動作状態をオフに制御し、差動対DP2の動作状態をオンに制御する第2制御パターンとを有する。制御回路131は、第1制御パターンおよび第2制御パターンのいずれかに従って、各メイン増幅器101~115を制御する。
 制御回路131は、第1制御パターンに従って、差動対DP1および差動対DP2の動作状態を制御する場合、スイッチSW1およびスイッチSW2を制御することで、差動対DP1のソース端子をグランドGNDに接続し、差動対DP2のソース端子を電圧源VDDに接続する。
 また、制御回路131は、第2制御パターンに従って、差動対DP1および差動対DP2の動作状態を制御する場合、スイッチSW1およびスイッチSW2を制御することで、差動対DP1のソース端子を電圧源VDDに接続し、差動対DP2のソース端子をグランドGNDに接続する。
 このように、差動対DP1および差動対DP2のそれぞれのソース端子の接続先は、電圧源VDDとグランドGNDに切り替え可能である。制御回路131は、差動対DP1および差動対DP2のそれぞれのソース端子の接続先を、電圧源VDDとグランドGNDに切り替えることで、差動対DP1および差動対DP2のそれぞれの動作状態をオンとオフに切り替える。
 次に、メイン増幅器101~115のそれぞれの利得について、図3を参照しながら説明する。図3は、図1の各メイン増幅器101~115の利得を示す説明図である。図3に示すように、第1制御パターンに従って制御されるメイン増幅器の利得は「+1」となり、第2制御パターンに従って制御されるメイン増幅器の利得は「-1」となる。
 なお、メイン増幅器へ入力信号として入力される信号は、利得が正である場合には極性が反転せず、利得が負である場合には極性が反転する。また、ここでは、基準として、メイン増幅器が取り得る利得の大きさを1としている。
 このように、制御回路131は、各メイン増幅器101~115について、第1制御パターンおよび第2制御パターンのいずれかに従って制御することで、メイン増幅器101~115のそれぞれの利得を、互いに大きさが同じであって極性が相違する正値および負値(ここでは、「+1」および「-1」)の2通りに、切り替えることができる。
 すなわち、各メイン増幅器101~115は、第1制御パターンおよび第2制御パターンのいずれかに従って制御されることで、互いに大きさが同じであって極性が相違する正値および負値の2通りに、利得を切り替え可能である。
 図4は、図1の第1サブ増幅器121を示す構成図である。図4に示すように、第1サブ増幅器121は、第3ソース接地差動対DP3(以下、差動対DP3と称す)と、スイッチSW3とを備える。
 差動対DP3は、トランジスタTr5およびトランジスタTr6によって構成される。トランジスタTr5およびトランジスタTr6のそれぞれは、トランジスタサイズがメイン増幅器101~115のトランジスタTr1~Tr4のそれぞれのトランジスタサイズと等しい。
 差動対DP3のソース端子は、スイッチSW3によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP3は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。差動対DP3のドレイン端子は、図1に示すインダクタ132を介して電圧源VDDに接続されている。
 このように、第1サブ増幅器121を構成する差動対DP3は、動作状態をオンとオフに切り替え可能である。
 制御回路131は、第1サブ増幅器121について、差動対DP3の動作状態をオンとオフのいずれかに制御する。
 制御回路131は、差動対DP3の動作状態をオンに制御する場合、スイッチSW3を制御することで、差動対DP3のソース端子をグランドGNDに接続する。また、制御回路131は、差動対DP3の動作状態をオフに制御する場合、スイッチSW3を制御することで、差動対DP3のソース端子を電圧源VDDに接続する。
 次に、第1サブ増幅器121の利得について説明する。差動対DP3の動作状態がオンに制御されれば、第1サブ増幅器121の利得は「-1」となり、差動対DP3の動作状態がオフに制御されれば、第1サブ増幅器121の利得は「0」となる。
 このように、制御回路131は、第1サブ増幅器121について、差動対DP3の動作状態をオンとオフのいずれかに制御することで、第1サブ増幅器121の利得を、上記の負値(ここでは、「-1」)と「0」の2通りに、切り替えることができる。
 すなわち、第1サブ増幅器121は、差動対DP3の動作状態がオンとオフのいずれかに制御されることで、負値および「0」の2通りに、利得を切り替え可能である。
 次に、可変利得増幅器100の総利得を制御回路131が調整する動作について説明する。ここで、可変利得増幅器100の総利得は、各メイン増幅器101~115の利得と、第1サブ増幅器121の利得の和となる。
 制御回路131は、各メイン増幅器101~115について、第1制御パターンおよび第2制御パターンのいずれかに従って制御し、第1サブ増幅器121について、差動対DP3の動作状態をオンとオフのいずれかに制御することで、可変範囲(ここでは、-16~+15の範囲)内で総利得を調整する。
 また、制御回路131は、総利得をある値XからX+1またはX-1に切り替える場合、Xの値に応じて、メイン増幅器101~115のうちの1個のメイン増幅器の利得を切り替える動作、メイン増幅器101~115のうちの1個のメイン増幅器の利得と第1サブ増幅器121の利得を切り替える動作、または第1サブ増幅器121の利得を切り替える動作を行う。つまり、総利得をある値から+1または-1する場合、利得を切り替える必要がある増幅器の数は1または2である。
 具体例として、制御回路131が総利得を「-1」から「0」に切り替える動作を考える。総利得が「-1」である場合、15個のメイン増幅器101~115のうち、7個のメイン増幅器の利得が「+1」に制御され、8個のメイン増幅器の利得が「-1」に制御され、さらに、第1サブ増幅器121の利得が「0」に制御される。総利得が「0」である場合、15個のメイン増幅器101~115のうち、8個のメイン増幅器の利得が「+1」に制御され、7個のメイン増幅器の利得が「-1」に制御され、さらに、第1サブ増幅器121の利得が「-1」に制御される。
 つまり、制御回路131は、総利得を「-1」から「0」に切り替える場合、利得が「-1」である8個のメイン増幅器の中から1個のメイン増幅器の利得を「-1」から「+1」に切り替え、さらに、第1サブ増幅器121の利得を「0」から「-1」に切り替える。したがって、可変利得増幅器100において、総利得を「-1」から「0」に切り替える際に利得を切り替える必要がある増幅器の数は2となる。
 従来技術を適用した可変利得増幅器300と比較した場合、可変利得増幅器100では、総利得を「-1」から「0」に切り替える際に利得を切り替える必要がある増幅器の数を減らすことができる。
 このように、本実施の形態1における可変利得増幅器100では、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことができる。また、総利得を切り替えた場合であっても、可変利得増幅器100全体の入力インピーダンスの変動は差動対DP3の動作状態のみに依存する。そのため、入力インピーダンスがほぼ一定となり、その結果、入力の整合状態がほぼ変わらない。したがって、高精度な可変利得増幅器100を実現することができる。
 次に、本実施の形態1における可変利得増幅器100を備えたベクトル合成型移相器200について、図5および図6を参照しながら説明する。
 図5は、本発明の実施の形態1におけるベクトル合成型移相器200を示す構成図である。図5に示すように、ベクトル合成型移相器200は、移相器差動入力端子Pin1(以下、端子Pin1と称す)と、移相器差動入力端子Pin2(以下、端子Pin2と称す)と、IQ信号生成回路201と、2個の可変利得増幅器100と、インダクタ202と、電圧源VDDと、移相器差動出力端子Pout1(以下、端子Pout1と称す)と、移相器差動出力端子Pout2(以下、端子Pout2と称す)とを備える。
 端子Pin1は、差動信号の正相信号が入力される端子であり、端子Pin2は、差動信号の逆相信号が入力される端子である。端子Pout1は、差動信号の正相信号が出力される端子であり、端子Pout2は、差動信号の逆相信号が出力される端子である。
 IQ信号生成回路201は、端子Pin1と端子Pin2から入力された差動信号を正相I信号、逆相I信号、正相Q信号および逆相Q信号に分離する回路である。なお、IQ信号生成回路201としては、例えば、公知のRC型ポリフェーズフィルタを用いればよい。
 2個の可変利得増幅器100の一方には、正相I信号および逆相I信号が入力され、他方には、正相Q信号および逆相Q信号が入力される。また、2個の可変利得増幅器100の出力側では、正相I信号および正相Q信号が合成され、逆相I信号および逆相Q信号が合成される構成となっている。ベクトル合成型移相器200にインダクタ202が設けられているので、2個の可変利得増幅器100は、インダクタ132が設けられていない構成となっている。
 次に、ベクトル合成型移相器200の動作について説明する。IQ信号生成回路201によって差動信号から生成されたI信号とQ信号は、2個の可変利得増幅器100によって、それぞれ独立に振幅と極性が変化する。2個の可変利得増幅器100の出力側で、同相のI信号とQ信号を合成することで、差動信号の位相を変化させることができる。
 図6は、図5のベクトル合成型移相器200の動作を説明するための概念図である。図6に示すように、I信号のベクトルを示す水平方向のベクトルVIとQ信号のベクトルを示す垂直方向のベクトルVQの大きさ、すなわち、I信号とQ信号の振幅は、可変利得増幅器100によって、任意に変化させることができる。また、ベクトルVIおよびベクトルVQの向き、すなわち、I信号とQ信号の極性も、可変利得増幅器100によって、任意に変化させることができる。
 ベクトルVIとベクトルVQを合成することで得られるベクトルVPは、ベクトル合成型移相器200の出力のベクトルを示し、ベクトルVIとベクトルVPとがなす角度αが移相量に相当する。
 なお、本実施の形態1では、総利得の可変範囲が-16~+15の範囲である場合を例示したが、並列接続するメイン増幅器の数を変更することで、総利得の可変範囲を適宜調整することができる。
 以上、本実施の形態1によれば、それぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器の各メイン増幅器について、第1制御パターンおよび第2制御パターンのいずれかに従って制御し、動作状態をオンとオフに切り替え可能な第3ソース接地差動対を有する第1サブ増幅器について、第3ソース接地差動対の動作状態をオンとオフのいずれかに制御することで、可変利得増幅器の総利得を調整するように構成されている。
 これにより、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことができる。また、総利得を切り替える際に入力インピーダンスがほぼ一定となり、入力の整合状態がほぼ変わらないので、高精度な可変利得増幅器を実現することができる。さらに、このような可変利得増幅器をベクトル合成型移相器に適用すれば、高精度な振幅制御によって高精度な移相制御が可能となるため、高精度なベクトル合成型移相器を実現することができる。
 実施の形態2.
 本発明の実施の形態2では、先の実施の形態1の構成に対して、第1サブ増幅器121の代わりにメイン増幅器116を備えた可変利得増幅器100について説明する。なお、本実施の形態2では、先の実施の形態1と同様である点の説明を省略し、先の実施の形態1と異なる点を中心に説明する。
 図7は、本発明の実施の形態2における可変利得増幅器100を示す構成図である。図7に示すように、本実施の形態2における可変利得増幅器100は、先の実施の形態1の構成に対して、第1サブ増幅器121の代わりにメイン増幅器116を備える。メイン増幅器116は、先の図2に示すメイン増幅器101~115と構成が同じである。
 制御回路131は、各メイン増幅器101~116を制御する制御パターンとして、差動対DP1の動作状態をオンに制御し、差動対DP2の動作状態をオフに制御する第1制御パターンと、差動対DP1の動作状態をオフに制御し、差動対DP2の動作状態をオンに制御する第2制御パターンと、差動対DP1の動作状態をオフに制御し、差動対DP2の動作状態をオフに制御する第3制御パターンと、差動対DP1の動作状態をオンに制御し、差動対DP2の動作状態をオンに制御する第4制御パターンとを有する。制御回路131は、第1制御パターン、第2制御パターン、第3制御パターンおよび第4制御パターンのいずれかに従って、各メイン増幅器101~116を制御する。
 次に、メイン増幅器101~116のそれぞれの利得について、図8を参照しながら説明する。図8は、図7の各メイン増幅器101~116の利得を示す説明図である。図8に示すように、第1制御パターンに従って制御されるメイン増幅器の利得は「+1」となり、第2制御パターンに従って制御されるメイン増幅器の利得は「-1」となる。また、第3制御パターンに従って制御されるメイン増幅器の利得は「0」となり、第4制御パターンに従って制御されるメイン増幅器の利得は「0」となる。
 なお、差動対DP1および差動対DP2の両方の動作状態がオンとなる場合、メイン増幅器の出力側で正相信号と逆相信号が合成されるので、メイン増幅器によって信号が出力されない状態と同等となる。したがって、第4制御パターンに従って制御されるメイン増幅器の利得は、第3制御パターンに従って制御されるメイン増幅器の利得と同様に、「0」となる。
 このように、制御回路131は、各メイン増幅器101~116について、第1制御パターン、第2制御パターン、第3制御パターンおよび第4制御パターンのいずれかに従って制御することで、メイン増幅器101~116のそれぞれの利得を、互いに大きさが同じであって極性が相違する正値および負値(ここでは、「+1」および「-1」)と、「0」の3通りに、切り替えることができる。
 すなわち、各メイン増幅器101~116は、第1制御パターン、第2制御パターン、第3制御パターンおよび第4制御パターンのいずれかに従って制御されることで、互いに大きさが同じであって極性が相違する正値および負値と、「0」の3通りに、利得を切り替え可能である。
 次に、可変利得増幅器100の総利得を制御回路131が調整する動作について説明する。ここで、本実施の形態2では、可変利得増幅器100の総利得は、各メイン増幅器101~116の利得の和となる。
 制御回路131は、各メイン増幅器101~116について、第1制御パターン、第2制御パターン、第3制御パターンおよび第4制御パターンのいずれかに従って制御することで、可変範囲(ここでは、-16~+16の範囲)内で総利得を調整する。
 また、制御回路131は、総利得を0に調整する場合、16個のメイン増幅器101~116のうちの8個のメイン増幅器を第3制御パターンに従って制御し、残りの8個のメイン増幅器を第4制御パターンに従って制御することで、各メイン増幅器101~116の利得をすべて0に制御する。この場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数とが同数となる。
 制御回路131は、総利得を0よりも大きい値の範囲内で調整する場合、利得が「+1」となるメイン増幅器の数を増減する。一方、制御回路131は、総利得を0よりも小さい値の範囲内で調整する場合、利得が「-1」となるメイン増幅器の数を増減する。
 また、制御回路131は、総利得を調整する際に利得を「0」に制御する必要があるメイン増幅器の数が偶数の場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数とが同数となるようにする。
 一方、制御回路131は、総利得を調整する際に利得を「0」に制御する必要があるメイン増幅器の数が奇数の場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数との差が1となるようにする。なお、ここでは、第3制御パターンに従って制御されるメイン増幅器の数を、第4制御パターンに従って制御されるメイン増幅器の数よりも1つ分多くするように構成する場合を例示するが、第4制御パターンに従って制御されるメイン増幅器の数を、第3制御パターンに従って制御されるメイン増幅器の数よりも1つ分多くするように構成してもよい。
 具体例として、制御回路131が総利得を「-1」から「0」に切り替える動作を考える。総利得が「-1」である場合、16個のメイン増幅器101~116のうち、第3制御パターンに従って8個のメイン増幅器の利得が「0」に制御され、第4制御パターンに従って7個のメイン増幅器の利得が「0」に制御され、第2制御パターンに従って1個のメイン増幅器の利得が「-1」に制御される。この場合、可変利得増幅器100全体で動作状態がオンとなる差動対の数は15である。
 総利得が「0」である場合、16個のメイン増幅器101~115のうち、第3制御パターンに従って8個のメイン増幅器の利得が「0」に制御され、第4制御パターンに従って8個のメイン増幅器の利得が「0」に制御される。この場合、可変利得増幅器100全体で動作状態がオンとなる差動対の数は16である。
 つまり、制御回路131は、総利得を「-1」から「0」に切り替える場合、利得が「-1」である1個のメイン増幅器を第4制御パターンに従って制御することで、その利得を「-1」から「0」に切り替える。したがって、可変利得増幅器100において、総利得を「-1」から「0」に切り替える際に利得を切り替える必要がある増幅器の数は1となる。
 また、総利得を調整する際に利得を「0」に制御する必要があるメイン増幅器において、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数との差が0または1となるようにしている。したがって、総利得を切り替えた場合であっても、可変利得増幅器100全体でオンとなる差動対の数をほぼ一定とすることができる。
 なお、本実施の形態2では、総利得の可変範囲が-16~+16の範囲である場合を例示したが、並列接続するメイン増幅器の数を変更することで、総利得の可変範囲を適宜調整することができる。
 以上、本実施の形態2によればそれぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器の各メイン増幅器について、第1制御パターン、第2制御パターン、第3制御パターンおよび第4制御パターンのいずれかに従って制御することで、可変利得増幅器の総利得を調整するように構成されている。
 また、総利得を調整する際に利得を「0」に制御する必要があるメイン増幅器の数が偶数の場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数とが同数となり、総利得を調整する際に利得を「0」に制御する必要があるメイン増幅器の数が奇数の場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数との差が1となるように構成されている。
 これにより、先の実施の形態1と同様に、増幅器を構成する各差動対のトランジスタサイズを小さくしつつ、総利得を切り替える際に利得を切り替える必要がある増幅器の数を減らすことができる。また、可変利得増幅器の利得を切り替えた場合であっても、可変利得増幅器全体で動作状態がオンとなる差動対の数がほぼ一定となるようにしているので、可変利得増幅器の入力インピーダンスの変動を抑えることができる。その結果、高精度な可変利得増幅器を実現することができる。
 さらに、本実施の形態2における可変利得増幅器をベクトル合成型移相器に適用すれば、先の実施の形態1と同様に、高精度なベクトル合成型移相器を実現することができる。
 実施の形態3.
 本発明の実施の形態3では、先の実施の形態1、2の各構成に対して、各メイン増幅器の構成が異なる可変利得増幅器100について説明する。なお、本実施の形態3では、先の実施の形態1、2と同様である点の説明を省略し、先の実施の形態1、2と異なる点を中心に説明する。
 ここで、先の実施の形態1、2の各メイン増幅器では、差動対DP1および差動対DP2のそれぞれのソース端子の接続先を、電圧源VDDとグランドGNDに切り替えることで、差動対DP1および差動対DP2のそれぞれの動作状態をオンとオフに切り替えるように構成されている。
 これに対して、本実施の形態3の各メイン増幅器では、差動対DP1および差動対DP2のそれぞれのソース端子に接続された電流源の動作状態をオンとオフに切り替えることで、差動対DP1および差動対DP2のそれぞれの動作状態をオンとオフに切り替えるように構成されている。
 図9は、本発明の実施の形態3における可変利得増幅器100の各メイン増幅器を示す構成図である。図9に示すように、差動対DP1のソース端子には、トランジスタTr7が接続され、さらに、トランジスタTr7とトランジスタTr8とでカレントミラー回路が構成されている。
 制御回路131は、スイッチSW4を制御することで、カレントミラー回路の動作状態をオンとオフに切り替える。すなわち、制御回路131は、スイッチSW4によってトランジスタTr7のゲート端子とトランジスタTr8のゲート端子を接続することで、カレントミラー回路をオンにして差動対DP1をオンにする。一方、制御回路131は、スイッチSW4によって、トランジスタTr7のゲート端子とグランドGNDを接続することで、カレントミラー回路をオフにして差動対DP1をオフにする。
 同様に、差動対DP2のソース端子には、トランジスタTr9が接続され、さらに、トランジスタTr9とトランジスタTr10とでカレントミラー回路が構成されている。
 制御回路131は、スイッチSW5を制御することで、カレントミラー回路の動作状態をオンとオフに切り替える。すなわち、制御回路131は、スイッチSW5によってトランジスタTr9のゲート端子とトランジスタTr10のゲート端子を接続することで、カレントミラー回路をオンにして差動対DP2をオンにする。一方、制御回路131は、スイッチSW5によって、トランジスタTr9のゲート端子とグランドGNDを接続することで、カレントミラー回路をオフにして差動対DP1をオフにする。
 このように、差動対DP1および差動対DP2のそれぞれのソース端子は、動作状態をオンとオフに切り替え可能な電流源に接続される。また、制御回路131は、差動対DP1および差動対DP2のそれぞれのソース端子に接続された電流源の動作状態をオンとオフに切り替えることで、差動対DP1および差動対DP2のそれぞれの動作状態をオンとオフに切り替える。
 以上、本実施の形態3によれば、先の実施の形態1、2の各構成に対して、第1ソース接地差動対および第2ソース接地差動対のそれぞれのソース端子に接続された電流源の動作状態をオンとオフに切り替えることで、第1ソース接地差動対および第2ソース接地差動対のそれぞれの動作状態をオンとオフに切り替えるように構成されている。このように構成した場合であっても、先の実施の形態1、2と同様の効果が得られる。
 実施の形態4.
 本発明の実施の形態4では、先の実施の形態1、2の各構成に対して、第2サブ増幅器141をさらに備えた可変利得増幅器100について説明する。なお、本実施の形態4では、先の実施の形態1~3と同様である点の説明を省略し、先の実施の形態1~3と異なる点を中心に説明する。
 ここで、先の実施の形態1、2では、総利得の値によって、可変利得増幅器100全体でオンとなる差動対の数は15と16の2通り存在するので、総利得の切り替え前後で入力インピーダンスが厳密に一定とならない場合がある。これに対して、本実施の形態4では、総利得の切り替え前後で入力インピーダンスが一定となるように構成されている。
 図10は、本発明の実施の形態4における可変利得増幅器100を示す構成図である。図10に示すように、本実施の形態4における可変利得増幅器100は、先の実施の形態2の構成に対して、メイン増幅器101~116と並列に接続された第2サブ増幅器141をさらに備える。
 図11は、図10の第2サブ増幅器141を示す構成図である。図11に示すように、第2サブ増幅器141は、第4ソース接地差動対DP4(以下、差動対DP4と称す)と、スイッチSW6とを備える。
 差動対DP4は、トランジスタTr11およびトランジスタTr12によって構成される。トランジスタTr11およびトランジスタTr12のそれぞれは、トランジスタサイズがトランジスタTr1~Tr4のそれぞれのトランジスタサイズと等しい。
 差動対DP4のソース端子は、スイッチSW6によって、電圧源VDDおよびグランドGNDのいずれかに接続される。差動対DP4は、ソース端子がグランドGNDに接続されれば、動作状態がオンとなり、ソース端子が電圧源VDDに接続されれば、動作状態がオフとなる。差動対DP4のドレイン端子は、電圧源VDDに接続される。
 先の実施の形態2で説明したとおり、制御回路131は、総利得を調整する際に利得を0に制御する必要があるメイン増幅器の数が奇数の場合、第3制御パターンに従って制御されるメイン増幅器の数を、第4制御パターンに従って制御されるメイン増幅器の数よりも1つ分多くする。
 この場合、可変利得増幅器100全体でオンとなる差動対の数は15となる。したがって、本実施の形態4では、制御回路131は、差動対DP4をオンにすることで、可変利得増幅器100全体でオンとなる差動対の数を16とする。
 一方、制御回路131は、総利得を調整する際に利得を0に制御する必要があるメイン増幅器の数が偶数の場合、第3制御パターンに従って制御されるメイン増幅器の数と、第4制御パターンに従って制御されるメイン増幅器の数とを同数とする。
 この場合、可変利得増幅器100全体でオンとなる差動対の数は16となる。したがって、本実施の形態4では、制御回路131は、差動対DP4をオフにすることで、可変利得増幅器100全体でオンとなる差動対の数を16とする。
 このように、制御回路131は、先の実施の形態2の構成に対して、可変利得増幅器100全体でオンとなる差動対の数が一定(ここでは、16)になるように差動対DP4の動作状態を制御するので、総利得の切り替え前後で入力インピーダンスを一定にすることができる。
 次に、先の形態1の構成に対して、第2サブ増幅器141をさらに備えた可変利得増幅器100について説明する。
 先の実施の形態1で説明したとおり、制御回路131は、総利得を調整する際に、第1サブ増幅器121の差動対DP3をオンにする場合とオフにする場合がある。
 制御回路131は、総利得を調整する際に差動対DP3をオンにする場合、可変利得増幅器100全体でオンとなる差動対の数は16となる。したがって、本実施の形態4では、制御回路131は、差動対DP4をオフにすることで、可変利得増幅器100全体でオンとなる差動対の数を16とする。
 一方、制御回路131は、総利得を調整する際に差動対DP3をオフにする場合、可変利得増幅器100全体でオンとなる差動対の数は15となる。したがって、本実施の形態4では、制御回路131は、差動対DP4をオンにすることで、可変利得増幅器100全体でオンとなる差動対の数を16とする。
 このように、制御回路131は、先の実施の形態1に構成に対して、可変利得増幅器100全体でオンとなる差動対の数が一定(ここでは、16)になるように差動対DP4の動作状態を制御するので、総利得の切り替え前後で入力インピーダンスを一定にすることができる。
 以上、本実施の形態4によれば、先の実施の形態1、2の各構成に対して、動作状態をオンとオフに切り替え可能であり、ドレイン端子が電圧源に接続された第4ソース接地差動対を有する第2サブ増幅器をさらに備え、可変利得増幅器全体で動作状態がオンとなるソース接地差動対の数が一定となるように、第4ソース接地差動対の動作状態をオンとオフのいずれかに制御するように構成されている。
 これにより、可変利得増幅器の利得を切り替えた場合であっても、入力インピーダンスを一定にするようにしているので、先の実施の形態1、2と比べてより高精度な可変利得増幅器を実現することができる。
 実施の形態5.
 本発明の実施の形態5では、各メイン増幅器の構成が先の実施の形態3と異なる可変利得増幅器100について説明する。なお、本実施の形態5では、先の実施の形態1~4と同様である点の説明を省略し、先の実施の形態1~4と異なる点を中心に説明する。
 図15は、本発明の実施の形態5における可変利得増幅器100の各メイン増幅器を示す構成図である。
 図15に示すように、キャパシタC1の一端と、キャパシタC2の一端は、端子Din1に接続される。キャパシタC3の一端と、キャパシタC4の一端は、端子Din2に接続される。
 インピーダンス素子Z1の一端は、キャパシタC1の他端と、トランジスタTr1のゲート端子に接続される。インピーダンス素子Z2の一端は、キャパシタC3の他端と、トランジスタTr2のゲート端子に接続される。
 インピーダンス素子Z3の一端は、キャパシタC2の他端と、トランジスタTr3のゲート端子に接続される。インピーダンス素子Z4の一端は、キャパシタC4の他端と、トランジスタTr4のゲート端子に接続される。
 インピーダンス素子Z1の他端とインピーダンス素子Z2の他端は、短絡されており、スイッチSW7の一端に接続される。インピーダンス素子Z3の他端とインピーダンス素子Z4の他端は、短絡されており、スイッチSW8の一端に接続される。スイッチSW7の他端は、電圧源E1に接続される。スイッチSW8の他端は、電圧源E2に接続される。
 トランジスタTr1のドレイン端子とトランジスタTr3のドレイン端子は、短絡されており、端子Dout1に接続される。トランジスタTr2のドレイン端子とトランジスタTr4のドレイン端子は、短絡されており、端子Dout2に接続される。差動対DP1のソース端子と差動対DP2のソース端子は、接地電位に接続される。
 先の実施の形態3と同様に、制御回路131は、スイッチSW7を切り替え制御することで、差動対DP1の動作状態をオンとオフに切り替え、スイッチSW8を切り替え制御することで、差動対DP2の動作状態をオンとオフに切り替える。
 このように、差動対DP1および差動対DP2のそれぞれのゲート端子の接続先は、インピーダンス素子Z1~Z4を介して電圧源E1,E2とグランドに切り替え可能である。また、制御回路131は、差動対DP1および差動対DP2のそれぞれのゲート端子の接続先を、インピーダンス素子Z1~Z4を介して電圧源E1,E2とグランドに切り替えることで、差動対DP1および差動対DP2のそれぞれの動作状態をオンとオフに切り替える。
 以上、本実施の形態5によれば、先の実施の形態1、2の各構成に対して、第1ソース接地差動対および第2ソース接地差動対のそれぞれのゲート端子の接続先を、インピーダンス素子を介して電圧源とグランドに切り替えることで、第1ソース接地差動対および第2ソース接地差動対のそれぞれの動作状態をオンとオフに切り替えるように構成されている。
 これにより、先の実施の形態1~3と同様の効果が得られるとともに、先の実施の形態3の構成と比べて、トランジスタの縦積み数が少ないため、差動出力端子からより大きな振幅の信号が得られる。
 なお、実施の形態1~5について個別に説明してきたが、実施の形態1~5のそれぞれで開示した構成例は、任意に組み合わせることが可能である。
 100 可変利得増幅器、101~116 メイン増幅器、121 第1サブ増幅器、131 制御回路、132 インダクタ、141 第2サブ増幅器、200 ベクトル合成型移相器、201 IQ信号生成回路、202 インダクタ、300 可変利得増幅器、301~304 メイン増幅器、305 サブ増幅器、311 制御回路、312 インダクタ。

Claims (7)

  1.  それぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器と、
     動作状態をオンとオフに切り替え可能な第3ソース接地差動対を有する第1サブ増幅器と、
     各メイン増幅器の利得と前記第1サブ増幅器の利得の和である総利得を調整する制御回路と、
     を備え、
     前記制御回路は、各メイン増幅器を制御する制御パターンとして、
      前記第1ソース接地差動対の動作状態をオンに制御し、前記第2ソース接地差動対の動作状態をオフに制御する第1制御パターンと、
      前記第1ソース接地差動対の動作状態をオフに制御し、前記第2ソース接地差動対の動作状態をオンに制御する第2制御パターンと、
     を有し、
     各メイン増幅器は、
      前記第1制御パターンおよび前記第2制御パターンのいずれかに従って制御されることで、互いに大きさが同じであって極性が相違する正値および負値の2通りに、利得を切り替え可能であり、
     前記第1サブ増幅器は、
      前記第3ソース接地差動対の動作状態がオンとオフのいずれかに制御されることで、前記負値および「0」の2通りに、利得を切り替え可能であり、
     前記制御回路は、
      各メイン増幅器について、前記第1制御パターンおよび前記第2制御パターンのいずれかに従って制御し、前記第1サブ増幅器について、前記第3ソース接地差動対の動作状態をオンとオフのいずれかに制御することで、前記総利得を調整する
     可変利得増幅器。
  2.  それぞれ動作状態をオンとオフに切り替え可能な第1ソース接地差動対および第2ソース接地差動対を有する複数のメイン増幅器と、
     各メイン増幅器の利得の和である総利得を調整する制御回路と、
     を備え、
     前記制御回路は、各メイン増幅器を制御する制御パターンとして、
      前記第1ソース接地差動対の動作状態をオンに制御し、前記第2ソース接地差動対の動作状態をオフに制御する第1制御パターンと、
      前記第1ソース接地差動対の動作状態をオフに制御し、前記第2ソース接地差動対の動作状態をオンに制御する第2制御パターンと、
      前記第1ソース接地差動対の動作状態をオフに制御し、前記第2ソース接地差動対の動作状態をオフに制御する第3制御パターンと、
      前記第1ソース接地差動対の動作状態をオンに制御し、前記第2ソース接地差動対の動作状態をオンに制御する第4制御パターンと、
     を有し、
     各メイン増幅器は、
      前記第1制御パターン、前記第2制御パターン、前記第3制御パターンおよび前記第4制御パターンのいずれかに従って制御されることで、互いに大きさが同じであって極性が相違する正値および負値と、「0」の3通りに、利得を切り替え可能であり、
     前記制御回路は、
      各メイン増幅器について、前記第1制御パターン、前記第2制御パターン、前記第3制御パターンおよび前記第4制御パターンのいずれかに従って制御することで、前記総利得を調整し、
      前記総利得を調整する際に前記利得を「0」に制御する必要があるメイン増幅器の数が偶数の場合、前記第3制御パターンに従って制御されるメイン増幅器の数と、前記第4制御パターンに従って制御されるメイン増幅器の数とが同数となるようにし、
      前記総利得を調整する際に前記利得を「0」に制御する必要があるメイン増幅器の数が奇数の場合、前記第3制御パターンに従って制御されるメイン増幅器の数と、前記第4制御パターンに従って制御されるメイン増幅器の数との差が1となるようにする
     可変利得増幅器。
  3.  前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのソース端子の接続先は、電圧源とグランドに切り替え可能であり、
     前記制御回路は、
      前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのソース端子の接続先を、前記電圧源と前記グランドに切り替えることで、前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれの動作状態をオンとオフに切り替える
     請求項1または2に記載の可変利得増幅器。
  4.  前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのソース端子は、動作状態をオンとオフに切り替え可能な電流源に接続され、
     前記制御回路は、
      前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのソース端子に接続された前記電流源の動作状態をオンとオフに切り替えることで、前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれの動作状態をオンとオフに切り替える
     請求項1または2に記載の可変利得増幅器。
  5.  前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのゲート端子の接続先は、インピーダンス素子を介して電圧源とグランドに切り替え可能であり、
     前記制御回路は、
      前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれのゲート端子の接続先を、前記インピーダンス素子を介して前記電圧源と前記グランドに切り替えることで、前記第1ソース接地差動対および前記第2ソース接地差動対のそれぞれの動作状態をオンとオフに切り替える
     請求項1または2に記載の可変利得増幅器。
  6.  動作状態をオンとオフに切り替え可能であり、ドレイン端子が電圧源に接続された第4ソース接地差動対を有する第2サブ増幅器をさらに備え、
     前記制御回路は、
      前記可変利得増幅器全体で動作状態がオンとなるソース接地差動対の数が一定となるように、前記第4ソース接地差動対の動作状態をオンとオフのいずれかに制御する
     請求項1から5のいずれか1項に記載の可変利得増幅器。
  7.  請求項1から6のいずれか1項に記載の可変利得増幅器を備えた
     ベクトル合成型移相器。
PCT/JP2017/043074 2017-01-18 2017-11-30 可変利得増幅器およびベクトル合成型移相器 WO2018135151A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018544571A JP6440919B1 (ja) 2017-01-18 2017-11-30 可変利得増幅器およびベクトル合成型移相器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP2017/001572 2017-01-18
PCT/JP2017/001572 WO2018134918A1 (ja) 2017-01-18 2017-01-18 可変利得増幅器およびベクトル合成型移相器

Publications (1)

Publication Number Publication Date
WO2018135151A1 true WO2018135151A1 (ja) 2018-07-26

Family

ID=62907944

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2017/001572 WO2018134918A1 (ja) 2017-01-18 2017-01-18 可変利得増幅器およびベクトル合成型移相器
PCT/JP2017/043074 WO2018135151A1 (ja) 2017-01-18 2017-11-30 可変利得増幅器およびベクトル合成型移相器

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/001572 WO2018134918A1 (ja) 2017-01-18 2017-01-18 可変利得増幅器およびベクトル合成型移相器

Country Status (2)

Country Link
JP (1) JP6440919B1 (ja)
WO (2) WO2018134918A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020092304A (ja) * 2018-12-04 2020-06-11 ルネサスエレクトロニクス株式会社 半導体装置
WO2020183569A1 (ja) * 2019-03-11 2020-09-17 三菱電機株式会社 位相可変逓倍器及びアンテナ装置
CN112039449A (zh) * 2020-09-01 2020-12-04 南京汇君半导体科技有限公司 一种超高频可变增益放大器结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177357A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd 利得可変増幅回路
JP2005026760A (ja) * 2003-06-30 2005-01-27 Fujitsu Ltd タイミング信号発生回路および信号受信回路
US20060017506A1 (en) * 2004-07-26 2006-01-26 Koen Myron J Programmable low noise amplifier and method
JP2010199840A (ja) * 2009-02-24 2010-09-09 Fujitsu Semiconductor Ltd 可変利得増幅器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3425426B2 (ja) * 2000-01-31 2003-07-14 松下電器産業株式会社 トランスコンダクタおよびフィルタ回路
JPWO2003084059A1 (ja) * 2002-03-28 2005-08-04 ザインエレクトロニクス株式会社 半導体集積回路
CN106656099B (zh) * 2016-11-18 2020-01-03 华为技术有限公司 数字移相器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11177357A (ja) * 1997-12-10 1999-07-02 Fujitsu Ltd 利得可変増幅回路
JP2005026760A (ja) * 2003-06-30 2005-01-27 Fujitsu Ltd タイミング信号発生回路および信号受信回路
US20060017506A1 (en) * 2004-07-26 2006-01-26 Koen Myron J Programmable low noise amplifier and method
JP2010199840A (ja) * 2009-02-24 2010-09-09 Fujitsu Semiconductor Ltd 可変利得増幅器

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
WANG, H. ET AL.: "A wideband CMOS linear digital phase rotator", IEEE 2007 CUSTOM INTEGRATED CIRCUITS CONFERENCE, 16 September 2007 (2007-09-16), pages 671 - 674, XP031223681 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020092304A (ja) * 2018-12-04 2020-06-11 ルネサスエレクトロニクス株式会社 半導体装置
JP7221668B2 (ja) 2018-12-04 2023-02-14 ルネサスエレクトロニクス株式会社 半導体装置
WO2020183569A1 (ja) * 2019-03-11 2020-09-17 三菱電機株式会社 位相可変逓倍器及びアンテナ装置
JPWO2020183569A1 (ja) * 2019-03-11 2021-09-13 三菱電機株式会社 位相可変逓倍器及びアンテナ装置
CN112039449A (zh) * 2020-09-01 2020-12-04 南京汇君半导体科技有限公司 一种超高频可变增益放大器结构
CN112039449B (zh) * 2020-09-01 2021-07-27 南京汇君半导体科技有限公司 一种超高频可变增益放大器结构

Also Published As

Publication number Publication date
JPWO2018135151A1 (ja) 2019-01-24
JP6440919B1 (ja) 2018-12-19
WO2018134918A1 (ja) 2018-07-26

Similar Documents

Publication Publication Date Title
JP6440919B1 (ja) 可変利得増幅器およびベクトル合成型移相器
US8724739B2 (en) Variable phase shifter-attenuator
US7420423B2 (en) Active balun device
CN107124154B (zh) 一种宽带高精度有源移相器
JP6809147B2 (ja) 可変減衰装置、位相切り替え機能付き可変減衰装置及びフェーズシフタ
US7397307B2 (en) Amplifier arrangement having an adjustable gain, and use thereof
JPWO2007105282A1 (ja) ゲイン可変増幅器
KR100405221B1 (ko) 가변이득증폭기
US10211812B2 (en) Phase-switch-equipped variable amplification device and phase shifter
JP6452838B2 (ja) ベクトル合成型移相器及び無線通信機
JP2009246529A (ja) 差動単相変換回路
US20080106334A1 (en) Low-voltage operational amplifier and operational amplifying method
US6064258A (en) Distributed gain line driver amplifier
JP2019146044A (ja) 可変利得増幅器
KR20030040185A (ko) 가변이득 증폭기 및 필터회로
JP6853516B2 (ja) 位相調整回路及びアレイアンテナ装置
US5424681A (en) Wide range operational amplifier
JP6227217B2 (ja) トランスコンダクタンス増幅器及び移相器
US11502656B2 (en) Variable gain amplifier
JP4273562B2 (ja) 増幅回路
JP2014195131A (ja) フォールデッドカスコード増幅回路
JP2018067801A (ja) 移相器,半導体集積回路およびフェーズドアレイシステム
KR20200143899A (ko) 다이나믹 증폭기
JP3625526B2 (ja) 同調増幅器
WO2020110196A1 (ja) ベクトル合成型移相器

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2018544571

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17892661

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17892661

Country of ref document: EP

Kind code of ref document: A1