WO2007111035A1 - データ受信装置及び該データ受信装置を備える半導体集積回路 - Google Patents

データ受信装置及び該データ受信装置を備える半導体集積回路 Download PDF

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circuit
sampling
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Muneo Fukaishi
Kouichi Yamaguchi
Kazuhisa Sunaga
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Nec Corporation
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Definitions

  • the present invention relates to a data receiving device and a semiconductor integrated circuit including the data receiving device.
  • the present invention relates to a data receiving device and a semiconductor integrated circuit including the data receiving device, and is provided in, for example, a transmission device that transmits and receives an electric signal via a cable or an electric wiring on a board.
  • the present invention relates to a data receiving apparatus suitable for use in receiving duobinary transmitted data and a semiconductor integrated circuit including the data receiving apparatus.
  • duo-binary transmission has been carried out in order to suppress signal amplitude degradation due to signal attenuation and signal timing degradation due to increased intersymbol interference.
  • duo-binary transmission by allowing interference between adjacent bits, the amount of signal attenuation is suppressed, and timing degradation due to intersymbol interference is also suppressed.
  • FIG. 1 is a waveform diagram of received data subjected to duo-binary transmission.
  • the current received data changes depending on the data transmitted from the transmission side, particularly the data transmitted immediately before. For example, the last sent If the data is “0”, the received data is “0” if the currently transmitted data is “0”, and the received data is "1” if the currently transmitted data is 1 On the other hand, if the data sent immediately before is “1”, it is currently sent! If the data to be sent is “0”, the received data is “1”, and the data power currently being sent is If it is “1”, the received data will be “2”.
  • the data received by the data receiver is from “0" (low level), "1" (intermediate level), and "2" (high level).
  • the data receiving device must discriminate between these ternary data.
  • the ternary data “0”, “1”, and “2” is determined at the first eye opening and the second eye opening. “0” and “1” are determined in the first eye opening, and “1” and “2” are determined in the second eye opening.
  • a low-voltage reference voltage Vref- is used in the first eye opening
  • a high-voltage reference voltage Vref + is used in the second eye opening to determine the ternary signal of duo 'binary data. Is done.
  • FIG. 2 is a block diagram showing an electrical configuration of a data receiving apparatus that receives duo'binary transmitted data.
  • This data receiving apparatus includes sampling latches 1 and 2 with multilevel determination, offset cancel control circuits 3 and 4, and a decoder 5.
  • Sampling latches 1 and 2 with multi-level determination are based on reference voltages Vref + and Vref-, and are used to determine the level of duo and binary data dat transmitted from a transmitter not shown in synchronization with the clock signal CLK. .
  • the sampling latch 1 with multi-level determination determines the data of the second eye opening in FIG. 1 and outputs a determination signal a
  • the sampling latch 2 with multi-level determination has the first eye opening Judge the data and output decision signal b.
  • the offset cancel control circuit 3 sends offset cancel control signals cl and c2 to the sampling latch 1 with multi-value determination.
  • the offset cancel control circuit 4 sends the offset cancel control signals dl and d2 to the sampling latch 2 with multi-value judgment.
  • the decoder 5 restores transmission data originally transmitted by decoding the determination signals a and b.
  • FIG. 3 is a circuit diagram showing an electrical configuration of sampling latch 1 with multi-value determination in FIG. [0010]
  • the sampling latch 1 with multivalued judgment is a p-channel MOSFET (hereinafter referred to as “pMOS”! /,) 11, 12, 13, 14, 15, 16, 17, ⁇ channel type MOSFET (hereinafter referred to as “nMOS”! /, U) 18, 19, 20, 21, 22, 23, 24 and offset canceller 25, 26.
  • pMOS p-channel MOSFET
  • nMOS ⁇ channel type MOSFET
  • sampling latch 1 In sampling latch 1 with multi-level determination, input data DIN and DINB, which are differential data, are input as duo'binary data dat, and reference voltages Vref + and Vref- and input data DIN when clock signal CLK is input Based on the voltage comparison result with DINB, the eye opening of the duo-binary data dat is determined, and the received data is determined.
  • the sampling latch 2 with multi-value determination has the same configuration, but the reference voltage Vref + is applied to the gate of the nMOS 22 and is applied to the gate of the reference voltage Vref ⁇ power MOSMOS 23.
  • the drain currents of the nMOSs 20 and 21 are controlled using the offset cancellations 25 and 26. That is, the offset cancel 25 controls the drain current of the nMOS 20 by the offset cancel control signal cl from the offset cancel cell control circuit 3, and the offset cancel 26 controls the drain current of the nMOS 21 by the offset cancel control signal c2. As a result, the offset caused by the variation in the threshold voltages of the nMOSs 20 and 21 is cancelled.
  • the sample with multi-valued judgment in Figure 2 The latch 2 has the same configuration as the sampling latch 1 with multi-value determination.
  • the offset cancel 25 in the sampling latch 2 with multi-valued judgment controls the drain current of the nMOS 20 by the offset cancel control signal dl of 4 offset cancel control circuits.
  • the offset cancel 26 in the sampling latch 2 with multi-level determination controls the drain current of the nMOS 21 by the offset cancel control signal d2 from the offset cancel control circuit 4. For this reason, the offset caused by the variation in the threshold voltage of the nMOSs 20 and 21 of the sampling latch 2 with multi-value determination is canceled.
  • FIG. 4 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • the first eye opening is indicated by Bl, B2,...
  • the second eye opening is indicated by Al, A2,.
  • This data receiving apparatus requires a clock signal having the same frequency as the transmission data rate. For example, if the transmission data rate is lOGbZs, 10 GHz is required as the clock signal CLK. Then, at the rising timing of the clock signal CLK, the first and second eye openings are determined by the two sampling latches 1 and 2 with multi-value determination, and determination signals a and b are output. The determination signals a and b are decoded by the decoder 5 to restore the transmission data.
  • FIG. 5 is a block diagram showing the electrical configuration of the parallel data receiving apparatus. Elements common to those in FIG. 2 are denoted by common reference numerals.
  • sampling latches with multi-value determination 31, 32, offset cancel control circuits 33, 34, inverter 35, flip-flops 36, 37 , 38, 39, and a decoder 5A is provided instead of the decoder 5 in FIG.
  • FIG. 6 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • the sampling latches 1 and 2 with multi-value determination determine the duo and binary data dat at the rising edge of the clock signal CLK.
  • the sampling latches 31 and 32 with multi-value determination determine the duo binary data dat at the rising timing of the clock signal CLKB, and output the determination signals a, b, e, and f.
  • Judgment signals a, b, e, fi and flip-flops 36, 38, 37, 39 [clock signal CK] are sent to decoder 5A synchronously, and the transmission data is restored by decoder 5A.
  • the offset cancel function is necessary for each sampling latch with multi-value determination, and the number of sampling latches with multi-value determination increases according to the parallelization of the circuits in the data receiving apparatus. As the number increases, the number of offset cancellation control circuits also increases. Furthermore, if parallelization is promoted by using a clock signal as a 4-phase clock or 8-phase clock, the operating speed of the data receiver will be further reduced, and high-speed operation will be possible. However, parallelization increases the number of sampling latches with multi-valued determination, that is, the number of differential pair transistors to which received data is input increases, and the characteristics of these transistors are reduced. The offset cancel control circuit for correcting the fluctuation also increases.
  • this type of technology includes, for example, those described in the following documents.
  • the AZD converter described in Patent Document 1 includes an offset cancel circuit that detects an offset independently of the voltage comparison circuit and generates a cancel signal corresponding thereto.
  • the voltage comparison circuit compares the signal voltage with the reference voltage, and adds a reverse offset for canceling the offset of the input of the voltage comparison circuit to the offset based on the offset cancellation signal.
  • the reference voltage is generated by a voltage dividing circuit.
  • the switch circuit In the offset detection period, a signal voltage is supplied to the reference voltage input terminal and the signal voltage input terminal of each voltage comparison circuit, and the voltage comparison circuit outputs a comparison result corresponding to the input offset.
  • the offset cancellation circuit generates an offset cancellation signal based on the comparison result.
  • an input multilevel signal is amplified by a DC amplifier with an offset adjustment function.
  • This amplified output is identified by the AZD converter and output with at least (N + 2) bits.
  • the duobinary AM 'PSK demodulation circuit described in Patent Document 4 includes two comparison circuits that perform ternary determination of a baseband signal and one comparison circuit that performs binary determination. It is. It takes advantage of the fact that a ternary value is obtained for a specific pattern, and this is detected by the coincidence detection circuit. In most other cases, the output is switched to the output of a comparison circuit that performs binary determination. This reduces the decision error rate due to sampling clock jitter, waveform distortion, and noise.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-165241
  • Patent Document 2 Japanese Patent Laid-Open No. 09-130172
  • Patent Document 3 Japanese Patent Publication No. 06-Oi 122
  • Patent Document 4 Japanese Patent Publication No. 06-091560
  • the conventional data receiving apparatus has the following problems.
  • duo binary transmission it is possible to suppress timing deterioration due to signal attenuation and intersymbol interference, which are factors that hinder high-speed operation.
  • high-speed transmission increases the transmission distance. Accordingly, the eye opening is reduced.
  • the data receiving apparatus in FIG. 2 needs a mechanism for canceling the offset caused by the variation in threshold voltage between the differential pair transistors on the input side.
  • the data receiver needs two sampling latches with multi-valued determination, and accordingly, two offset cancellation mechanisms and two control circuits that control the offset cancellation mechanism are also required.
  • the duobinary AM 'PSK demodulator circuit described in Patent Document 4 reduces the determination error rate due to jitter, waveform distortion, noise, etc. of the sampling clock. However, the above problems are not improved.
  • the present invention has been made in view of the above circumstances, and an object thereof is to provide a data receiving device in which the circuit scale and power consumption are reduced, and a semiconductor integrated circuit including the data receiving device.
  • the invention according to claim 1 relates to a data receiving device that receives duo'binary data, amplifies the received duo'binary data with a predetermined gain, and outputs the amplified data Cancel the offset of the amplifier circuit and the output signal of the amplifier circuit
  • the received duobinary data is sampled by sampling the output signal of the offset cancellation unit and the amplification circuit based on a first reference voltage and a second reference voltage lower than the first reference voltage.
  • the invention according to claim 2 relates to the data receiving device according to claim 1, wherein the duo 'binary data is constituted by differential data, and the amplifier circuit inputs the differential data. It has two transistors and is composed of a differential amplifier that amplifies the differential data and outputs an output signal differentially, and the offset canceling unit controls the current flowing through the output unit of each transistor.
  • the configuration is such that the offset of the output signal is canceled out! /
  • the invention according to claim 3 relates to the data receiving device according to claim 2, wherein the data determination unit samples the output signal of the amplifier circuit based on the first and second reference voltages.
  • a first multi-value determining circuit for determining whether the received duo 'binary data is at a high level or an intermediate level among the three values constituting the duo' binary data; and
  • a first sampling latch that latches the first determination signal of the multi-level determination circuit, and the output signal of the amplifier circuit are sampled based on the first and second reference voltages, thereby receiving the received duo signal.
  • a second multi-value determination circuit for determining whether binary data is at a low level or an intermediate level of the three values constituting the duo-binary data; and a second determination of the second multi-value determination circuit Ladder the signal It is composed of a second sampling latch and /
  • the invention according to claim 4 relates to a data receiving apparatus that receives duo 'binary data, wherein the received duo' binary data is received at a first level lower than the first reference voltage and the first reference voltage.
  • a data determination unit that determines whether the received duo-binary data is one of three values constituting the duo-binary data by sampling based on the reference voltage of 2;
  • the data determination unit samples the received duo'noinary data based on the first reference voltage, so that the received duobinary data includes the three values constituting the duobinary data.
  • a first multi-level determination circuit that determines whether the first multi-level determination circuit is at a high level or an intermediate level, a first sampling latch that latches a first determination signal of the first multi-level determination circuit, and the received duo ' By sampling binary data based on the second reference voltage, it is determined whether the received duo'binary data is at a low level or an intermediate level among the three values constituting the duo'binary data. It comprises a second multi-value determination circuit for determining and a second sampling latch for latching the second determination signal of the second multi-value determination circuit! /
  • the invention according to claim 5 relates to the data receiving device according to claim 4, wherein the first multi-value determination circuit cancels an offset of the first determination signal of its own circuit.
  • a set cancellation unit is included, and the second multi-value determination circuit includes a second offset cancellation unit that cancels an offset of the second determination signal of its own circuit.
  • the invention according to claim 6 relates to the data receiving device according to claim 4 or 5, wherein the duo is provided.
  • each of the first and second multi-value determination circuits has two transistors for inputting the differential data, and amplifies and outputs the differential data.
  • a differential amplifier for outputting a signal differentially, and the first and second offset canceling units each control a current flowing through an output unit of each of the transistors of each of the differential amplifiers.
  • the first and second determination signal offsets are cancelled, and are characterized in that.
  • the invention according to claim 7 relates to the data receiving device according to claim 6, wherein the data determination unit converts the received duo 'binary data to V based on the first and second reference voltages. Sampling the received duobinary data to determine whether the received duobinary data is at a high level or an intermediate level among the three values constituting the duobinary data; A first sampling latch that latches a first determination signal of a multi-value determination circuit of 1 and sampling the received duo 'binary data based on the first and second reference voltages.
  • a second multi-value determination circuit for determining whether the received duo-binary data is at a low level or an intermediate level of the three values constituting the duo 'binary data; and the second multi-value determination Times
  • a second determination signal It consists of a second sampling latch that latches, and is characterized by! /
  • the invention according to claim 8 relates to the data receiving device according to claim 4, 5, 6 or 7, wherein the first sampling latch receives the first determination signal as a plurality of clocks having different phases.
  • the second sampling latch is composed of a plurality of latch circuits that latch the second determination signal in synchronization with the plurality of clock signals, respectively. It is composed and is characterized by
  • the invention according to claim 9 relates to a semiconductor integrated circuit, and is characterized by comprising the data receiving device according to any one of claims 1 to 8.
  • the output signal obtained by amplifying duo 'binary data by the amplifier circuit is determined by sampling by the data determination unit, erroneous determination in the data determination unit is reduced.
  • the amplifier circuit is configured to cancel the offset of the output signal of its own circuit, erroneous determination in the data determination unit is further reduced. Also, because only one configuration is required to cancel the offset of the output signal of the amplifier circuit,
  • the area occupied by the offset cancellation mechanism and the control circuit in the semiconductor integrated circuit can be reduced, and the power consumption can be reduced.
  • the data determination unit includes the first multi-value determination circuit, the first sampling latch, the second multi-value determination circuit, and the second sampling latch.
  • the operation speed of the second multi-value determination circuit can be improved.
  • the data determination unit samples the duo'binary data using the first reference voltage (or the first and second reference voltages), so that the duo'binary data is at a high level or intermediate level.
  • the first multi-value determination circuit for determining whether the level is the same, the first sampling latch for latching the first determination signal of the first multi-value determination circuit, and the duo 'binary data to the second
  • the reference voltage or the first and second reference voltages
  • the amplifier circuit is composed of a differential amplifier that amplifies the duo binary data composed of differential data and outputs the output signal differentially, so that noise and distortion of the signal of each part are reduced, Misjudgments in the data judgment section can be further reduced. Since the first and second multi-value determination circuits have differential amplifiers that amplify the binary data composed of differential data and output the output signal differentially, the data determination unit It is possible to further reduce misjudgment.
  • FIG. 1 is a waveform diagram of received data subjected to duo-binary transmission.
  • FIG. 2 is a block diagram showing an electrical configuration of a data receiving apparatus for receiving duo 'binary-transmitted data.
  • FIG. 3 is a circuit diagram showing an electrical configuration of sampling latch 1 with multi-value determination in FIG.
  • FIG. 4 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • FIG. 5 is a block diagram showing an electrical configuration of a parallel-type data receiving apparatus.
  • FIG. 6 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • FIG. 7 is a block diagram showing the electrical configuration of the main part of the data receiving apparatus according to the first embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing an electrical configuration of amplifier 41 in FIG. 7.
  • FIG. 9 is a circuit diagram showing an electrical configuration of sampling latch 43 with multi-value determination in FIG.
  • FIG. 10 is a time chart of signals of respective parts for explaining the operation of the data receiving apparatus shown in FIG.
  • FIG. 11 is a block diagram showing an electrical configuration of a main part of a data receiving apparatus according to a second embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing an electrical configuration of multi-value determination circuit 81 in FIG. 11.
  • FIG. 13 is a circuit diagram showing an electrical configuration of sampling latch 82 in FIG. 11.
  • FIG. 14 is a block diagram showing an electrical configuration of a main part of a data receiving apparatus according to a third embodiment of the present invention.
  • FIG. 15 is a circuit diagram showing an electrical configuration of multilevel determination circuit 81A with offset cancellation in FIG.
  • FIG. 16 is a block diagram showing an electrical configuration of a data receiving apparatus having a configuration in which the data receiving apparatus shown in FIG. 14 is parallelized.
  • FIG. 17 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • an output signal obtained by amplifying duo 'binary data by an amplifier is sampled by a sampling latch with multi-value determination, whereby the value of duo-binary data is determined, and multi-value
  • a data reception device provided with a multi-value determination circuit with offset cancellation that performs determination and offset cancellation by the same circuit, and a semiconductor integrated circuit including the data reception device.
  • FIG. 7 is a block diagram showing an electrical configuration of the main part of the data receiving apparatus according to the first embodiment of the present invention.
  • the data receiving apparatus of this example includes an amplifier 41 and an offset cancel It comprises a control circuit 42, sampling latches 43 and 44 with multi-level determination, and a decoder 45.
  • the amplifier 41 receives duo 'binary data dat transmitted from a transmitter (not shown), amplifies it with a predetermined gain, and generates an output signal p.
  • Duo 'binary data dat has ternary data consisting of high level ("2"), low level (“0") and intermediate level (“1").
  • the amplifier 41 is configured to be able to cancel the offset of the output signal p.
  • the duo'binary data dat is composed of differential data, and the amplifier 41 has the difference.
  • the offset cancel control signal from the offset cancel control circuit 42 is composed of a differential amplifier that has two transistors that input dynamic data, amplifies the differential data, and outputs the output signal P differentially. Based on cl and c2, the offset of the output signal p is canceled by controlling the current flowing through the output of each transistor.
  • the operating frequency band of the amplifier 41 may be the 2Z3 frequency band of the transmission data rate.
  • the amplifier 41 will need a 5 GHz frequency band, which is the symbol rate of lOGbps data. Should have a frequency band of about 3.3GHz, which is 2Z3 of 5GHz. For this reason, if an amplifier with a slower operating speed than the sampling latch is installed in front of the sampling latch, which has a higher operating speed, it is a factor that limits the high-speed operation of the receiving device, whereas the duo binary In the case of transmission, even if the amplifier 41 is provided, the operating speed does not decrease.
  • the sampling latch 43 with multi-level determination samples the output signal p of the amplifier 41 on the basis of a relatively high level reference voltage Vref + for discriminating between the intermediate level and the high level. And the determination signal a is output differentially.
  • the sampling latch 44 with multi-level determination samples the output signal p of the amplifier 41 based on a comparatively low level reference voltage Vref ⁇ for determining an intermediate level and a low level.
  • the data of p is judged and the judgment signal b is output differentially.
  • Vref- has a lower voltage level than Vref +.
  • the decoder 45 restores the originally transmitted transmission data by decoding the determination signals a and b.
  • this data receiving device is a semiconductor It is provided in an integrated circuit.
  • FIG. 8 is a circuit diagram showing an electrical configuration of amplifier 41 in FIG.
  • the amplifier 41 is composed of HMOS 51 and 52, resistors 53 and 54, an nMOS 55, and talent offset cancellations 56 and 57.
  • nMOS 51 and 52 input differential data of duo 'binary data dat.
  • the nMOS 55 operates as a constant current circuit with a current source bias applied to the gate electrode.
  • the offset cancellations 56 and 57 are configured by a variable resistance unit such as a source follower of a MOS transistor, for example, and control current based on offset cancellation control signals cl and c2 from the offset cancellation control circuit 42.
  • the current flowing through the offset cancellation 56 is controlled based on the offset cancellation control signal cl from the offset cancellation control circuit 42, and the offset is controlled based on the offset cancellation control signal c2 from the offset cancel control circuit 42.
  • the current flowing through the Tokiyan cell 57 is controlled.
  • the offset cancel 56 current to the nMOS 51 drain current the current flowing through the output of the nMOS 51 is controlled, and by adding the offset cancel 57 current to the nMOS 52 drain current, the nMOS 52
  • the output current p is controlled, and the differential output signal p from which offset caused by variations in the threshold voltages of the nMOSs 51 and 52 is canceled is output from the terminals OUT and OUTB.
  • FIG. 9 is a circuit diagram showing an electrical configuration of sampling latch 43 with multi-value determination in FIG.
  • Multi-level half U fixed sampling latch 43 ⁇ , Fig. 9 [As shown, pMOS61, 62, 63, 64, 65, 66, 67, nMOS68, 69, 70, 71, 72, 73 , 74 and force!
  • the sampling latch 43 with multi-value determination determines a minute magnitude relationship between the differential output signal p of the amplifier 41 and the reference voltages Vref + and Vref ⁇ when the clock CLK is input.
  • Vref- Vref-
  • the sampling latch 44 with multivalued judgment has the same configuration, but the reference voltage Vref + is applied to the gate of the nMOS 72, and is applied to the gate of the reference voltage Vref-power MOS 73! /, The
  • FIG. 10 is a signal timing chart of each part for explaining the operation of the data receiving apparatus shown in FIG. 7.
  • the vertical axis represents the logic level, and the horizontal axis represents the time.
  • the transmitted duobinary data dat is amplified by the amplifier 41, and an output signal p is output.
  • the output signal p is displayed as an amplified version of the first eye opening Bl, B2,... And the second eye opening Al, A2,. Is done.
  • the offset of the output signal p of the amplifier 41 is canceled based on the offset cancel control signals cl and c2 from the offset cancel control circuit 42.
  • the first and second eye opening force sampling latches 43 and 44 with multi-value determination are based on the reference voltages Vref + and Vref-.
  • the value of the output signal p is determined, and the determination signals a and b are output.
  • the determination signals a and b are decoded by the decoder 45, and the originally transmitted transmission data is restored.
  • the output signal p obtained by amplifying the duo'binary data dat by the amplifier 41 is sampled by the sampling latches 43 and 44 with multi-value determination, whereby the output signal Since the data of p is determined, erroneous determination is reduced even if the characteristics of the sampling latches 43 and 44 with multi-value determination vary.
  • the amplifier 41 since the offset of the output signal p is canceled based on the offset cancel control signals cl and c2 of the offset cancel control circuit 42, the sampling latches 43 and 44 with multi-value determination are canceled. The erroneous determination in is further reduced. Also, only one offset cancel control circuit 42 is required.
  • the amplifier 41 is composed of a differential amplifier that amplifies the duo binary data dat composed of differential data and outputs the output signal p differentially, reducing the noise and distortion of the signals in each part.
  • the erroneous determination in the sampling latches 43 and 44 with multi-value determination is further reduced.
  • FIG. 11 is a block diagram showing the electrical configuration of the main part of the data receiving apparatus according to the second embodiment of the present invention, and is common to the elements in FIG. 7 showing the first embodiment. Elements have a common sign.
  • multi-value determination circuits 81 and 83 and sampling latches 82 and 84 are provided in place of the sampling latches with multi-value determination 43 and 44 in FIG. 7, multi-value determination circuits 81 and 83 and sampling latches 82 and 84 are provided. It has been.
  • the multilevel determination circuit 81 determines the data of the output signal p by sampling the output signal p of the amplifier 41 based on the reference voltage Vref +, and outputs the determination signal u.
  • the sampling latch 82 latches the determination signal u in synchronization with the clock signal CLK and outputs it as the determination signal a.
  • the multi-level determination circuit 83 determines the data of the output signal p by sampling the output signal p of the amplifier 41 based on the reference voltage Vref ⁇ , and outputs the determination signal V.
  • the sampling latch 84 latches the determination signal V in synchronization with the clock signal CLK and outputs it as the determination signal b.
  • the other configuration is the same as that shown in FIG.
  • FIG. 12 is a circuit diagram showing an electrical configuration of multi-value determination circuit 81 in FIG.
  • this multi-value half IJ constant circuit 81 includes nMOS 91 and 92, resistors 93 and 94, n
  • MOS95, 96, 97 and power are also composed.
  • the multi-value determination circuit 83 has the same configuration, but the reference voltage Vref + is applied to the gate of the nMOS 96, and is applied to the gate of the reference voltage Vref ⁇ power 3 ⁇ 4MOS97.
  • FIG. 13 is a circuit diagram showing an electrical configuration of the sampling latch 82 in FIG. 11. Elements common to those in FIG. 9 showing the first embodiment are denoted by common reference numerals. Yes. As shown in FIG. 13, the sampling latch 82 has a configuration in which the nMOSs 72 and 73 in FIG. 9 are deleted. The other configuration is the same as the configuration shown in FIG. The sampling latch 84 has the same configuration.
  • the multilevel determination circuits 81 and 83 and the sampling latches 82 and 84 are provided in place of the sampling latches 43 and 44 with multilevel determination in FIG. Therefore, in addition to the advantages of the first embodiment, since the gains of the input differential pair MOS transistors (nMOS 91, 92) of the multi-level determination circuits 81, 83 are all used for data determination, the multi-level determination circuit 81 , 83 operating speed is improved.
  • FIG. 14 is a block diagram showing the electrical configuration of the main part of the data receiving apparatus according to the third embodiment of the present invention. Elements common to those in FIG. It is attached.
  • the amplifier 41 in FIG. 11 is omitted, and the multilevel determination circuits 81 A, 83 with offset cancellation are used instead of the multilevel determination circuits 81, 83.
  • A is provided, and an offset cancel control circuit 85 similar to the offset cancel control circuit 42 is provided.
  • Multi-level decision circuit 81 A, 83 A with offset cancellation determines the value of duo'binary data dat by sampling duo'binary data dat based on reference voltages Vref +, Vref- , V is output.
  • the multi-value determination circuits 81 A and 83A are configured to be able to cancel the offset of the determination signals u and v, and the duo'binary data dat is composed of differential data and is subjected to multi-value determination.
  • the circuits 81A and 83A have two transistors for inputting the differential data, are configured by a differential amplifier that amplifies the differential data and outputs an output signal differentially, and the offset cancel cell control circuit 42 Based on the offset cancel control signals cl, c2, dl, d2 of 85, the current flowing in the output part of each transistor is controlled to cancel the offset of the judgment signals u, V.
  • the other configuration is the same as the configuration shown in FIG.
  • FIG. 15 is a circuit diagram showing an electrical configuration of the multi-value determination circuit 81 A with offset cancellation in FIG. 14. Elements common to the elements in FIG. 12 showing the second embodiment are shown in FIG. Common symbols are attached.
  • the multi-value determination circuit 81 A with offset cancel the multi-value determination circuit 81 shown in FIG. 99 is added.
  • the multi-level determination circuit 83A is also configured to cancel the offset of the determination signal V based on the offset cancellation control signals dl and d2.
  • the other configuration is the same as the configuration shown in FIG.
  • FIG. 16 is a block diagram showing an electrical configuration of a data receiving apparatus having a configuration in which the data receiving apparatus shown in FIG. 14 is parallelized.
  • sampling latches 101 and 102 in addition to the configuration of the data receiving apparatus shown in FIG. 14, sampling latches 101 and 102, an inverter 103, and flip-flops 104, 105, 106, and 107 are provided.
  • a decoder 45A is provided.
  • the inverter 103 inverts the clock signal CLK and outputs the clock signal CLKB.
  • the sampling latches 101 and 102 latch the determination signals u and v from the multi-level determination circuits 81A and 83A in synchronization with the clock signal CLKB, and output the determination signals e and f as latch signals.
  • the flip-flops 104, 105, 106, and 107 send the determination signals a, b, e, and f to the decoder 45A in synchronization with the clock signal CLK.
  • the decoder 45A restores the originally transmitted transmission data by decoding the determination signals a, b, e, and f.
  • FIG. 17 is a time chart for explaining the operation of the data receiving apparatus shown in FIG.
  • the operation speed is halved by using two clock signals, clock signals CLK and CLKB, as shown in FIG.
  • the offset cancel mechanism is provided in the two multi-value determination circuits 81A and 83A, and the offset latch mechanism and the offset cancel control circuit are required.
  • the two offset cancel cell control circuits 42 and 85 have the same function.
  • the amplifier 41 in FIG. 11 is deleted, and instead of the multi-value determination circuits 81 and 83, the multi-value determination circuits 81 A, 83A with offset cancellation and Since the offset cancel control circuit 85 is provided, there is no first stage amplifier that requires two offset cancel mechanisms and two control circuits respectively, so that power consumption is reduced.
  • the multilevel determination circuits 81A and 83A have differential amplifiers that amplify the duo 'binary data dat composed of differential data and output an output signal differentially, False judgments at the sampling latches 82, 84, 101, 102 are further reduced.
  • the sampling latches 82 and 84 operate in synchronization with the clock signal CLK, and the sampling latches 101 and 102 operate in synchronization with the clock signal CLKB.
  • a plurality of sampling latches that operate in synchronization with a plurality of clock signals having different phases may be added, for example, a configuration that operates in parallel with four-phase or eight-phase clock signals.
  • the number of offset cancellation mechanisms and their control circuits does not depend on the number of sampling latches, and is one in the configuration shown in FIGS. 7 and 11 and only two in the configurations shown in FIGS. 14 and 16. . As a result, high-speed operation by parallelization and reduction of the offset cancel mechanism and control circuit are realized at the same time.
  • the duo 'binary data dat, the output signal p of the amplifier 41, and the determination signals a and b are transmitted as differential data by the balanced transmission method.
  • the unbalanced transmission method may be used.
  • the present invention is generally applied to data receiving apparatuses that receive duo 'binary-transmitted data. Applicable.

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Abstract

　データ受信装置は、受信したデュオ・バイナリデータを所定の利得で増幅して出力する増幅回路４１と、増幅回路４１の出力信号のオフセットをキャンセルするオフセットキャンセル部５６、５７と、増幅回路４１の出力信号を、第１の参照電圧と第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、受信したデュオ・バイナリデータがデュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部４３、４４とを備える。

Description

明 細 書
データ受信装置及び該データ受信装置を備える半導体集積回路 技術分野
[0001] この発明は、データ受信装置及び該データ受信装置を備えた半導体集積回路に 係り、たとえば、ケーブルやボード上の電気配線を介して電気信号を送受信する伝 送装置などに設けられ、特に、デュオ'バイナリ（Duobinary)伝送されたデータを受信 する場合に用いられることが好適なデータ受信装置及び該データ受信装置を備えた 半導体集積回路に関する。 背景技術
[0002] 半導体集積回路の微細化に伴い、近年では、半導体チップの動作速度の向上や 集積度の向上による機能の向上などが進んでいる。このような半導体チップの性能の 向上に伴い、複数のチップの間でやり取りされるデータ量も増加している。データ量 の増加は、信号数を増加させるか、信号を高速化することで得られる。しカゝしながら、 データ量の増加に対応するために信号数を増加させる場合、信号を集積回路力 取 り出すパッド領域の増加や、基板上の電気配線やケーブルなどの伝送路の増加が 発生する。このため、データ量の増加への対応策としては、信号の伝送速度の高速 化が効率的である。
[0003] ところが、信号の伝送速度を高速にすると、伝送路の表皮効果や誘電損失などによ り、信号減衰や、減衰した信号波形が隣のビットに影響を与える符号間干渉などが発 生するため、実際には、伝送速度の高速ィ匕は困難である。このため、信号減衰による 信号振幅の減少や、符号間干渉の増加による信号タイミングの劣化を抑制する目的 で、デュオ ·バイナリ伝送が行われるようになってきている。デュオ'バイナリ伝送では 、隣り合うビットの干渉を許容することで、信号減衰の量が抑制され、符号間干渉によ るタイミング劣化も抑制される。
[0004] 図 1は、デュオ ·バイナリ伝送された受信データの波形図である。
[0005] デュオ'バイナリ伝送では、送信側から送信されるデータ、特に直前に送信された データに依存して、現在の受信データが変化する。たとえば、直前に送信されたデ ータが" 0"の場合、現在送信されているデータが" 0"であれば受信データは" 0"とな り、現在送信されているデータ力 1"であれば受信データは" 1"となる。一方、直前に 送信されたデータが" 1"の場合、現在送信されて!、るデータが" 0"であれば受信デ ータは" 1"となり、現在送信されているデータ力 1"であれば受信データは" 2"となる
[0006] 従って、デュオ ·バイナリ伝送では、図 1に示すように、データ受信装置が受け取る データは、 "0" (低レベル）、 "1" (中間レベル）、 "2" (高レベル）からなる 3値データと なり、同データ受信装置は、これらの 3値のデータを判別する必要がある。 "0"、 "1" 及び" 2"の 3値データは、第 1のアイ開口部と第 2のアイ開口部にて判定される。第 1 のアイ開口部では" 0"及び" 1"が判定され、第 2のアイ開口部で "1 "及び" 2"が判定 される。この場合、第 1のアイ開口部では、低電圧の参照電圧 Vref- が用いられ、第 2のアイ開口部では高電圧の参照電圧 Vref+ が用いられて、デュオ'バイナリデータ の 3値信号が判定される。
[0007] 図 2は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置の電気的構 成を示すブロック図である。
[0008] このデータ受信装置は、多値判定付きサンプリングラッチ 1, 2と、オフセットキャンセ ル制御回路 3, 4と、デコーダ 5とから構成されている。多値判定付きサンプリングラッ チ 1, 2は、参照電圧 Vref+ , Vref- を基準として、図示しない送信機から送信された デュオ.バイナリデータ datのレベルの高低を、クロック信号 CLKに同期して判定する 。特に、多値判定付きサンプリングラッチ 1は、図 1中の第 2のアイ開口部のデータを 判定して判定信号 aを出力し、多値判定付きサンプリングラッチ 2が、第 1のアイ開口 部のデータを判定して判定信号 bを出力する。オフセットキャンセル制御回路 3は、ォ フセットキャンセル制御信号 cl, c2を多値判定付きサンプリングラッチ 1へ送出する。 オフセットキャンセル制御回路 4は、オフセットキャンセル制御信号 dl, d2を多値判 定付きサンプリングラッチ 2へ送出する。デコーダ 5は、判定信号 a, bをデコードする ことにより、本来送られてくる送信データを復元する。
[0009] 図 3は、図 2中の多値判定付きサンプリングラッチ 1の電気的構成を示す回路図で ある。 [0010] 多値判定付きサンプリングラッチ 1は、図 3に示すように、 pチャネル型 MOSFET( 以下、「pMOS」と! /、う） 11, 12, 13, 14, 15, 16, 17と、 ηチヤネノレ型 MOSFET( 以下、「nMOS」と! /、う） 18, 19, 20, 21, 22, 23, 24と、オフセットキャンセノレ 25, 2 6とから構成されている。多値判定付きサンプリングラッチ 1では、デュオ'バイナリデ ータ datとして、差動データである入力データ DIN, DINBが入力され、クロック信号 CLKが入力されたときの参照電圧 Vref+ , Vref- と入力データ DIN, DINBとの電 圧の比較結果に基づいて、同デュオ ·バイナリデータ datのアイ開口部が判定され、 受信データが判定される。なお、多値判定付きサンプリングラッチ 2も、同様の構成に なっているが、参照電圧 Vref+ は nMOS22のゲートに印加され、参照電圧 Vref- 力 ¾MOS23のゲートに印加されるようになっている。
[0011] し力しながら、送信データが高速化されると、伝送路での信号減衰が大きくなり、デ ータ受信装置に入力されるデュオ'バイナリデータ datのアイ開口部が小さくなる。加 えて、信号減衰は伝送路が長くなると大きくなり、信号速度が高速化すると伝送距離 が一定であっても信号減衰は大きくなる。このため、多値判定付きサンプリングラッチ 1, 2のデータ入力に用いられている 2つの nMOS20, 21の閾値電圧のばらつきに 起因して、微小なアイ開口部を有するデータが正確に判定されなくなり、誤判定が多 くなる。さらに、 MOSトランジスタのばらつきは、高速動作に必要な素子の微細化に 伴って大きくなる。従って、信号の高速伝送を行うためには、信号速度の高速化によ る信号減衰、信号伝送路の長距離化による信号減衰、及び MOSトランジスタ (nMO S20, 21)の動作の高速化を目指した微細化に伴う閾値電圧のばらつきなどを解決 する必要がある。
[0012] そこで、差動対トランジスタである nMOS20, 21の閾値電圧のばらつきに起因した オフセットをキャンセルするために、オフセットキャンセル 25, 26を用いて nMOS20 , 21のドレイン電流が制御される。すなわち、オフセットキャンセル 25は、オフセットキ ヤンセル制御回路 3からのオフセットキャンセル制御信号 clにより nMOS20のドレイ ン電流を制御し、オフセットキャンセル 26は、オフセットキャンセル制御信号 c2により nMOS21のドレイン電流を制御する。これにより、 nMOS20, 21の閾値電圧のばら つきに起因したオフセットがキャンセルされる。また、図 2中の多値判定付きサンプリ ングラッチ 2も多値判定付きサンプリングラッチ 1と同様の構成である。多値判定付き サンプリングラッチ 2内のオフセットキャンセル 25は、オフセットキャンセル制御回路 4 力ものオフセットキャンセル制御信号 dlにより nMOS20のドレイン電流を制御する。 多値判定付きサンプリングラッチ 2内のオフセットキャンセル 26は、オフセットキャンセ ル制御回路 4からのオフセットキャンセル制御信号 d2により nMOS21のドレイン電流 を制御する。このため、多値判定付きサンプリングラッチ 2の nMOS20, 21の閾値電 圧のばらつきに起因したオフセットがキャンセルされる。
[0013] 図 4は、図 2に示したデータ受信装置の動作を説明するタイムチャートである。図 4 では、第 1のアイ開口部が Bl, B2,…で示され、第 2のアイ開口部が Al, A2,…で 示されている。このデータ受信装置では、送信データレートと同じ周波数のクロック信 号が必要となる。たとえば、送信データレートが lOGbZsであれば、クロック信号 CL Kとして 10GHzが必要となる。そして、クロック信号 CLKの立上がりのタイミングで第 1及び第 2のアイ開口部が 2つの多値判定付きサンプリングラッチ 1, 2で判定され、 判定信号 a, bが出力される。判定信号 a, bは、デコーダ 5でデコードされ、送信デー タが復元される。
[0014] ここで、データ受信装置をさらに高速に動作させる方式として、判定に用いるタイミ ングを 1つのクロック信号力 得るのではなぐ多数のクロック信号力 得る並列化方 式が知られている。図 5は、並列化方式のデータ受信装置の電気的構成を示すプロ ック図であり、図 2中の要素と共通の要素には共通の符号が付されている。このデー タ受信装置では、図 2に示したデータ受信装置の構成に加え、多値判定付きサンプ リングラッチ 31, 32と、オフセットキャンセル制御回路 33, 34と、インバータ 35と、フリ ップフロップ 36, 37, 38, 39が設けられ、図 2中のデコーダ 5に代えてデコーダ 5Aが 設けられている。
[0015] 図 6は、図 5に示したデータ受信装置の動作を説明するタイムチャートである。
[0016] このデータ受信装置では、図 6に示すように、送信データレートの半分の速度の 2 つのクロック信号 CLK, CLKBが用いられ、同クロック信号 CLK, CLKBの位相は 0 度及び 180度となっている。そして、多値判定付きサンプリングラッチ 1, 2にて、クロッ ク信号 CLKの立上がりのタイミングでデュオ.バイナリデータ datが判定されると共に 、多値判定付きサンプリングラッチ 31, 32にて、クロック信号 CLKBの立上がりのタイ ミングでデュオ'バイナリデータ datが判定され、判定信号 a, b, e, fが出力される。判 定信号 a, b, e, fiま、フリップフロップ 36, 38, 37, 39【こよりクロック信号 C K【こ同期 してデコーダ 5Aに送出され、デコーダ 5Aで送信データが復元される。
[0017] このように多位相の多数のクロック信号を用いてデータ受信装置を動作させると、ク ロック信号や多値判定付きサンプリングラッチの動作速度が抑えられると共に、デー タ受信装置の高速動作が可能になる。ところが、データ受信装置の動作速度が抑制 されても、伝送されてくる受信データの速度は変わらないため、受信データの高速ィ匕 や長距離伝送に伴って同受信データのアイ開口部が小さくなり、多値判定付きサン プリングラッチ 1, 2, 31, 32の MOSトランジスタの閾値電圧のばらつきに起因した誤 動作を防ぐことはできない。このため、 MOSトランジスタの閾値電圧のばらつきへの 対策として、オフセットキャンセル機能 (すなわち、オフセットキャンセル制御回路）は 不可欠である。
[0018] そして、そのオフセットキャンセノレ機能は、各多値判定付きサンプリングラッチ毎に 必要であり、データ受信装置中の回路の並列化に応じて多値判定付きサンプリング ラッチの数が増加し、この増加に応じてオフセットキャンセル制御回路の数も増加す る。さらに、クロック信号を 4相クロックや 8相クロックなどとして並列化を推進すると、デ ータ受信装置の動作速度はさらに低減され、高速動作が可能になる。し力しながら、 並列化することで、多値判定付きサンプリングラッチの数が増カロ、すなわち、受信デ ータが入力される差動対トランジスタの数が増加し、これらのトランジスタの特性のば らっきを補正するオフセットキャンセル制御回路も増加する。
[0019] 上記のデータ受信装置の他、従来、この種の技術としては、たとえば、次のような文 献に記載されたものがある。
[0020] 特許文献 1に記載された AZD変換器は、電圧比較回路に対して独立にオフセット を検出し、それに応じたキャンセル信号を発生するオフセットキャンセル回路を備え ている。電圧比較回路は、信号電圧とリファレンス電圧とを比較し、電圧比較回路の 入力のオフセットを相殺するための逆オフセットをオフセットキャンセル信号に基づい てオフセットに加算する。リファレンス電圧は分圧回路で生成される。スィッチ回路は 、オフセット検出期間に各電圧比較回路のリファレンス電圧入力端子及び信号電圧 入力端子に向けて信号電圧を供給し、電圧比較回路は、その入力オフセットに応じ た比較結果を出力する。オフセットキャンセル回路は、その比較結果に基づいてオフ セットキャンセル信号を生成する。
[0021] 特許文献 2に記載された差動増幅器では、差動対のドレインに相補電流を注入し てオフセットをキャンセルする電流源が設けられて 、る。
[0022] 特許文献 3に記載された多値識別回路では、入力多値信号がオフセット調節機能 付直流増幅器で増幅される。この増幅出力が AZD変換器で識別されて少なくとも ( N + 2)ビットで出力される。
[0023] 特許文献 4に記載されたデュオバイナリ AM 'PSK復調回路では、ベースバンド信 号の 3値の判定を行う 2つの比較回路と、 2値の判定を行う 1つの比較回路とが設けら れている。 3値をとるのは、ある特定のパターンのときであることを利用し、これを一致 検出回路が検出し、それ以外の大部分のときは、 2値の判定を行う比較回路の出力 に切り替えることにより、サンプリングクロックのジッタ、波形歪み、雑音などによる判定 誤り率が軽減される。
特許文献 1 :特開 2000— 165241号公報
特許文献 2：特開平 09— 130172号公報
特許文献 3：特公平 06 -Oi l 122号公報
特許文献 4：特公平 06— 091560号公報
発明の開示
発明が解決しょうとする課題
[0024] し力しながら、上記従来のデータ受信装置では、次のような問題点があった。
[0025] すなわち、デュオ'バイナリ伝送では、高速化の阻害要因となる信号減衰や符号間 干渉によるタイミング劣化を抑制することが可能であるが、高速ィ匕ゃ伝送距離の長距 離ィ匕に伴ってアイ開口部が減少する。この減少したアイ開口部を正確に受信するた めに、図 2のデータ受信装置では、入力側の差動対トランジスタの間の閾値電圧の ばらつきに起因したオフセットをキャンセルする機構が必要となる。デュオ ·バイナリ伝 送の場合、第 1のアイ開口部と第 2のアイ開口部とを判定する必要があるため、デー タ受信装置は 2つの多値判定付きサンプリングラッチを必要とし、これに伴って、オフ セットキャンセル機構も 2つ、オフセットキャンセル機構を制御する制御回路も 2っ必 要となる。さらに、データ受信装置を高速動作させるために、複数の同データ受信回 路を並列化し、クロック信号やサンプリングラッチの動作を低速化すると、並列化した 分だけオフセットキャンセル機構が増加し、これらを制御するオフセットキャンセル制 御回路も増加する。このため、回路規模が大きくなると共に、消費電力が増加すると いう問題点がある。
[0026] また、特許文献 1に記載された AZD変翻は、デュオ'バイナリデータを入力する ものではないため、この発明とは構成や目的が異なり、上記の問題点は、改善されな い。
[0027] 特許文献 2に記載された差動増幅器では、差動対のドレインに相補電流が注入さ れるようになって 、るので、この発明に用いられる差動増幅器とハード構成が類似し ているが、デュオ ·バイナリデータを入力するものではないため、この発明とは構成や 目的が異なり、上記の問題点は、改善されない。
[0028] 特許文献 3に記載された多値識別回路では、オフセット調節機能付直流増幅器が 設けられて 、るので、この発明に用いられる差動増幅器とハード構成が類似して 、る 1S デュオ'バイナリデータを入力するものではないため、この発明とは構成や目的が 異なり、上記の問題点は、改善されない。
[0029] 特許文献 4に記載されたデュオバイナリ AM 'PSK復調回路は、サンプリングクロッ クのジッタ、波形歪み、雑音などによる判定誤り率を軽減するものであるため、この発 明とは構成や目的が異なり、上記の問題点は、改善されない。
[0030] この発明は、上述の事情に鑑みてなされたもので、回路規模及び消費電力が低減 されるデータ受信装置及び該データ受信装置を備えた半導体集積回路を提供する ことを目的としている。
課題を解決するための手段
[0031] 上記課題を解決するために、請求項 1記載の発明は、デュオ'バイナリデータを受 信するデータ受信装置に係り、受信した前記デュオ'バイナリデータを所定の利得で 増幅して出力する増幅回路と、該増幅回路の出力信号のオフセットをキャンセルする オフセットキャンセル部と、前記増幅回路の出力信号を、第 1の参照電圧と前記第 1 の参照電圧より低レベルの第 2の参照電圧とに基づいてサンプリングすることにより、 前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータを構成する 3値の うちのいずれの値であるかを判定するデータ判定部とを備えてなることを特徴として いる。
[0032] 請求項 2記載の発明は、請求項 1記載のデータ受信装置に係り、前記デュオ'バイ ナリデータは、差動データで構成され、前記増幅回路は、前記差動データを入力す る 2つのトランジスタを有し、該差動データを増幅して出力信号を差動で出力する差 動増幅器で構成され、前記オフセットキャンセル部は、前記各トランジスタの出力部 に流れる電流を制御することにより、前記出力信号のオフセットをキャンセルする構成 とされて 、ることを特徴として！/、る。
[0033] 請求項 3記載の発明は、請求項 2記載のデータ受信装置に係り、前記データ判定 部は、前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプ リングすることにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデ ータを構成する 3値のうちの高レベル又は中間レベルであることを判定する第 1の多 値判定回路と、該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリ ングラッチと、前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づい てサンプリングすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バ イナリデータを構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサ ンプリングラッチとから構成されて 、ることを特徴として！/、る。
[0034] 請求項 4記載の発明は、デュオ'バイナリデータを受信するデータ受信装置に係り、 前記受信したデュオ'バイナリデータを、第 1の参照電圧と前記第 1の参照電圧より低 レベルの第 2の参照電圧とに基づいてサンプリングすることにより、前記受信したデュ ォ.バイナリデータが前記デュオ ·バイナリデータを構成する 3値のうちのいずれの値 であるかを判定するデータ判定部を備え、該データ判定部は、前記受信したデュオ' ノイナリデータを、前記第 1の参照電圧に基づいてサンプリングすることにより、前記 受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータを構成する 3値のうち の高レベル又は中間レベルであるかを判定する第 1の多値判定回路と、該第 1の多 値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、前記受信した デュオ'バイナリデータを、前記第 2の参照電圧に基づいてサンプリングすることによ り、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成する 3値 のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、該第 2 の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチとから構成さ れて 、ることを特徴として！/、る。
[0035] 請求項 5記載の発明は、請求項 4記載のデータ受信装置に係り、前記第 1の多値 判定回路は、自回路の前記第 1の判定信号のオフセットをキャンセルする第 1のオフ セットキャンセル部を含み、前記第 2の多値判定回路は、自回路の前記第 2の判定信 号のオフセットをキャンセルする第 2のオフセットキャンセル部を含むことを特徴として いる。
[0036] 請求項 6記載の発明は、請求項 4又は 5記載のデータ受信装置に係り、前記デュオ
'バイナリデータは、差動データで構成され、前記第 1及び第 2の多値判定回路は、 それぞれ、前記差動データを入力する 2つのトランジスタを有し、前記差動データを 増幅して出力信号を差動で出力する差動増幅器を有し、前記第 1及び第 2のオフセ ットキャンセル部は、それぞれ、前記各差動増幅器の前記各トランジスタの出力部に 流れる電流を制御することにより、前記第 1及び第 2の判定信号のオフセットをキャン セルする構成とされて 、ることを特徴として 、る。
[0037] 請求項 7記載の発明は、請求項 6記載のデータ受信装置に係り、前記データ判定 部は、前記受信したデュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づ V、てサンプリングすることにより、前記受信したデュオ ·バイナリデータが前記デュオ · バイナリデータを構成する 3値のうちの高レベル又は中間レベルであるかを判定する 第 1の多値判定回路と、該第 1の多値判定回路の第 1の判定信号をラッチする第 1の サンプリングラッチと、前記受信したデュオ'バイナリデータを、前記第 1及び第 2の参 照電圧に基づ 、てサンプリングすることにより、前記受信したデュオ ·バイナリデータ が前記デュオ'バイナリデータを構成する 3値のうちの低レベル又は中間レベルであ るかを判定する第 2の多値判定回路と、該第 2の多値判定回路の第 2の判定信号を ラッチする第 2のサンプリングラッチとから構成されて 、ることを特徴として！/、る。
[0038] 請求項 8記載の発明は、請求項 4、 5、 6又は 7記載のデータ受信装置に係り、前記 第 1のサンプリングラッチは、前記第 1の判定信号を、位相の異なる複数のクロック信 号に同期してそれぞれラッチする複数のラッチ回路で構成され、前記第 2のサンプリ ングラッチは、前記第 2の判定信号を、前記複数のクロック信号に同期してそれぞれ ラッチする複数のラッチ回路で構成されて 、ることを特徴として 、る。
[0039] 請求項 9記載の発明は、半導体集積回路に係り、請求項 1乃至 8のいずれか一に 記載のデータ受信装置を備えることを特徴として 、る。
発明の効果
[0040] この発明の構成によれば、デュオ'バイナリデータを増幅回路で増幅した出力信号 がデータ判定部でサンプリングされることにより判定されるので、データ判定部におけ る誤判定が低減される。また、増幅回路が、自回路の前記出力信号のオフセットをキ ヤンセル可能な構成とされた場合、データ判定部における誤判定がより低減される。 また、増幅回路の出力信号のオフセットをキャンセルする構成は 1つのみで良いため
、当該データ受信装置を半導体集積回路中に組み込んだとき、同半導体集積回路 中のオフセットキャンセル機構及び制御回路の占有する面積が小さくて済み、消費 電力も低減できる。
[0041] また、データ判定部は、第 1の多値判定回路と、第 1のサンプリングラッチと、第 2の 多値判定回路と、第 2のサンプリングラッチとから構成されているので、第 1及び第 2 の多値判定回路の動作速度を向上させることができる。また、データ判定部は、デュ ォ 'バイナリデータを、第 1の参照電圧 (又は、第 1及び第 2の参照電圧)を用いてサ ンプリングすることにより、そのデュオ'バイナリデータが高レベル又は中間レベルで あるかを判定する第 1の多値判定回路と、同第 1の多値判定回路の第 1の判定信号 をラッチする第 1のサンプリングラッチと、同デュオ'バイナリデータを、第 2の参照電 圧 (又は、第 1及び第 2の参照電圧)を用いてサンプリングすることにより、そのデュオ •バイナリデータが低レベル又は中間レベルであるかを判定する第 2の多値判定回路 と、同第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと 力 構成されているので、オフセットをキャンセルする構成が 2つ必要となる力 増幅 回路がないため、消費電力を低減できる。また、増幅回路は、差動データで構成され たデュオ'バイナリデータを増幅して出力信号を差動で出力する差動増幅器で構成 されているので、各部の信号のノイズや歪が低減され、データ判定部における誤判 定をより低減できる。第 1及び第 2の多値判定回路は、差動データで構成されたデュ ォ 'バイナリデータを増幅して出力信号を差動で出力する差動増幅器を有しているの で、データ判定部における誤判定をより低減できる。
図面の簡単な説明
[図 1]図 1は、デュオ ·バイナリ伝送された受信データの波形図である。
[図 2]図 2は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置の電気的 構成を示すブロック図である。
[図 3]図 3は、図 2中の多値判定付きサンプリングラッチ 1の電気的構成を示す回路図 ある。
[図 4]図 4は、図 2に示したデータ受信装置の動作を説明するタイムチャートである。
[図 5]図 5は、並列化方式のデータ受信装置の電気的構成を示すブロック図である。
[図 6]図 6は、図 5に示したデータ受信装置の動作を説明するタイムチャートである。
[図 7]図 7は、この発明の第 1の実施例であるデータ受信装置の要部の電気的構成を 示すブロック図である。
[図 8]図 8は、図 7中のアンプ 41の電気的構成を示す回路図である。
[図 9]図 9は、図 7中の多値判定付きサンプリングラッチ 43の電気的構成を示す回路 図である。
[図 10]図 10は、図 7に示したデータ受信装置の動作を説明するための各部の信号の タイムチャートである。
[図 11]図 11は、この発明の第 2の実施例であるデータ受信装置の要部の電気的構 成を示すブロック図である。
[図 12]図 12は、図 11中の多値判定回路 81の電気的構成を示す回路図である。
[図 13]図 13は、図 11中のサンプリングラッチ 82の電気的構成を示す回路図である。
[図 14]図 14は、この発明の第 3の実施例であるデータ受信装置の要部の電気的構 成を示すブロック図である。 [図 15]図 15は、図 14中のオフセットキャンセル付き多値判定回路 81Aの電気的構 成を示す回路図である。
[図 16]図 16は、図 14に示したデータ受信装置を並列化した構成のデータ受信装置 の電気的構成を示すブロック図である。
[図 17]図 17は、図 16に示したデータ受信装置の動作を説明するタイムチャートであ る。
符号の説明
[0043] 41 アンプ（増幅回路）
42, 85 オフセットキャンセル制御回路 (データ受信装置の一部）
43, 44 多値判定付きサンプリングラッチ (データ判定部）
45, 45A デコーダ (データ受信装置の一部）
51, 52 nMOS (増幅回路の一部）
53, 54 抵抗 (増幅回路の一部）
55 nMOS (増幅回路の一部）
56, 57, 98, 99 オフセットキャンセル（増幅回路の一部）
81, 83 多値判定回路 (データ判定部）
81A, 83A オフセットキャンセル付き多値判定回路 (データ判定部） 82, 84, 101, 102 サンプリングラッチ（ラッチ回路）
発明を実施するための最良の形態
[0044] 本発明の一実施形態は、デュオ'バイナリデータをアンプで増幅した出力信号が多 値判定付きサンプリングラッチでサンプリングされることにより、デュオ ·バイナリデータ の値が判定され、また、多値判定及びオフセットキャンセルを同一の回路で行うオフ セットキャンセル付き多値判定回路が設けられているデータ受信装置及び該データ 受信装置を備えた半導体集積回路である。
実施例 1
[0045] 図 7は、この発明の第 1の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図である。
[0046] この例のデータ受信装置は、同図に示すように、アンプ 41と、オフセットキャンセル 制御回路 42と、多値判定付きサンプリングラッチ 43, 44と、デコーダ 45とから構成さ れている。アンプ 41は、図示しない送信機から送信されたデュオ'バイナリデータ dat を受信して所定の利得で増幅して出力信号 pを生成する。デュオ'バイナリデータ dat は、高レベル（"2")、低レベル（"0")及び中間レベル（"1")からなる 3値データを有 している。
[0047] また、アンプ 41は、出力信号 pのオフセットをキャンセル可能な構成とされ、特に、こ の実施例では、デュオ'バイナリデータ datは、差動データで構成され、アンプ 41は、 この差動データを入力する 2つのトランジスタを有し、同差動データを増幅して出力 信号 Pを差動で出力する差動増幅器で構成され、かつ、オフセットキャンセル制御回 路 42からのオフセットキャンセル制御信号 cl, c2に基づいて、同各トランジスタの出 力部に流れる電流を制御することにより、出力信号 pのオフセットをキャンセルする。 また、アンプ 41の受信するデータがデュオ.バイナリデータであるため、アンプ 41の 動作周波数帯域は、送信データレートの 2Z3の周波数帯域で良い。たとえば、送信 データレートが lOGbpsの場合、通常の 2値データであれば、アンプ 41は lOGbpsデ ータのシンボルレートである 5GHzの周波数帯域を必要とする力 デュオ'バイナリデ ータの場合、アンプ 41は、 5GHzの 2Z3である 3. 3GHz程度の周波数帯域を有し ていれば良い。このため、通常、動作速度の高いサンプリングラッチの手前に同サン プリングラッチに比べて動作速度が遅いアンプを設けると、受信装置の高速動作を制 限する要因となるのに対して、デュオ'バイナリ伝送の場合では、アンプ 41を設けても 、動作速度の低下が生じない。
[0048] 多値判定付きサンプリングラッチ 43は、アンプ 41の出力信号 pを、中間レベル及び 高レベルを判別するための比較的高レベルの参照電圧 Vref+に基づいてサンプリン グすることにより、出力信号 pのデータを判定して判定信号 aを差動で出力する。多値 判定付きサンプリングラッチ 44は、アンプ 41の出力信号 pを、中間レベル及び低レべ ルを判別するための比較的低レベルの参照電圧 Vref-に基づいてサンプリングするこ と〖こより、出力信号 pのデータを判定して判定信号 bを差動で出力する。なお、 Vref- は、 Vref+より電圧レベルが低い。デコーダ 45は、判定信号 a, bをデコードすることに より、本来送られてくる送信データを復元する。また、このデータ受信装置は、半導体 集積回路中に備えられて 、る。
[0049] 図 8は、図 7中のアンプ 41の電気的構成を示す回路図である。
[0050] アンプ 41は、図 8に示すように、 HMOS51, 52と、抵抗 53, 54と、 nMOS55と、才 フセットキャンセル 56, 57とから構成されている。 nMOS51, 52は、デュオ'バイナリ データ datの差動データを入力する。 nMOS55は、ゲート電極に電流源バイアスが 掛けられ、定電流回路として動作する。オフセットキャンセル 56, 57は、たとえば MO Sトランジスタのソースホロアなどによる可変抵抗部で構成され、オフセットキャンセル 制御回路 42からのオフセットキャンセル制御信号 cl, c2に基づいて電流を制御する
[0051] アンプ 41では、オフセットキャンセル制御回路 42からのオフセットキャンセル制御 信号 clに基づいてオフセットキャンセル 56を流れる電流が制御され、また、オフセッ トキヤンセル制御回路 42からのオフセットキャンセル制御信号 c2に基づいてオフセッ トキヤンセル 57を流れる電流が制御される。そして、 nMOS51のドレイン電流にオフ セットキャンセル 56の電流が加算されることにより nMOS51の出力部に流れる電流 が制御されると共に、 nMOS52のドレイン電流にオフセットキャンセル 57の電流が加 算されることにより nMOS52の出力部に流れる電流が制御され、 nMOS51, 52の 閾値電圧のばらつきなどに起因するオフセットがキャンセルされた差動の出力信号 p が端子 OUT, OUTBから出力される。
[0052] 図 9は、図 7中の多値判定付きサンプリングラッチ 43の電気的構成を示す回路図で ある。
[0053] 多値半 U定付さサンプリングラッチ 43ίま、図 9【こ示すよう【こ、 pMOS61, 62, 63, 64 , 65, 66, 67と、 nMOS68, 69, 70, 71, 72, 73, 74と力ら構成されて!ヽる。多値 判定付きサンプリングラッチ 43は、クロック CLKが入力されたとき、アンプ 41の差動 の出力信号 pと参照電圧 Vref+ , Vref- との微小な大小関係を判定する。すなわち 、クロック CLKが低レベル（"L"、ほぼ電源電位 Veeのレベル）のとき、 nMOS74がォ フ状態になると共に、 PMOS61, 62, 66, 67がオン状態となることによって、端子 O UT, OUTB及びノード X, Yが電源電位 Vccのレベルにプリチャージされる。つまり、 クロック CLKが低レベルのとき、 V(X) =V(Y) =H、及び、 V (OUT) =V (OUTB) =Hの状態となる。
[0054] このプリチャージされている状態で、データ対 (差動の出力信号 pZ参照電圧 Vref+
, Vref- )に差があるときにクロック CLKが高レベル（"H"、ほぼ電源電位 Vccのレ ベル）になると、ノード XZYの電位の下がり方に差分が生じる。そして、 PMOS63, 6 4, 65と nMOS68, 69とで構成されるラッチ力 この差分を最終的に V (OUT) =H 、かつ V(OUTB) =L、又は、 V (OUT) =L、かつ V (OUTB) =Hの状態にまで増 大させる。なお、多値判定付きサンプリングラッチ 44も、同様の構成になっているが、 参照電圧 Vref+ は nMOS72のゲートに印加され、参照電圧 Vref- 力 MOS73の ゲートに印加されるようになって!/、る。
[0055] 図 10は、図 7に示したデータ受信装置の動作を説明するための各部の信号のタイ ムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。
[0056] この図を参照して、この例のデータ受信装置の動作について説明する。
[0057] このデータ受信装置では、送信されたデュオ ·バイナリデータ datがアンプ 41で増 幅され、出力信号 pが出力される。出力信号 pは、図 10に示すように、従来の図 1中 の第 1のアイ開口部 Bl, B2,…、及び第 2のアイ開口部 Al, A2,…が増幅されたも のとして表示される。また、オフセットキャンセル制御回路 42からのオフセットキャンセ ル制御信号 cl, c2に基づいて、アンプ 41の出力信号 pのオフセットがキャンセルさ れる。そして、アンプ 41の出力信号 pに関して、クロック信号 CLKの立上がりのタイミ ングで、第 1及び第 2のアイ開口部力 多値判定付きサンプリングラッチ 43, 44で参 照電圧 Vref+ , Vref- に基づいてサンプリングされることにより、出力信号 pの値が判 定され、判定信号 a, bが出力される。判定信号 a, bは、デコーダ 45でデコードされ、 本来送られてくる送信データが復元される。
[0058] 以上のように、この第 1の実施例では、デュオ'バイナリデータ datをアンプ 41で増 幅した出力信号 pが多値判定付きサンプリングラッチ 43, 44でサンプリングされること により、出力信号 pのデータが判定されるので、多値判定付きサンプリングラッチ 43, 44の特性にばらつきがあっても、誤判定が低減される。また、アンプ 41では、オフセ ットキャンセル制御回路 42のオフセットキャンセル制御信号 cl, c2に基づいて、出力 信号 pのオフセットがキャンセルされるので、多値判定付きサンプリングラッチ 43, 44 における誤判定がより低減される。また、オフセットキャンセル制御回路 42も、 1つの みで良い。このため、このデータ受信装置を半導体集積回路中に組み込んだとき、 同半導体集積回路中のオフセットキャンセル機構及び制御回路の占有する面積が 小さくて済み、消費電力も低く抑えられる。また、アンプ 41は、差動データで構成され たデュオ'バイナリデータ datを増幅して出力信号 pを差動で出力する差動増幅器で 構成されているので、各部の信号のノイズや歪が低減され、多値判定付きサンプリン グラッチ 43, 44における誤判定がさらに低減される。
実施例 2
[0059] 図 11は、この発明の第 2の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図であり、第 1の実施例を示す図 7中の要素と共通の要素には共通の符号 が付されている。
[0060] この例のデータ受信装置では、図 11に示すように、図 7中の多値判定付きサンプリ ングラッチ 43, 44に代えて、多値判定回路 81, 83及びサンプリングラッチ 82, 84が 設けられている。多値判定回路 81は、アンプ 41の出力信号 pを、参照電圧 Vref+に 基づいてサンプリングすることにより、出力信号 pのデータを判定して判定信号 uを出 力する。サンプリングラッチ 82は、判定信号 uをクロック信号 CLKに同期してラッチし て判定信号 aとして出力する。多値判定回路 83は、アンプ 41の出力信号 pを、参照 電圧 Vref-に基づ 、てサンプリングすることにより、出力信号 pのデータを判定して判 定信号 Vを出力する。サンプリングラッチ 84は、判定信号 Vをクロック信号 CLKに同期 してラッチして判定信号 bとして出力する。他は、図 7に示した構成と同様の構成であ る。
[0061] 図 12は、図 11中の多値判定回路 81の電気的構成を示す回路図である。
[0062] この多値半 IJ定回路 81は、図 12に示すように、 nMOS91, 92と、抵抗 93, 94と、 n
MOS95, 96, 97と力も構成されている。なお、多値判定回路 83も、同様の構成に なっているが、参照電圧 Vref+ は nMOS96のゲートに印加され、参照電圧 Vref- 力 ¾MOS97のゲートに印加されるようになっている。
[0063] 図 13は、図 11中のサンプリングラッチ 82の電気的構成を示す回路図であり、第 1 の実施例を示す図 9中の要素と共通の要素には共通の符号が付されている。 [0064] このサンプリングラッチ 82では、図 13に示すように、図 9中の nMOS72, 73が削除 された構成となっている。他は、図 9に示した構成と同様の構成である。なお、サンプ リングラッチ 84も、同様の構成である。
[0065] このデータ受信装置では、多値判定回路 81, 83からのデータ対 (差動の出力信号 pZ参照電圧 Vref+ , Vref- )に差があるとき、ノード XZYの電位に差分が生じる。 この差分が判定信号 u, Vとしてサンプリングラッチ 82, 84に送出される。そして、サン プリングラッチ 82, 84内で、 pMOS63, 64, 65と nMOS68, 69とで構成されるラッ チカ 判定信号 u, Vを、最終的に V(OUT) =H、かつ V (OUTB) =L、又は、 V (0 UT) =L、かつ V (OUTB) =Hの状態にまで増大させ、判定信号 a, bが出力される 。判定信号 a, bは、デコーダ 45でデコードされ、本来送られてくる送信データが復元 される。
[0066] 以上のように、この第 2の実施例では、図 7中の多値判定付きサンプリングラッチ 43 , 44に代えて、多値判定回路 81, 83及びサンプリングラッチ 82, 84が設けられてい るので、第 1の実施例の利点に加え、多値判定回路 81, 83の入力差動対 MOSトラ ンジスタ（nMOS91, 92)のゲインが全てデータ判定に用いられるため、多値判定回 路 81, 83の動作速度が向上する。
実施例 3
[0067] 図 14は、この発明の第 3の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図であり、図 11中の要素と共通の要素には共通の符号が付されている。
[0068] この例のデータ受信装置では、図 14に示すように、図 11中のアンプ 41が省略され 、多値判定回路 81, 83に代えて、オフセットキャンセル付き多値判定回路 81 A, 83 Aが設けられると共に、オフセットキャンセル制御回路 42と同様のオフセットキャンセ ル制御回路 85が設けられている。オフセットキャンセル付き多値判定回路 81 A, 83 Aは、デュオ'バイナリデータ datを、参照電圧 Vref+ , Vref- に基づいてサンプリン グすることにより、デュオ'バイナリデータ datの値を判定して判定信号 u, Vを出力す る。
[0069] また、多値判定回路 81 A, 83Aは、判定信号 u, vのオフセットをキャンセル可能な 構成とされ、また、デュオ'バイナリデータ datは、差動データで構成され、多値判定 回路 81A, 83Aは、この差動データを入力する 2つのトランジスタを有し、差動データ を増幅して出力信号を差動で出力する差動増幅器で構成され、かつ、オフセットキヤ ンセル制御回路 42, 85力ものオフセットキャンセル制御信号 cl, c2, dl, d2に基づ いて、同各トランジスタの出力部に流れる電流を制御することにより、判定信号 u, Vの オフセットをキャンセルする。他は、図 11に示した構成と同様の構成である。
[0070] 図 15は、図 14中のオフセットキャンセル付き多値判定回路 81 Aの電気的構成を示 す回路図であり、第 2の実施例を示す図 12中の要素と共通の要素には共通の符号 が付されている。
[0071] オフセットキャンセル付き多値判定回路 81 Aでは、図 15に示すように、図 12に示し た多値判定回路 81に、図 8中のオフセットキャンセル 56, 57と同様のオフセットキヤ ンセル 98, 99が付加されている。多値判定回路 83Aも、オフセットキャンセル制御信 号 dl, d2に基づいて判定信号 Vのオフセットをキャンセルする構成とされている。他 は、図 12に示した構成と同様の構成である。
[0072] 図 16は、図 14に示したデータ受信装置を並列化した構成のデータ受信装置の電 気的構成を示すブロック図である。
[0073] このデータ受信装置では、図 14に示したデータ受信装置の構成に加え、サンプリ ングラッチ 101, 102、インバータ 103、及びフリップフロップ 104, 105, 106, 107 が設けられ、デコーダ 45に代えて、デコーダ 45Aが設けられている。インバータ 103 は、クロック信号 CLKを反転してクロック信号 CLKBを出力する。サンプリングラッチ 1 01, 102は、多値判定回路 81A, 83Aからの判定信号 u, vをクロック信号 CLKBに 同期してラッチして判定信号 e, fとして出力する。フリップフロップ 104, 105, 106, 1 07は、判定信号 a, b, e, fをクロック信号 CLKに同期してデコーダ 45Aに送出する。 デコーダ 45Aは、判定信号 a, b, e, fをデコードすることにより、本来送られてくる送 信データを復元する。
[0074] 図 17は、図 16に示したデータ受信装置の動作を説明するタイムチャートである。
[0075] このデータ受信装置では、図 17〖こ示すよう〖こ、クロック信号 CLK, CLKBの 2つの クロック信号を用いることで、動作速度が半減する。このような並列化された構成のデ ータ受信装置では、従来は、図 5に示す構成のように、 4つの多値判定付きサンプリ ングラッチが必要となり、その結果、オフセットキャンセル機構とオフセットキャンセル 制御回路がそれぞれ 4つ必要となっていた力 この実施例では、オフセットキャンセ ル機構が 2つの多値判定回路 81A, 83Aに設けられ、その結果、 2つのオフセットキ ヤンセル制御回路 42, 85で同様の機能が得られる。
[0076] 以上のように、この第 3の実施例では、図 11中のアンプ 41が削除され、多値判定回 路 81, 83に代えて、オフセットキャンセル付き多値判定回路 81 A, 83A及びオフセ ットキャンセル制御回路 85が設けられているので、オフセットキャンセル機構と制御 回路がそれぞれ 2つずつ必要となる力 初段のアンプがないため、消費電力が低減 される。
[0077] また、多値判定回路 81 A, 83Aは、差動データで構成されたデュオ'バイナリデー タ datを増幅して出力信号を差動で出力する差動増幅器を有しているので、サンプリ ングラッチ 82, 84, 101, 102における誤判定がより低減される。
[0078] 以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例 に限られるものではなぐこの発明の要旨を逸脱しない範囲の設計の変更などがあつ ても、この発明に含まれる。
[0079] たとえば、上記第 3の実施例では、サンプリングラッチ 82, 84は、クロック信号 CLK に同期して動作し、サンプリングラッチ 101, 102は、クロック信号 CLKBに同期して 動作するが、さらに、位相の異なる複数のクロック信号に同期して動作する複数のサ ンプリングラッチを追加し、たとえば、 4相や 8相のクロック信号で並列に動作する構 成としても良い。この場合、オフセットキャンセル機構とその制御回路の数は、サンプ リングラッチの数に依存せず、図 7及び図 11に示す構成では 1つ、図 14及び図 16に 示す構成では 2つだけとなる。このため、並列化による高速動作とオフセットキャンセ ル機構と制御回路の低減が同時に実現される。また、上記各実施例では、デュオ'バ イナリデータ dat、アンプ 41の出力信号 p及び判定信号 a, bが差動データとして平衡 伝送方式により伝送されているが、不平衡伝送方式を用いても、上記実施例に準じ た作用、効果が得られる。
産業上の利用可能性
[0080] この発明は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置全般に 適用できる。

Claims

請求の範囲
[1] デュオ'バイナリデータを受信するデータ受信装置であって、
受信した前記デュオ'バイナリデータを所定の利得で増幅して出力する増幅回路と 該増幅回路の出力信号のオフセットをキャンセルするオフセットキャンセル部と、 前記増幅回路の出力信号を、第 1の参照電圧と前記第 1の参照電圧より低レベル の第 2の参照電圧とに基づ 、てサンプリングすることにより、前記受信したデュオ ·バ イナリデータが前記デュオ.バイナリデータを構成する 3値のうちのいずれの値である かを判定するデータ判定部とを備えたデータ受信装置。
[2] 前記デュオ'バイナリデータは、差動データで構成され、
前記増幅回路は、
前記差動データを入力する 2つのトランジスタを有し、該差動データを増幅して出 力信号を差動で出力する差動増幅器で構成され、
前記オフセットキャンセル部は、
前記各トランジスタの出力部に流れる電流を制御することにより、前記出力信号の オフセットをキャンセルする、請求の範囲 1記載のデータ受信装置。
[3] 前記データ判定部は、
前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの高レベル又は中間レベルであるがを判定する第 1の多値判 定回路と、
該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判 定回路と、
該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む、請求の範囲 2記載のデータ受信装置。
[4] デュオ'バイナリデータを受信するデータ受信装置であって、
前記デュオ'バイナリデータを、第 1の参照電圧と前記第 1の参照電圧より低レベル の第 2の参照電圧とに基づ 、てサンプリングすることにより、前記受信したデュオ ·バ イナリデータが前記デュオ.バイナリデータを構成する 3値のうちのいずれの値である かを判定するデータ判定部を備え、
該データ判定部は、
前記デュオ'バイナリデータを、前記第 1の参照電圧に基づいてサンプリングするこ とにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成す る 3値のうちの高レベル又は中間レベルであるかを判定する第 1の多値判定回路と、 該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記デュオ'バイナリデータを、前記第 2の参照電圧に基づいてサンプリングするこ とにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成す る 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、 該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む、データ受信装置。
[5] 前記第 1の多値判定回路は、
自回路の前記第 1の判定信号のオフセットをキャンセルする第 1のオフセットキャン セル部を含み、
前記第 2の多値判定回路は、
自回路の前記第 2の判定信号のオフセットをキャンセルする第 2のオフセットキャン セル部を含む、請求の範囲 4記載のデータ受信装置。
[6] 前記デュオ'バイナリデータは、差動データで構成され、
前記第 1及び第 2の多値判定回路は、それぞれ、前記差動データを入力する 2つ のトランジスタを有し、前記差動データを増幅して出力信号を差動で出力する差動増 幅器を有し、
前記第 1及び第 2のオフセットキャンセル部は、それぞれ、
前記各差動増幅器の前記各トランジスタの出力部に流れる電流を制御することによ り、前記第 1及び第 2の判定信号のオフセットをキャンセルする、請求の範囲 4又は 5 記載のデータ受信装置。
[7] 前記データ判定部は、
前記デュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの高レベル又は中間レベルであるがを判定する第 1の多値判 定回路と、
該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記デュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判 定回路と、
該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む請求の範囲 6記載のデータ受信装置。
[8] 前記第 1のサンプリングラッチは、
前記第 1の判定信号を、位相の異なる複数のクロック信号に同期してそれぞれラッ チする複数のラッチ回路で構成され、
前記第 2のサンプリングラッチは、
前記第 2の判定信号を、前記複数のクロック信号に同期してそれぞれラッチする複 数のラッチ回路で構成されている、請求の範囲 4、 5、 6又は 7記載のデータ受信装置
[9] 請求の範囲 1乃至 8のいずれか一に記載のデータ受信装置を備える半導体集積回 路。
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