WO2007111035A1 - データ受信装置及び該データ受信装置を備える半導体集積回路 - Google Patents

Abstract

　データ受信装置は、受信したデュオ・バイナリデータを所定の利得で増幅して出力する増幅回路４１と、増幅回路４１の出力信号のオフセットをキャンセルするオフセットキャンセル部５６、５７と、増幅回路４１の出力信号を、第１の参照電圧と第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、受信したデュオ・バイナリデータがデュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部４３、４４とを備える。

Description

明 細 書

データ受信装置及び該データ受信装置を備える半導体集積回路 技術分野

[0001] この発明は、データ受信装置及び該データ受信装置を備えた半導体集積回路に 係り、たとえば、ケーブルやボード上の電気配線を介して電気信号を送受信する伝 送装置などに設けられ、特に、デュオ'バイナリ（Duobinary)伝送されたデータを受信 する場合に用いられることが好適なデータ受信装置及び該データ受信装置を備えた 半導体集積回路に関する。 背景技術

[0002] 半導体集積回路の微細化に伴い、近年では、半導体チップの動作速度の向上や 集積度の向上による機能の向上などが進んでいる。このような半導体チップの性能の 向上に伴い、複数のチップの間でやり取りされるデータ量も増加している。データ量 の増加は、信号数を増加させるか、信号を高速化することで得られる。しカゝしながら、 データ量の増加に対応するために信号数を増加させる場合、信号を集積回路力 取 り出すパッド領域の増加や、基板上の電気配線やケーブルなどの伝送路の増加が 発生する。このため、データ量の増加への対応策としては、信号の伝送速度の高速 化が効率的である。

[0003] ところが、信号の伝送速度を高速にすると、伝送路の表皮効果や誘電損失などによ り、信号減衰や、減衰した信号波形が隣のビットに影響を与える符号間干渉などが発 生するため、実際には、伝送速度の高速ィ匕は困難である。このため、信号減衰による 信号振幅の減少や、符号間干渉の増加による信号タイミングの劣化を抑制する目的 で、デュオ ·バイナリ伝送が行われるようになってきている。デュオ'バイナリ伝送では 、隣り合うビットの干渉を許容することで、信号減衰の量が抑制され、符号間干渉によ るタイミング劣化も抑制される。

[0004] 図 1は、デュオ ·バイナリ伝送された受信データの波形図である。

[0005] デュオ'バイナリ伝送では、送信側から送信されるデータ、特に直前に送信された データに依存して、現在の受信データが変化する。たとえば、直前に送信されたデ ータが" 0"の場合、現在送信されているデータが" 0"であれば受信データは" 0"とな り、現在送信されているデータ力 1"であれば受信データは" 1"となる。一方、直前に 送信されたデータが" 1"の場合、現在送信されて!、るデータが" 0"であれば受信デ ータは" 1"となり、現在送信されているデータ力 1"であれば受信データは" 2"となる

[0006] 従って、デュオ ·バイナリ伝送では、図 1に示すように、データ受信装置が受け取る データは、 "0" (低レベル）、 "1" (中間レベル）、 "2" (高レベル）からなる 3値データと なり、同データ受信装置は、これらの 3値のデータを判別する必要がある。 "0"、 "1" 及び" 2"の 3値データは、第 1のアイ開口部と第 2のアイ開口部にて判定される。第 1 のアイ開口部では" 0"及び" 1"が判定され、第 2のアイ開口部で "1 "及び" 2"が判定 される。この場合、第 1のアイ開口部では、低電圧の参照電圧 Vref- が用いられ、第 2のアイ開口部では高電圧の参照電圧 Vref+ が用いられて、デュオ'バイナリデータ の 3値信号が判定される。

[0007] 図 2は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置の電気的構 成を示すブロック図である。

[0008] このデータ受信装置は、多値判定付きサンプリングラッチ 1, 2と、オフセットキャンセ ル制御回路 3, 4と、デコーダ 5とから構成されている。多値判定付きサンプリングラッ チ 1, 2は、参照電圧 Vref+ , Vref- を基準として、図示しない送信機から送信された デュオ.バイナリデータ datのレベルの高低を、クロック信号 CLKに同期して判定する 。特に、多値判定付きサンプリングラッチ 1は、図 1中の第 2のアイ開口部のデータを 判定して判定信号 aを出力し、多値判定付きサンプリングラッチ 2が、第 1のアイ開口 部のデータを判定して判定信号 bを出力する。オフセットキャンセル制御回路 3は、ォ フセットキャンセル制御信号 cl, c2を多値判定付きサンプリングラッチ 1へ送出する。 オフセットキャンセル制御回路 4は、オフセットキャンセル制御信号 dl, d2を多値判 定付きサンプリングラッチ 2へ送出する。デコーダ 5は、判定信号 a, bをデコードする ことにより、本来送られてくる送信データを復元する。

[0009] 図 3は、図 2中の多値判定付きサンプリングラッチ 1の電気的構成を示す回路図で ある。 [0010] 多値判定付きサンプリングラッチ 1は、図 3に示すように、 pチャネル型 MOSFET( 以下、「pMOS」と! /、う） 11, 12, 13, 14, 15, 16, 17と、 ηチヤネノレ型 MOSFET( 以下、「nMOS」と! /、う） 18, 19, 20, 21, 22, 23, 24と、オフセットキャンセノレ 25, 2 6とから構成されている。多値判定付きサンプリングラッチ 1では、デュオ'バイナリデ ータ datとして、差動データである入力データ DIN, DINBが入力され、クロック信号 CLKが入力されたときの参照電圧 Vref+ , Vref- と入力データ DIN, DINBとの電 圧の比較結果に基づいて、同デュオ ·バイナリデータ datのアイ開口部が判定され、 受信データが判定される。なお、多値判定付きサンプリングラッチ 2も、同様の構成に なっているが、参照電圧 Vref+ は nMOS22のゲートに印加され、参照電圧 Vref- 力 ¾MOS23のゲートに印加されるようになっている。

[0011] し力しながら、送信データが高速化されると、伝送路での信号減衰が大きくなり、デ ータ受信装置に入力されるデュオ'バイナリデータ datのアイ開口部が小さくなる。加 えて、信号減衰は伝送路が長くなると大きくなり、信号速度が高速化すると伝送距離 が一定であっても信号減衰は大きくなる。このため、多値判定付きサンプリングラッチ 1, 2のデータ入力に用いられている 2つの nMOS20, 21の閾値電圧のばらつきに 起因して、微小なアイ開口部を有するデータが正確に判定されなくなり、誤判定が多 くなる。さらに、 MOSトランジスタのばらつきは、高速動作に必要な素子の微細化に 伴って大きくなる。従って、信号の高速伝送を行うためには、信号速度の高速化によ る信号減衰、信号伝送路の長距離化による信号減衰、及び MOSトランジスタ (nMO S20, 21)の動作の高速化を目指した微細化に伴う閾値電圧のばらつきなどを解決 する必要がある。

[0012] そこで、差動対トランジスタである nMOS20, 21の閾値電圧のばらつきに起因した オフセットをキャンセルするために、オフセットキャンセル 25, 26を用いて nMOS20 , 21のドレイン電流が制御される。すなわち、オフセットキャンセル 25は、オフセットキ ヤンセル制御回路 3からのオフセットキャンセル制御信号 clにより nMOS20のドレイ ン電流を制御し、オフセットキャンセル 26は、オフセットキャンセル制御信号 c2により nMOS21のドレイン電流を制御する。これにより、 nMOS20, 21の閾値電圧のばら つきに起因したオフセットがキャンセルされる。また、図 2中の多値判定付きサンプリ ングラッチ 2も多値判定付きサンプリングラッチ 1と同様の構成である。多値判定付き サンプリングラッチ 2内のオフセットキャンセル 25は、オフセットキャンセル制御回路 4 力ものオフセットキャンセル制御信号 dlにより nMOS20のドレイン電流を制御する。 多値判定付きサンプリングラッチ 2内のオフセットキャンセル 26は、オフセットキャンセ ル制御回路 4からのオフセットキャンセル制御信号 d2により nMOS21のドレイン電流 を制御する。このため、多値判定付きサンプリングラッチ 2の nMOS20, 21の閾値電 圧のばらつきに起因したオフセットがキャンセルされる。

[0013] 図 4は、図 2に示したデータ受信装置の動作を説明するタイムチャートである。図 4 では、第 1のアイ開口部が Bl, B2,…で示され、第 2のアイ開口部が Al, A2,…で 示されている。このデータ受信装置では、送信データレートと同じ周波数のクロック信 号が必要となる。たとえば、送信データレートが lOGbZsであれば、クロック信号 CL Kとして 10GHzが必要となる。そして、クロック信号 CLKの立上がりのタイミングで第 1及び第 2のアイ開口部が 2つの多値判定付きサンプリングラッチ 1, 2で判定され、 判定信号 a, bが出力される。判定信号 a, bは、デコーダ 5でデコードされ、送信デー タが復元される。

[0014] ここで、データ受信装置をさらに高速に動作させる方式として、判定に用いるタイミ ングを 1つのクロック信号力 得るのではなぐ多数のクロック信号力 得る並列化方 式が知られている。図 5は、並列化方式のデータ受信装置の電気的構成を示すプロ ック図であり、図 2中の要素と共通の要素には共通の符号が付されている。このデー タ受信装置では、図 2に示したデータ受信装置の構成に加え、多値判定付きサンプ リングラッチ 31, 32と、オフセットキャンセル制御回路 33, 34と、インバータ 35と、フリ ップフロップ 36, 37, 38, 39が設けられ、図 2中のデコーダ 5に代えてデコーダ 5Aが 設けられている。

[0015] 図 6は、図 5に示したデータ受信装置の動作を説明するタイムチャートである。

[0016] このデータ受信装置では、図 6に示すように、送信データレートの半分の速度の 2 つのクロック信号 CLK, CLKBが用いられ、同クロック信号 CLK, CLKBの位相は 0 度及び 180度となっている。そして、多値判定付きサンプリングラッチ 1, 2にて、クロッ ク信号 CLKの立上がりのタイミングでデュオ.バイナリデータ datが判定されると共に 、多値判定付きサンプリングラッチ 31, 32にて、クロック信号 CLKBの立上がりのタイ ミングでデュオ'バイナリデータ datが判定され、判定信号 a, b, e, fが出力される。判 定信号 a, b, e, fiま、フリップフロップ 36, 38, 37, 39【こよりクロック信号 C K【こ同期 してデコーダ 5Aに送出され、デコーダ 5Aで送信データが復元される。

[0017] このように多位相の多数のクロック信号を用いてデータ受信装置を動作させると、ク ロック信号や多値判定付きサンプリングラッチの動作速度が抑えられると共に、デー タ受信装置の高速動作が可能になる。ところが、データ受信装置の動作速度が抑制 されても、伝送されてくる受信データの速度は変わらないため、受信データの高速ィ匕 や長距離伝送に伴って同受信データのアイ開口部が小さくなり、多値判定付きサン プリングラッチ 1, 2, 31, 32の MOSトランジスタの閾値電圧のばらつきに起因した誤 動作を防ぐことはできない。このため、 MOSトランジスタの閾値電圧のばらつきへの 対策として、オフセットキャンセル機能 (すなわち、オフセットキャンセル制御回路）は 不可欠である。

[0018] そして、そのオフセットキャンセノレ機能は、各多値判定付きサンプリングラッチ毎に 必要であり、データ受信装置中の回路の並列化に応じて多値判定付きサンプリング ラッチの数が増加し、この増加に応じてオフセットキャンセル制御回路の数も増加す る。さらに、クロック信号を 4相クロックや 8相クロックなどとして並列化を推進すると、デ ータ受信装置の動作速度はさらに低減され、高速動作が可能になる。し力しながら、 並列化することで、多値判定付きサンプリングラッチの数が増カロ、すなわち、受信デ ータが入力される差動対トランジスタの数が増加し、これらのトランジスタの特性のば らっきを補正するオフセットキャンセル制御回路も増加する。

[0019] 上記のデータ受信装置の他、従来、この種の技術としては、たとえば、次のような文 献に記載されたものがある。

[0020] 特許文献 1に記載された AZD変換器は、電圧比較回路に対して独立にオフセット を検出し、それに応じたキャンセル信号を発生するオフセットキャンセル回路を備え ている。電圧比較回路は、信号電圧とリファレンス電圧とを比較し、電圧比較回路の 入力のオフセットを相殺するための逆オフセットをオフセットキャンセル信号に基づい てオフセットに加算する。リファレンス電圧は分圧回路で生成される。スィッチ回路は 、オフセット検出期間に各電圧比較回路のリファレンス電圧入力端子及び信号電圧 入力端子に向けて信号電圧を供給し、電圧比較回路は、その入力オフセットに応じ た比較結果を出力する。オフセットキャンセル回路は、その比較結果に基づいてオフ セットキャンセル信号を生成する。

[0021] 特許文献 2に記載された差動増幅器では、差動対のドレインに相補電流を注入し てオフセットをキャンセルする電流源が設けられて 、る。

[0022] 特許文献 3に記載された多値識別回路では、入力多値信号がオフセット調節機能 付直流増幅器で増幅される。この増幅出力が AZD変換器で識別されて少なくとも ( N + 2)ビットで出力される。

[0023] 特許文献 4に記載されたデュオバイナリ AM 'PSK復調回路では、ベースバンド信 号の 3値の判定を行う 2つの比較回路と、 2値の判定を行う 1つの比較回路とが設けら れている。 3値をとるのは、ある特定のパターンのときであることを利用し、これを一致 検出回路が検出し、それ以外の大部分のときは、 2値の判定を行う比較回路の出力 に切り替えることにより、サンプリングクロックのジッタ、波形歪み、雑音などによる判定 誤り率が軽減される。

特許文献 1 :特開 2000— 165241号公報

特許文献 2：特開平 09— 130172号公報

特許文献 3：特公平 06 -Oi l 122号公報

特許文献 4：特公平 06— 091560号公報

発明の開示

発明が解決しょうとする課題

[0024] し力しながら、上記従来のデータ受信装置では、次のような問題点があった。

[0025] すなわち、デュオ'バイナリ伝送では、高速化の阻害要因となる信号減衰や符号間 干渉によるタイミング劣化を抑制することが可能であるが、高速ィ匕ゃ伝送距離の長距 離ィ匕に伴ってアイ開口部が減少する。この減少したアイ開口部を正確に受信するた めに、図 2のデータ受信装置では、入力側の差動対トランジスタの間の閾値電圧の ばらつきに起因したオフセットをキャンセルする機構が必要となる。デュオ ·バイナリ伝 送の場合、第 1のアイ開口部と第 2のアイ開口部とを判定する必要があるため、デー タ受信装置は 2つの多値判定付きサンプリングラッチを必要とし、これに伴って、オフ セットキャンセル機構も 2つ、オフセットキャンセル機構を制御する制御回路も 2っ必 要となる。さらに、データ受信装置を高速動作させるために、複数の同データ受信回 路を並列化し、クロック信号やサンプリングラッチの動作を低速化すると、並列化した 分だけオフセットキャンセル機構が増加し、これらを制御するオフセットキャンセル制 御回路も増加する。このため、回路規模が大きくなると共に、消費電力が増加すると いう問題点がある。

[0026] また、特許文献 1に記載された AZD変翻は、デュオ'バイナリデータを入力する ものではないため、この発明とは構成や目的が異なり、上記の問題点は、改善されな い。

[0027] 特許文献 2に記載された差動増幅器では、差動対のドレインに相補電流が注入さ れるようになって 、るので、この発明に用いられる差動増幅器とハード構成が類似し ているが、デュオ ·バイナリデータを入力するものではないため、この発明とは構成や 目的が異なり、上記の問題点は、改善されない。

[0028] 特許文献 3に記載された多値識別回路では、オフセット調節機能付直流増幅器が 設けられて 、るので、この発明に用いられる差動増幅器とハード構成が類似して 、る 1S デュオ'バイナリデータを入力するものではないため、この発明とは構成や目的が 異なり、上記の問題点は、改善されない。

[0029] 特許文献 4に記載されたデュオバイナリ AM 'PSK復調回路は、サンプリングクロッ クのジッタ、波形歪み、雑音などによる判定誤り率を軽減するものであるため、この発 明とは構成や目的が異なり、上記の問題点は、改善されない。

[0030] この発明は、上述の事情に鑑みてなされたもので、回路規模及び消費電力が低減 されるデータ受信装置及び該データ受信装置を備えた半導体集積回路を提供する ことを目的としている。

課題を解決するための手段

[0031] 上記課題を解決するために、請求項 1記載の発明は、デュオ'バイナリデータを受 信するデータ受信装置に係り、受信した前記デュオ'バイナリデータを所定の利得で 増幅して出力する増幅回路と、該増幅回路の出力信号のオフセットをキャンセルする オフセットキャンセル部と、前記増幅回路の出力信号を、第 1の参照電圧と前記第 1 の参照電圧より低レベルの第 2の参照電圧とに基づいてサンプリングすることにより、 前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータを構成する 3値の うちのいずれの値であるかを判定するデータ判定部とを備えてなることを特徴として いる。

[0032] 請求項 2記載の発明は、請求項 1記載のデータ受信装置に係り、前記デュオ'バイ ナリデータは、差動データで構成され、前記増幅回路は、前記差動データを入力す る 2つのトランジスタを有し、該差動データを増幅して出力信号を差動で出力する差 動増幅器で構成され、前記オフセットキャンセル部は、前記各トランジスタの出力部 に流れる電流を制御することにより、前記出力信号のオフセットをキャンセルする構成 とされて 、ることを特徴として！/、る。

[0033] 請求項 3記載の発明は、請求項 2記載のデータ受信装置に係り、前記データ判定 部は、前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプ リングすることにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデ ータを構成する 3値のうちの高レベル又は中間レベルであることを判定する第 1の多 値判定回路と、該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリ ングラッチと、前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づい てサンプリングすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バ イナリデータを構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサ ンプリングラッチとから構成されて 、ることを特徴として！/、る。

[0034] 請求項 4記載の発明は、デュオ'バイナリデータを受信するデータ受信装置に係り、 前記受信したデュオ'バイナリデータを、第 1の参照電圧と前記第 1の参照電圧より低 レベルの第 2の参照電圧とに基づいてサンプリングすることにより、前記受信したデュ ォ.バイナリデータが前記デュオ ·バイナリデータを構成する 3値のうちのいずれの値 であるかを判定するデータ判定部を備え、該データ判定部は、前記受信したデュオ' ノイナリデータを、前記第 1の参照電圧に基づいてサンプリングすることにより、前記 受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータを構成する 3値のうち の高レベル又は中間レベルであるかを判定する第 1の多値判定回路と、該第 1の多 値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、前記受信した デュオ'バイナリデータを、前記第 2の参照電圧に基づいてサンプリングすることによ り、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成する 3値 のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、該第 2 の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチとから構成さ れて 、ることを特徴として！/、る。

[0035] 請求項 5記載の発明は、請求項 4記載のデータ受信装置に係り、前記第 1の多値 判定回路は、自回路の前記第 1の判定信号のオフセットをキャンセルする第 1のオフ セットキャンセル部を含み、前記第 2の多値判定回路は、自回路の前記第 2の判定信 号のオフセットをキャンセルする第 2のオフセットキャンセル部を含むことを特徴として いる。

[0036] 請求項 6記載の発明は、請求項 4又は 5記載のデータ受信装置に係り、前記デュオ

'バイナリデータは、差動データで構成され、前記第 1及び第 2の多値判定回路は、 それぞれ、前記差動データを入力する 2つのトランジスタを有し、前記差動データを 増幅して出力信号を差動で出力する差動増幅器を有し、前記第 1及び第 2のオフセ ットキャンセル部は、それぞれ、前記各差動増幅器の前記各トランジスタの出力部に 流れる電流を制御することにより、前記第 1及び第 2の判定信号のオフセットをキャン セルする構成とされて 、ることを特徴として 、る。

[0037] 請求項 7記載の発明は、請求項 6記載のデータ受信装置に係り、前記データ判定 部は、前記受信したデュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づ V、てサンプリングすることにより、前記受信したデュオ ·バイナリデータが前記デュオ · バイナリデータを構成する 3値のうちの高レベル又は中間レベルであるかを判定する 第 1の多値判定回路と、該第 1の多値判定回路の第 1の判定信号をラッチする第 1の サンプリングラッチと、前記受信したデュオ'バイナリデータを、前記第 1及び第 2の参 照電圧に基づ 、てサンプリングすることにより、前記受信したデュオ ·バイナリデータ が前記デュオ'バイナリデータを構成する 3値のうちの低レベル又は中間レベルであ るかを判定する第 2の多値判定回路と、該第 2の多値判定回路の第 2の判定信号を ラッチする第 2のサンプリングラッチとから構成されて 、ることを特徴として！/、る。

[0038] 請求項 8記載の発明は、請求項 4、 5、 6又は 7記載のデータ受信装置に係り、前記 第 1のサンプリングラッチは、前記第 1の判定信号を、位相の異なる複数のクロック信 号に同期してそれぞれラッチする複数のラッチ回路で構成され、前記第 2のサンプリ ングラッチは、前記第 2の判定信号を、前記複数のクロック信号に同期してそれぞれ ラッチする複数のラッチ回路で構成されて 、ることを特徴として 、る。

[0039] 請求項 9記載の発明は、半導体集積回路に係り、請求項 1乃至 8のいずれか一に 記載のデータ受信装置を備えることを特徴として 、る。

発明の効果

[0040] この発明の構成によれば、デュオ'バイナリデータを増幅回路で増幅した出力信号 がデータ判定部でサンプリングされることにより判定されるので、データ判定部におけ る誤判定が低減される。また、増幅回路が、自回路の前記出力信号のオフセットをキ ヤンセル可能な構成とされた場合、データ判定部における誤判定がより低減される。 また、増幅回路の出力信号のオフセットをキャンセルする構成は 1つのみで良いため

、当該データ受信装置を半導体集積回路中に組み込んだとき、同半導体集積回路 中のオフセットキャンセル機構及び制御回路の占有する面積が小さくて済み、消費 電力も低減できる。

[0041] また、データ判定部は、第 1の多値判定回路と、第 1のサンプリングラッチと、第 2の 多値判定回路と、第 2のサンプリングラッチとから構成されているので、第 1及び第 2 の多値判定回路の動作速度を向上させることができる。また、データ判定部は、デュ ォ 'バイナリデータを、第 1の参照電圧 (又は、第 1及び第 2の参照電圧)を用いてサ ンプリングすることにより、そのデュオ'バイナリデータが高レベル又は中間レベルで あるかを判定する第 1の多値判定回路と、同第 1の多値判定回路の第 1の判定信号 をラッチする第 1のサンプリングラッチと、同デュオ'バイナリデータを、第 2の参照電 圧 (又は、第 1及び第 2の参照電圧)を用いてサンプリングすることにより、そのデュオ •バイナリデータが低レベル又は中間レベルであるかを判定する第 2の多値判定回路 と、同第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと 力 構成されているので、オフセットをキャンセルする構成が 2つ必要となる力 増幅 回路がないため、消費電力を低減できる。また、増幅回路は、差動データで構成され たデュオ'バイナリデータを増幅して出力信号を差動で出力する差動増幅器で構成 されているので、各部の信号のノイズや歪が低減され、データ判定部における誤判 定をより低減できる。第 1及び第 2の多値判定回路は、差動データで構成されたデュ ォ 'バイナリデータを増幅して出力信号を差動で出力する差動増幅器を有しているの で、データ判定部における誤判定をより低減できる。

図面の簡単な説明

[図 1]図 1は、デュオ ·バイナリ伝送された受信データの波形図である。

[図 2]図 2は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置の電気的 構成を示すブロック図である。

[図 3]図 3は、図 2中の多値判定付きサンプリングラッチ 1の電気的構成を示す回路図 ある。

[図 4]図 4は、図 2に示したデータ受信装置の動作を説明するタイムチャートである。

[図 5]図 5は、並列化方式のデータ受信装置の電気的構成を示すブロック図である。

[図 6]図 6は、図 5に示したデータ受信装置の動作を説明するタイムチャートである。

[図 7]図 7は、この発明の第 1の実施例であるデータ受信装置の要部の電気的構成を 示すブロック図である。

[図 8]図 8は、図 7中のアンプ 41の電気的構成を示す回路図である。

[図 9]図 9は、図 7中の多値判定付きサンプリングラッチ 43の電気的構成を示す回路 図である。

[図 10]図 10は、図 7に示したデータ受信装置の動作を説明するための各部の信号の タイムチャートである。

[図 11]図 11は、この発明の第 2の実施例であるデータ受信装置の要部の電気的構 成を示すブロック図である。

[図 12]図 12は、図 11中の多値判定回路 81の電気的構成を示す回路図である。

[図 13]図 13は、図 11中のサンプリングラッチ 82の電気的構成を示す回路図である。

[図 14]図 14は、この発明の第 3の実施例であるデータ受信装置の要部の電気的構 成を示すブロック図である。 [図 15]図 15は、図 14中のオフセットキャンセル付き多値判定回路 81Aの電気的構 成を示す回路図である。

[図 16]図 16は、図 14に示したデータ受信装置を並列化した構成のデータ受信装置 の電気的構成を示すブロック図である。

[図 17]図 17は、図 16に示したデータ受信装置の動作を説明するタイムチャートであ る。

符号の説明

[0043] 41 アンプ（増幅回路）

42, 85 オフセットキャンセル制御回路 (データ受信装置の一部）

43, 44 多値判定付きサンプリングラッチ (データ判定部）

45, 45A デコーダ (データ受信装置の一部）

51, 52 nMOS (増幅回路の一部）

53, 54 抵抗 (増幅回路の一部）

55 nMOS (増幅回路の一部）

56, 57, 98, 99 オフセットキャンセル（増幅回路の一部）

81, 83 多値判定回路 (データ判定部）

81A, 83A オフセットキャンセル付き多値判定回路 (データ判定部） 82, 84, 101, 102 サンプリングラッチ（ラッチ回路）

発明を実施するための最良の形態

[0044] 本発明の一実施形態は、デュオ'バイナリデータをアンプで増幅した出力信号が多 値判定付きサンプリングラッチでサンプリングされることにより、デュオ ·バイナリデータ の値が判定され、また、多値判定及びオフセットキャンセルを同一の回路で行うオフ セットキャンセル付き多値判定回路が設けられているデータ受信装置及び該データ 受信装置を備えた半導体集積回路である。

実施例 1

[0045] 図 7は、この発明の第 1の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図である。

[0046] この例のデータ受信装置は、同図に示すように、アンプ 41と、オフセットキャンセル 制御回路 42と、多値判定付きサンプリングラッチ 43, 44と、デコーダ 45とから構成さ れている。アンプ 41は、図示しない送信機から送信されたデュオ'バイナリデータ dat を受信して所定の利得で増幅して出力信号 pを生成する。デュオ'バイナリデータ dat は、高レベル（"2")、低レベル（"0")及び中間レベル（"1")からなる 3値データを有 している。

[0047] また、アンプ 41は、出力信号 pのオフセットをキャンセル可能な構成とされ、特に、こ の実施例では、デュオ'バイナリデータ datは、差動データで構成され、アンプ 41は、 この差動データを入力する 2つのトランジスタを有し、同差動データを増幅して出力 信号 Pを差動で出力する差動増幅器で構成され、かつ、オフセットキャンセル制御回 路 42からのオフセットキャンセル制御信号 cl, c2に基づいて、同各トランジスタの出 力部に流れる電流を制御することにより、出力信号 pのオフセットをキャンセルする。 また、アンプ 41の受信するデータがデュオ.バイナリデータであるため、アンプ 41の 動作周波数帯域は、送信データレートの 2Z3の周波数帯域で良い。たとえば、送信 データレートが lOGbpsの場合、通常の 2値データであれば、アンプ 41は lOGbpsデ ータのシンボルレートである 5GHzの周波数帯域を必要とする力 デュオ'バイナリデ ータの場合、アンプ 41は、 5GHzの 2Z3である 3. 3GHz程度の周波数帯域を有し ていれば良い。このため、通常、動作速度の高いサンプリングラッチの手前に同サン プリングラッチに比べて動作速度が遅いアンプを設けると、受信装置の高速動作を制 限する要因となるのに対して、デュオ'バイナリ伝送の場合では、アンプ 41を設けても 、動作速度の低下が生じない。

[0048] 多値判定付きサンプリングラッチ 43は、アンプ 41の出力信号 pを、中間レベル及び 高レベルを判別するための比較的高レベルの参照電圧 Vref+に基づいてサンプリン グすることにより、出力信号 pのデータを判定して判定信号 aを差動で出力する。多値 判定付きサンプリングラッチ 44は、アンプ 41の出力信号 pを、中間レベル及び低レべ ルを判別するための比較的低レベルの参照電圧 Vref-に基づいてサンプリングするこ と〖こより、出力信号 pのデータを判定して判定信号 bを差動で出力する。なお、 Vref- は、 Vref+より電圧レベルが低い。デコーダ 45は、判定信号 a, bをデコードすることに より、本来送られてくる送信データを復元する。また、このデータ受信装置は、半導体 集積回路中に備えられて 、る。

[0049] 図 8は、図 7中のアンプ 41の電気的構成を示す回路図である。

[0050] アンプ 41は、図 8に示すように、 HMOS51, 52と、抵抗 53, 54と、 nMOS55と、才 フセットキャンセル 56, 57とから構成されている。 nMOS51, 52は、デュオ'バイナリ データ datの差動データを入力する。 nMOS55は、ゲート電極に電流源バイアスが 掛けられ、定電流回路として動作する。オフセットキャンセル 56, 57は、たとえば MO Sトランジスタのソースホロアなどによる可変抵抗部で構成され、オフセットキャンセル 制御回路 42からのオフセットキャンセル制御信号 cl, c2に基づいて電流を制御する

[0051] アンプ 41では、オフセットキャンセル制御回路 42からのオフセットキャンセル制御 信号 clに基づいてオフセットキャンセル 56を流れる電流が制御され、また、オフセッ トキヤンセル制御回路 42からのオフセットキャンセル制御信号 c2に基づいてオフセッ トキヤンセル 57を流れる電流が制御される。そして、 nMOS51のドレイン電流にオフ セットキャンセル 56の電流が加算されることにより nMOS51の出力部に流れる電流 が制御されると共に、 nMOS52のドレイン電流にオフセットキャンセル 57の電流が加 算されることにより nMOS52の出力部に流れる電流が制御され、 nMOS51, 52の 閾値電圧のばらつきなどに起因するオフセットがキャンセルされた差動の出力信号 p が端子 OUT, OUTBから出力される。

[0052] 図 9は、図 7中の多値判定付きサンプリングラッチ 43の電気的構成を示す回路図で ある。

[0053] 多値半 U定付さサンプリングラッチ 43ίま、図 9【こ示すよう【こ、 pMOS61, 62, 63, 64 , 65, 66, 67と、 nMOS68, 69, 70, 71, 72, 73, 74と力ら構成されて!ヽる。多値 判定付きサンプリングラッチ 43は、クロック CLKが入力されたとき、アンプ 41の差動 の出力信号 pと参照電圧 Vref+ , Vref- との微小な大小関係を判定する。すなわち 、クロック CLKが低レベル（"L"、ほぼ電源電位 Veeのレベル）のとき、 nMOS74がォ フ状態になると共に、 PMOS61, 62, 66, 67がオン状態となることによって、端子 O UT, OUTB及びノード X, Yが電源電位 Vccのレベルにプリチャージされる。つまり、 クロック CLKが低レベルのとき、 V(X) =V(Y) =H、及び、 V (OUT) =V (OUTB) =Hの状態となる。

[0054] このプリチャージされている状態で、データ対 (差動の出力信号 pZ参照電圧 Vref+

, Vref- )に差があるときにクロック CLKが高レベル（"H"、ほぼ電源電位 Vccのレ ベル）になると、ノード XZYの電位の下がり方に差分が生じる。そして、 PMOS63, 6 4, 65と nMOS68, 69とで構成されるラッチ力 この差分を最終的に V (OUT) =H 、かつ V(OUTB) =L、又は、 V (OUT) =L、かつ V (OUTB) =Hの状態にまで増 大させる。なお、多値判定付きサンプリングラッチ 44も、同様の構成になっているが、 参照電圧 Vref+ は nMOS72のゲートに印加され、参照電圧 Vref- 力 MOS73の ゲートに印加されるようになって!/、る。

[0055] 図 10は、図 7に示したデータ受信装置の動作を説明するための各部の信号のタイ ムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。

[0056] この図を参照して、この例のデータ受信装置の動作について説明する。

[0057] このデータ受信装置では、送信されたデュオ ·バイナリデータ datがアンプ 41で増 幅され、出力信号 pが出力される。出力信号 pは、図 10に示すように、従来の図 1中 の第 1のアイ開口部 Bl, B2,…、及び第 2のアイ開口部 Al, A2,…が増幅されたも のとして表示される。また、オフセットキャンセル制御回路 42からのオフセットキャンセ ル制御信号 cl, c2に基づいて、アンプ 41の出力信号 pのオフセットがキャンセルさ れる。そして、アンプ 41の出力信号 pに関して、クロック信号 CLKの立上がりのタイミ ングで、第 1及び第 2のアイ開口部力 多値判定付きサンプリングラッチ 43, 44で参 照電圧 Vref+ , Vref- に基づいてサンプリングされることにより、出力信号 pの値が判 定され、判定信号 a, bが出力される。判定信号 a, bは、デコーダ 45でデコードされ、 本来送られてくる送信データが復元される。

[0058] 以上のように、この第 1の実施例では、デュオ'バイナリデータ datをアンプ 41で増 幅した出力信号 pが多値判定付きサンプリングラッチ 43, 44でサンプリングされること により、出力信号 pのデータが判定されるので、多値判定付きサンプリングラッチ 43, 44の特性にばらつきがあっても、誤判定が低減される。また、アンプ 41では、オフセ ットキャンセル制御回路 42のオフセットキャンセル制御信号 cl, c2に基づいて、出力 信号 pのオフセットがキャンセルされるので、多値判定付きサンプリングラッチ 43, 44 における誤判定がより低減される。また、オフセットキャンセル制御回路 42も、 1つの みで良い。このため、このデータ受信装置を半導体集積回路中に組み込んだとき、 同半導体集積回路中のオフセットキャンセル機構及び制御回路の占有する面積が 小さくて済み、消費電力も低く抑えられる。また、アンプ 41は、差動データで構成され たデュオ'バイナリデータ datを増幅して出力信号 pを差動で出力する差動増幅器で 構成されているので、各部の信号のノイズや歪が低減され、多値判定付きサンプリン グラッチ 43, 44における誤判定がさらに低減される。

実施例 2

[0059] 図 11は、この発明の第 2の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図であり、第 1の実施例を示す図 7中の要素と共通の要素には共通の符号 が付されている。

[0060] この例のデータ受信装置では、図 11に示すように、図 7中の多値判定付きサンプリ ングラッチ 43, 44に代えて、多値判定回路 81, 83及びサンプリングラッチ 82, 84が 設けられている。多値判定回路 81は、アンプ 41の出力信号 pを、参照電圧 Vref+に 基づいてサンプリングすることにより、出力信号 pのデータを判定して判定信号 uを出 力する。サンプリングラッチ 82は、判定信号 uをクロック信号 CLKに同期してラッチし て判定信号 aとして出力する。多値判定回路 83は、アンプ 41の出力信号 pを、参照 電圧 Vref-に基づ 、てサンプリングすることにより、出力信号 pのデータを判定して判 定信号 Vを出力する。サンプリングラッチ 84は、判定信号 Vをクロック信号 CLKに同期 してラッチして判定信号 bとして出力する。他は、図 7に示した構成と同様の構成であ る。

[0061] 図 12は、図 11中の多値判定回路 81の電気的構成を示す回路図である。

[0062] この多値半 IJ定回路 81は、図 12に示すように、 nMOS91, 92と、抵抗 93, 94と、 n

MOS95, 96, 97と力も構成されている。なお、多値判定回路 83も、同様の構成に なっているが、参照電圧 Vref+ は nMOS96のゲートに印加され、参照電圧 Vref- 力 ¾MOS97のゲートに印加されるようになっている。

[0063] 図 13は、図 11中のサンプリングラッチ 82の電気的構成を示す回路図であり、第 1 の実施例を示す図 9中の要素と共通の要素には共通の符号が付されている。 [0064] このサンプリングラッチ 82では、図 13に示すように、図 9中の nMOS72, 73が削除 された構成となっている。他は、図 9に示した構成と同様の構成である。なお、サンプ リングラッチ 84も、同様の構成である。

[0065] このデータ受信装置では、多値判定回路 81, 83からのデータ対 (差動の出力信号 pZ参照電圧 Vref+ , Vref- )に差があるとき、ノード XZYの電位に差分が生じる。 この差分が判定信号 u, Vとしてサンプリングラッチ 82, 84に送出される。そして、サン プリングラッチ 82, 84内で、 pMOS63, 64, 65と nMOS68, 69とで構成されるラッ チカ 判定信号 u, Vを、最終的に V(OUT) =H、かつ V (OUTB) =L、又は、 V (0 UT) =L、かつ V (OUTB) =Hの状態にまで増大させ、判定信号 a, bが出力される 。判定信号 a, bは、デコーダ 45でデコードされ、本来送られてくる送信データが復元 される。

[0066] 以上のように、この第 2の実施例では、図 7中の多値判定付きサンプリングラッチ 43 , 44に代えて、多値判定回路 81, 83及びサンプリングラッチ 82, 84が設けられてい るので、第 1の実施例の利点に加え、多値判定回路 81, 83の入力差動対 MOSトラ ンジスタ（nMOS91, 92)のゲインが全てデータ判定に用いられるため、多値判定回 路 81, 83の動作速度が向上する。

実施例 3

[0067] 図 14は、この発明の第 3の実施例であるデータ受信装置の要部の電気的構成を示 すブロック図であり、図 11中の要素と共通の要素には共通の符号が付されている。

[0068] この例のデータ受信装置では、図 14に示すように、図 11中のアンプ 41が省略され 、多値判定回路 81, 83に代えて、オフセットキャンセル付き多値判定回路 81 A, 83 Aが設けられると共に、オフセットキャンセル制御回路 42と同様のオフセットキャンセ ル制御回路 85が設けられている。オフセットキャンセル付き多値判定回路 81 A, 83 Aは、デュオ'バイナリデータ datを、参照電圧 Vref+ , Vref- に基づいてサンプリン グすることにより、デュオ'バイナリデータ datの値を判定して判定信号 u, Vを出力す る。

[0069] また、多値判定回路 81 A, 83Aは、判定信号 u, vのオフセットをキャンセル可能な 構成とされ、また、デュオ'バイナリデータ datは、差動データで構成され、多値判定 回路 81A, 83Aは、この差動データを入力する 2つのトランジスタを有し、差動データ を増幅して出力信号を差動で出力する差動増幅器で構成され、かつ、オフセットキヤ ンセル制御回路 42, 85力ものオフセットキャンセル制御信号 cl, c2, dl, d2に基づ いて、同各トランジスタの出力部に流れる電流を制御することにより、判定信号 u, Vの オフセットをキャンセルする。他は、図 11に示した構成と同様の構成である。

[0070] 図 15は、図 14中のオフセットキャンセル付き多値判定回路 81 Aの電気的構成を示 す回路図であり、第 2の実施例を示す図 12中の要素と共通の要素には共通の符号 が付されている。

[0071] オフセットキャンセル付き多値判定回路 81 Aでは、図 15に示すように、図 12に示し た多値判定回路 81に、図 8中のオフセットキャンセル 56, 57と同様のオフセットキヤ ンセル 98, 99が付加されている。多値判定回路 83Aも、オフセットキャンセル制御信 号 dl, d2に基づいて判定信号 Vのオフセットをキャンセルする構成とされている。他 は、図 12に示した構成と同様の構成である。

[0072] 図 16は、図 14に示したデータ受信装置を並列化した構成のデータ受信装置の電 気的構成を示すブロック図である。

[0073] このデータ受信装置では、図 14に示したデータ受信装置の構成に加え、サンプリ ングラッチ 101, 102、インバータ 103、及びフリップフロップ 104, 105, 106, 107 が設けられ、デコーダ 45に代えて、デコーダ 45Aが設けられている。インバータ 103 は、クロック信号 CLKを反転してクロック信号 CLKBを出力する。サンプリングラッチ 1 01, 102は、多値判定回路 81A, 83Aからの判定信号 u, vをクロック信号 CLKBに 同期してラッチして判定信号 e, fとして出力する。フリップフロップ 104, 105, 106, 1 07は、判定信号 a, b, e, fをクロック信号 CLKに同期してデコーダ 45Aに送出する。 デコーダ 45Aは、判定信号 a, b, e, fをデコードすることにより、本来送られてくる送 信データを復元する。

[0074] 図 17は、図 16に示したデータ受信装置の動作を説明するタイムチャートである。

[0075] このデータ受信装置では、図 17〖こ示すよう〖こ、クロック信号 CLK, CLKBの 2つの クロック信号を用いることで、動作速度が半減する。このような並列化された構成のデ ータ受信装置では、従来は、図 5に示す構成のように、 4つの多値判定付きサンプリ ングラッチが必要となり、その結果、オフセットキャンセル機構とオフセットキャンセル 制御回路がそれぞれ 4つ必要となっていた力 この実施例では、オフセットキャンセ ル機構が 2つの多値判定回路 81A, 83Aに設けられ、その結果、 2つのオフセットキ ヤンセル制御回路 42, 85で同様の機能が得られる。

[0076] 以上のように、この第 3の実施例では、図 11中のアンプ 41が削除され、多値判定回 路 81, 83に代えて、オフセットキャンセル付き多値判定回路 81 A, 83A及びオフセ ットキャンセル制御回路 85が設けられているので、オフセットキャンセル機構と制御 回路がそれぞれ 2つずつ必要となる力 初段のアンプがないため、消費電力が低減 される。

[0077] また、多値判定回路 81 A, 83Aは、差動データで構成されたデュオ'バイナリデー タ datを増幅して出力信号を差動で出力する差動増幅器を有しているので、サンプリ ングラッチ 82, 84, 101, 102における誤判定がより低減される。

[0078] 以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例 に限られるものではなぐこの発明の要旨を逸脱しない範囲の設計の変更などがあつ ても、この発明に含まれる。

[0079] たとえば、上記第 3の実施例では、サンプリングラッチ 82, 84は、クロック信号 CLK に同期して動作し、サンプリングラッチ 101, 102は、クロック信号 CLKBに同期して 動作するが、さらに、位相の異なる複数のクロック信号に同期して動作する複数のサ ンプリングラッチを追加し、たとえば、 4相や 8相のクロック信号で並列に動作する構 成としても良い。この場合、オフセットキャンセル機構とその制御回路の数は、サンプ リングラッチの数に依存せず、図 7及び図 11に示す構成では 1つ、図 14及び図 16に 示す構成では 2つだけとなる。このため、並列化による高速動作とオフセットキャンセ ル機構と制御回路の低減が同時に実現される。また、上記各実施例では、デュオ'バ イナリデータ dat、アンプ 41の出力信号 p及び判定信号 a, bが差動データとして平衡 伝送方式により伝送されているが、不平衡伝送方式を用いても、上記実施例に準じ た作用、効果が得られる。

産業上の利用可能性

[0080] この発明は、デュオ'バイナリ伝送されたデータを受信するデータ受信装置全般に 適用できる。

Claims

請求の範囲

[1] デュオ'バイナリデータを受信するデータ受信装置であって、

受信した前記デュオ'バイナリデータを所定の利得で増幅して出力する増幅回路と 該増幅回路の出力信号のオフセットをキャンセルするオフセットキャンセル部と、 前記増幅回路の出力信号を、第 1の参照電圧と前記第 1の参照電圧より低レベル の第 2の参照電圧とに基づ 、てサンプリングすることにより、前記受信したデュオ ·バ イナリデータが前記デュオ.バイナリデータを構成する ₃値のうちのいずれの値である かを判定するデータ判定部とを備えたデータ受信装置。

[2] 前記デュオ'バイナリデータは、差動データで構成され、

前記増幅回路は、

前記差動データを入力する 2つのトランジスタを有し、該差動データを増幅して出 力信号を差動で出力する差動増幅器で構成され、

前記オフセットキャンセル部は、

前記各トランジスタの出力部に流れる電流を制御することにより、前記出力信号の オフセットをキャンセルする、請求の範囲 1記載のデータ受信装置。

[3] 前記データ判定部は、

前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの高レベル又は中間レベルであるがを判定する第 1の多値判 定回路と、

該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記増幅回路の出力信号を、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判 定回路と、

該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む、請求の範囲 2記載のデータ受信装置。

[4] デュオ'バイナリデータを受信するデータ受信装置であって、

前記デュオ'バイナリデータを、第 1の参照電圧と前記第 1の参照電圧より低レベル の第 2の参照電圧とに基づ 、てサンプリングすることにより、前記受信したデュオ ·バ イナリデータが前記デュオ.バイナリデータを構成する ₃値のうちのいずれの値である かを判定するデータ判定部を備え、

該データ判定部は、

前記デュオ'バイナリデータを、前記第 1の参照電圧に基づいてサンプリングするこ とにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成す る 3値のうちの高レベル又は中間レベルであるかを判定する第 1の多値判定回路と、 該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記デュオ'バイナリデータを、前記第 2の参照電圧に基づいてサンプリングするこ とにより、前記受信したデュオ'バイナリデータが前記デュオ'バイナリデータを構成す る 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判定回路と、 該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む、データ受信装置。

[5] 前記第 1の多値判定回路は、

自回路の前記第 1の判定信号のオフセットをキャンセルする第 1のオフセットキャン セル部を含み、

前記第 2の多値判定回路は、

自回路の前記第 2の判定信号のオフセットをキャンセルする第 2のオフセットキャン セル部を含む、請求の範囲 4記載のデータ受信装置。

[6] 前記デュオ'バイナリデータは、差動データで構成され、

前記第 1及び第 2の多値判定回路は、それぞれ、前記差動データを入力する 2つ のトランジスタを有し、前記差動データを増幅して出力信号を差動で出力する差動増 幅器を有し、

前記第 1及び第 2のオフセットキャンセル部は、それぞれ、

前記各差動増幅器の前記各トランジスタの出力部に流れる電流を制御することによ り、前記第 1及び第 2の判定信号のオフセットをキャンセルする、請求の範囲 4又は 5 記載のデータ受信装置。

[7] 前記データ判定部は、

前記デュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの高レベル又は中間レベルであるがを判定する第 1の多値判 定回路と、

該第 1の多値判定回路の第 1の判定信号をラッチする第 1のサンプリングラッチと、 前記デュオ'バイナリデータを、前記第 1及び第 2の参照電圧に基づいてサンプリン グすることにより、前記受信したデュオ ·バイナリデータが前記デュオ ·バイナリデータ を構成する 3値のうちの低レベル又は中間レベルであるかを判定する第 2の多値判 定回路と、

該第 2の多値判定回路の第 2の判定信号をラッチする第 2のサンプリングラッチと、 を含む請求の範囲 6記載のデータ受信装置。

[8] 前記第 1のサンプリングラッチは、

前記第 1の判定信号を、位相の異なる複数のクロック信号に同期してそれぞれラッ チする複数のラッチ回路で構成され、

前記第 2のサンプリングラッチは、

前記第 2の判定信号を、前記複数のクロック信号に同期してそれぞれラッチする複 数のラッチ回路で構成されている、請求の範囲 4、 5、 6又は 7記載のデータ受信装置

[9] 請求の範囲 1乃至 8のいずれか一に記載のデータ受信装置を備える半導体集積回 路。