JPWO2007111035A1 - データ受信装置及び該データ受信装置を備える半導体集積回路 - Google Patents

Abstract

データ受信装置は、受信したデュオ・バイナリデータを所定の利得で増幅して出力する増幅回路４１と、増幅回路４１の出力信号のオフセットをキャンセルするオフセットキャンセル部５６、５７と、増幅回路４１の出力信号を、第１の参照電圧と第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、受信したデュオ・バイナリデータがデュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部４３、４４とを備える。

Description

この発明は、データ受信装置及び該データ受信装置を備えた半導体集積回路に係り、たとえば、ケーブルやボード上の電気配線を介して電気信号を送受信する伝送装置などに設けられ、特に、デュオ・バイナリ（Duobinary）伝送されたデータを受信する場合に用いられることが好適なデータ受信装置及び該データ受信装置を備えた半導体集積回路に関する。

半導体集積回路の微細化に伴い、近年では、半導体チップの動作速度の向上や集積度の向上による機能の向上などが進んでいる。このような半導体チップの性能の向上に伴い、複数のチップの間でやり取りされるデータ量も増加している。データ量の増加は、信号数を増加させるか、信号を高速化することで得られる。しかしながら、データ量の増加に対応するために信号数を増加させる場合、信号を集積回路から取り出すパッド領域の増加や、基板上の電気配線やケーブルなどの伝送路の増加が発生する。このため、データ量の増加への対応策としては、信号の伝送速度の高速化が効率的である。

ところが、信号の伝送速度を高速にすると、伝送路の表皮効果や誘電損失などにより、信号減衰や、減衰した信号波形が隣のビットに影響を与える符号間干渉などが発生するため、実際には、伝送速度の高速化は困難である。このため、信号減衰による信号振幅の減少や、符号間干渉の増加による信号タイミングの劣化を抑制する目的で、デュオ・バイナリ伝送が行われるようになってきている。デュオ・バイナリ伝送では、隣り合うビットの干渉を許容することで、信号減衰の量が抑制され、符号間干渉によるタイミング劣化も抑制される。

図１は、デュオ・バイナリ伝送された受信データの波形図である。

デュオ・バイナリ伝送では、送信側から送信されるデータ、特に直前に送信されたデータに依存して、現在の受信データが変化する。たとえば、直前に送信されたデータが“０”の場合、現在送信されているデータが“０”であれば受信データは“０”となり、現在送信されているデータが“１”であれば受信データは“１”となる。一方、直前に送信されたデータが“１”の場合、現在送信されているデータが“０”であれば受信データは“１”となり、現在送信されているデータが“１”であれば受信データは“２”となる。

従って、デュオ・バイナリ伝送では、図１に示すように、データ受信装置が受け取るデータは、“０”（低レベル）、“１”（中間レベル）、“２”（高レベル）からなる３値データとなり、同データ受信装置は、これらの３値のデータを判別する必要がある。“０”、“１”及び“２”の３値データは、第１のアイ開口部と第２のアイ開口部にて判定される。第１のアイ開口部では“０”及び“１”が判定され、第２のアイ開口部で“１”及び“２”が判定される。この場合、第１のアイ開口部では、低電圧の参照電圧Vref- が用いられ、第２のアイ開口部では高電圧の参照電圧Vref+ が用いられて、デュオ・バイナリデータの３値信号が判定される。

図２は、デュオ・バイナリ伝送されたデータを受信するデータ受信装置の電気的構成を示すブロック図である。

このデータ受信装置は、多値判定付きサンプリングラッチ１，２と、オフセットキャンセル制御回路３，４と、デコーダ５とから構成されている。多値判定付きサンプリングラッチ１，２は、参照電圧Vref+ ，Vref- を基準として、図示しない送信機から送信されたデュオ・バイナリデータｄａｔのレベルの高低を、クロック信号ＣＬＫに同期して判定する。特に、多値判定付きサンプリングラッチ１は、図１中の第２のアイ開口部のデータを判定して判定信号ａを出力し、多値判定付きサンプリングラッチ２が、第１のアイ開口部のデータを判定して判定信号ｂを出力する。オフセットキャンセル制御回路３は、オフセットキャンセル制御信号ｃ１，ｃ２を多値判定付きサンプリングラッチ１へ送出する。オフセットキャンセル制御回路４は、オフセットキャンセル制御信号ｄ１，ｄ２を多値判定付きサンプリングラッチ２へ送出する。デコーダ５は、判定信号ａ，ｂをデコードすることにより、本来送られてくる送信データを復元する。

図３は、図２中の多値判定付きサンプリングラッチ１の電気的構成を示す回路図である。

多値判定付きサンプリングラッチ１は、図３に示すように、ｐチャネル型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）１１，１２，１３，１４，１５，１６，１７と、ｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）１８，１９，２０，２１，２２，２３，２４と、オフセットキャンセル２５，２６とから構成されている。多値判定付きサンプリングラッチ１では、デュオ・バイナリデータｄａｔとして、差動データである入力データＤＩＮ，ＤＩＮＢが入力され、クロック信号ＣＬＫが入力されたときの参照電圧Vref+ ，Vref- と入力データＤＩＮ，ＤＩＮＢとの電圧の比較結果に基づいて、同デュオ・バイナリデータｄａｔのアイ開口部が判定され、受信データが判定される。なお、多値判定付きサンプリングラッチ２も、同様の構成になっているが、参照電圧Vref+ はｎＭＯＳ２２のゲートに印加され、参照電圧Vref- がｎＭＯＳ２３のゲートに印加されるようになっている。

しかしながら、送信データが高速化されると、伝送路での信号減衰が大きくなり、データ受信装置に入力されるデュオ・バイナリデータｄａｔのアイ開口部が小さくなる。加えて、信号減衰は伝送路が長くなると大きくなり、信号速度が高速化すると伝送距離が一定であっても信号減衰は大きくなる。このため、多値判定付きサンプリングラッチ１，２のデータ入力に用いられている２つのｎＭＯＳ２０，２１の閾値電圧のばらつきに起因して、微小なアイ開口部を有するデータが正確に判定されなくなり、誤判定が多くなる。さらに、ＭＯＳトランジスタのばらつきは、高速動作に必要な素子の微細化に伴って大きくなる。従って、信号の高速伝送を行うためには、信号速度の高速化による信号減衰、信号伝送路の長距離化による信号減衰、及びＭＯＳトランジスタ（ｎＭＯＳ２０，２１）の動作の高速化を目指した微細化に伴う閾値電圧のばらつきなどを解決する必要がある。

そこで、差動対トランジスタであるｎＭＯＳ２０，２１の閾値電圧のばらつきに起因したオフセットをキャンセルするために、オフセットキャンセル２５，２６を用いてｎＭＯＳ２０，２１のドレイン電流が制御される。すなわち、オフセットキャンセル２５は、オフセットキャンセル制御回路３からのオフセットキャンセル制御信号ｃ１によりｎＭＯＳ２０のドレイン電流を制御し、オフセットキャンセル２６は、オフセットキャンセル制御信号ｃ２によりｎＭＯＳ２１のドレイン電流を制御する。これにより、ｎＭＯＳ２０，２１の閾値電圧のばらつきに起因したオフセットがキャンセルされる。また、図２中の多値判定付きサンプリングラッチ２も多値判定付きサンプリングラッチ１と同様の構成である。多値判定付きサンプリングラッチ２内のオフセットキャンセル２５は、オフセットキャンセル制御回路４からのオフセットキャンセル制御信号ｄ１によりｎＭＯＳ２０のドレイン電流を制御する。多値判定付きサンプリングラッチ２内のオフセットキャンセル２６は、オフセットキャンセル制御回路４からのオフセットキャンセル制御信号ｄ２によりｎＭＯＳ２１のドレイン電流を制御する。このため、多値判定付きサンプリングラッチ２のｎＭＯＳ２０，２１の閾値電圧のばらつきに起因したオフセットがキャンセルされる。

図４は、図２に示したデータ受信装置の動作を説明するタイムチャートである。図４では、第１のアイ開口部がＢ１，Ｂ２，…で示され、第２のアイ開口部がＡ１，Ａ２，…で示されている。このデータ受信装置では、送信データレートと同じ周波数のクロック信号が必要となる。たとえば、送信データレートが１０Ｇｂ／ｓであれば、クロック信号ＣＬＫとして１０ＧＨｚが必要となる。そして、クロック信号ＣＬＫの立上がりのタイミングで第１及び第２のアイ開口部が２つの多値判定付きサンプリングラッチ１，２で判定され、判定信号ａ，ｂが出力される。判定信号ａ，ｂは、デコーダ５でデコードされ、送信データが復元される。

ここで、データ受信装置をさらに高速に動作させる方式として、判定に用いるタイミングを１つのクロック信号から得るのではなく、多数のクロック信号から得る並列化方式が知られている。図５は、並列化方式のデータ受信装置の電気的構成を示すブロック図であり、図２中の要素と共通の要素には共通の符号が付されている。このデータ受信装置では、図２に示したデータ受信装置の構成に加え、多値判定付きサンプリングラッチ３１，３２と、オフセットキャンセル制御回路３３，３４と、インバータ３５と、フリップフロップ３６，３７，３８，３９が設けられ、図２中のデコーダ５に代えてデコーダ５Ａが設けられている。

図６は、図５に示したデータ受信装置の動作を説明するタイムチャートである。

このデータ受信装置では、図６に示すように、送信データレートの半分の速度の２つのクロック信号ＣＬＫ，ＣＬＫＢが用いられ、同クロック信号ＣＬＫ，ＣＬＫＢの位相は０度及び１８０度となっている。そして、多値判定付きサンプリングラッチ１，２にて、クロック信号ＣＬＫの立上がりのタイミングでデュオ・バイナリデータｄａｔが判定されると共に、多値判定付きサンプリングラッチ３１，３２にて、クロック信号ＣＬＫＢの立上がりのタイミングでデュオ・バイナリデータｄａｔが判定され、判定信号ａ，ｂ，ｅ，ｆが出力される。判定信号ａ，ｂ，ｅ，ｆは、フリップフロップ３６，３８，３７，３９によりクロック信号ＣＬＫに同期してデコーダ５Ａに送出され、デコーダ５Ａで送信データが復元される。

このように多位相の多数のクロック信号を用いてデータ受信装置を動作させると、クロック信号や多値判定付きサンプリングラッチの動作速度が抑えられると共に、データ受信装置の高速動作が可能になる。ところが、データ受信装置の動作速度が抑制されても、伝送されてくる受信データの速度は変わらないため、受信データの高速化や長距離伝送に伴って同受信データのアイ開口部が小さくなり、多値判定付きサンプリングラッチ１，２，３１，３２のＭＯＳトランジスタの閾値電圧のばらつきに起因した誤動作を防ぐことはできない。このため、ＭＯＳトランジスタの閾値電圧のばらつきへの対策として、オフセットキャンセル機能（すなわち、オフセットキャンセル制御回路）は不可欠である。

そして、そのオフセットキャンセル機能は、各多値判定付きサンプリングラッチ毎に必要であり、データ受信装置中の回路の並列化に応じて多値判定付きサンプリングラッチの数が増加し、この増加に応じてオフセットキャンセル制御回路の数も増加する。さらに、クロック信号を４相クロックや８相クロックなどとして並列化を推進すると、データ受信装置の動作速度はさらに低減され、高速動作が可能になる。しかしながら、並列化することで、多値判定付きサンプリングラッチの数が増加、すなわち、受信データが入力される差動対トランジスタの数が増加し、これらのトランジスタの特性のばらつきを補正するオフセットキャンセル制御回路も増加する。

上記のデータ受信装置の他、従来、この種の技術としては、たとえば、次のような文献に記載されたものがある。

特許文献１に記載されたＡ／Ｄ変換器は、電圧比較回路に対して独立にオフセットを検出し、それに応じたキャンセル信号を発生するオフセットキャンセル回路を備えている。電圧比較回路は、信号電圧とリファレンス電圧とを比較し、電圧比較回路の入力のオフセットを相殺するための逆オフセットをオフセットキャンセル信号に基づいてオフセットに加算する。リファレンス電圧は分圧回路で生成される。スイッチ回路は、オフセット検出期間に各電圧比較回路のリファレンス電圧入力端子及び信号電圧入力端子に向けて信号電圧を供給し、電圧比較回路は、その入力オフセットに応じた比較結果を出力する。オフセットキャンセル回路は、その比較結果に基づいてオフセットキャンセル信号を生成する。

特許文献２に記載された差動増幅器では、差動対のドレインに相補電流を注入してオフセットをキャンセルする電流源が設けられている。

特許文献３に記載された多値識別回路では、入力多値信号がオフセット調節機能付直流増幅器で増幅される。この増幅出力がＡ／Ｄ変換器で識別されて少なくとも（Ｎ＋２）ビットで出力される。

特許文献４に記載されたデュオバイナリＡＭ・ＰＳＫ復調回路では、ベースバンド信号の３値の判定を行う２つの比較回路と、２値の判定を行う１つの比較回路とが設けられている。３値をとるのは、ある特定のパターンのときであることを利用し、これを一致検出回路が検出し、それ以外の大部分のときは、２値の判定を行う比較回路の出力に切り替えることにより、サンプリングクロックのジッタ、波形歪み、雑音などによる判定誤り率が軽減される。
特開２０００−１６５２４１号公報 特開平０９−１３０１７２号公報 特公平０６−０１１１２２号公報 特公平０６−０９１５６０号公報

しかしながら、上記従来のデータ受信装置では、次のような問題点があった。

すなわち、デュオ・バイナリ伝送では、高速化の阻害要因となる信号減衰や符号間干渉によるタイミング劣化を抑制することが可能であるが、高速化や伝送距離の長距離化に伴ってアイ開口部が減少する。この減少したアイ開口部を正確に受信するために、図２のデータ受信装置では、入力側の差動対トランジスタの間の閾値電圧のばらつきに起因したオフセットをキャンセルする機構が必要となる。デュオ・バイナリ伝送の場合、第１のアイ開口部と第２のアイ開口部とを判定する必要があるため、データ受信装置は２つの多値判定付きサンプリングラッチを必要とし、これに伴って、オフセットキャンセル機構も２つ、オフセットキャンセル機構を制御する制御回路も２つ必要となる。さらに、データ受信装置を高速動作させるために、複数の同データ受信回路を並列化し、クロック信号やサンプリングラッチの動作を低速化すると、並列化した分だけオフセットキャンセル機構が増加し、これらを制御するオフセットキャンセル制御回路も増加する。このため、回路規模が大きくなると共に、消費電力が増加するという問題点がある。

また、特許文献１に記載されたＡ／Ｄ変換器は、デュオ・バイナリデータを入力するものではないため、この発明とは構成や目的が異なり、上記の問題点は、改善されない。

特許文献２に記載された差動増幅器では、差動対のドレインに相補電流が注入されるようになっているので、この発明に用いられる差動増幅器とハード構成が類似しているが、デュオ・バイナリデータを入力するものではないため、この発明とは構成や目的が異なり、上記の問題点は、改善されない。

特許文献３に記載された多値識別回路では、オフセット調節機能付直流増幅器が設けられているので、この発明に用いられる差動増幅器とハード構成が類似しているが、デュオ・バイナリデータを入力するものではないため、この発明とは構成や目的が異なり、上記の問題点は、改善されない。

特許文献４に記載されたデュオバイナリＡＭ・ＰＳＫ復調回路は、サンプリングクロックのジッタ、波形歪み、雑音などによる判定誤り率を軽減するものであるため、この発明とは構成や目的が異なり、上記の問題点は、改善されない。

この発明は、上述の事情に鑑みてなされたもので、回路規模及び消費電力が低減されるデータ受信装置及び該データ受信装置を備えた半導体集積回路を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、デュオ・バイナリデータを受信するデータ受信装置に係り、受信した前記デュオ・バイナリデータを所定の利得で増幅して出力する増幅回路と、該増幅回路の出力信号のオフセットをキャンセルするオフセットキャンセル部と、前記増幅回路の出力信号を、第１の参照電圧と前記第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部とを備えてなることを特徴としている。

請求項２記載の発明は、請求項１記載のデータ受信装置に係り、前記デュオ・バイナリデータは、差動データで構成され、前記増幅回路は、前記差動データを入力する２つのトランジスタを有し、該差動データを増幅して出力信号を差動で出力する差動増幅器で構成され、前記オフセットキャンセル部は、前記各トランジスタの出力部に流れる電流を制御することにより、前記出力信号のオフセットをキャンセルする構成とされていることを特徴としている。

請求項３記載の発明は、請求項２記載のデータ受信装置に係り、前記データ判定部は、前記増幅回路の出力信号を、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであることを判定する第１の多値判定回路と、該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、前記増幅回路の出力信号を、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチとから構成されていることを特徴としている。

請求項４記載の発明は、デュオ・バイナリデータを受信するデータ受信装置に係り、前記受信したデュオ・バイナリデータを、第１の参照電圧と前記第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部を備え、該データ判定部は、前記受信したデュオ・バイナリデータを、前記第１の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであるかを判定する第１の多値判定回路と、該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、前記受信したデュオ・バイナリデータを、前記第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチとから構成されていることを特徴としている。

請求項５記載の発明は、請求項４記載のデータ受信装置に係り、前記第１の多値判定回路は、自回路の前記第１の判定信号のオフセットをキャンセルする第１のオフセットキャンセル部を含み、前記第２の多値判定回路は、自回路の前記第２の判定信号のオフセットをキャンセルする第２のオフセットキャンセル部を含むことを特徴としている。

請求項６記載の発明は、請求項４又は５記載のデータ受信装置に係り、前記デュオ・バイナリデータは、差動データで構成され、前記第１及び第２の多値判定回路は、それぞれ、前記差動データを入力する２つのトランジスタを有し、前記差動データを増幅して出力信号を差動で出力する差動増幅器を有し、前記第１及び第２のオフセットキャンセル部は、それぞれ、前記各差動増幅器の前記各トランジスタの出力部に流れる電流を制御することにより、前記第１及び第２の判定信号のオフセットをキャンセルする構成とされていることを特徴としている。

請求項７記載の発明は、請求項６記載のデータ受信装置に係り、前記データ判定部は、前記受信したデュオ・バイナリデータを、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであるかを判定する第１の多値判定回路と、該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、前記受信したデュオ・バイナリデータを、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチとから構成されていることを特徴としている。

請求項８記載の発明は、請求項４、５、６又は７記載のデータ受信装置に係り、前記第１のサンプリングラッチは、前記第１の判定信号を、位相の異なる複数のクロック信号に同期してそれぞれラッチする複数のラッチ回路で構成され、前記第２のサンプリングラッチは、前記第２の判定信号を、前記複数のクロック信号に同期してそれぞれラッチする複数のラッチ回路で構成されていることを特徴としている。

請求項９記載の発明は、半導体集積回路に係り、請求項１乃至８のいずれか一に記載のデータ受信装置を備えることを特徴としている。

この発明の構成によれば、デュオ・バイナリデータを増幅回路で増幅した出力信号がデータ判定部でサンプリングされることにより判定されるので、データ判定部における誤判定が低減される。また、増幅回路が、自回路の前記出力信号のオフセットをキャンセル可能な構成とされた場合、データ判定部における誤判定がより低減される。また、増幅回路の出力信号のオフセットをキャンセルする構成は１つのみで良いため、当該データ受信装置を半導体集積回路中に組み込んだとき、同半導体集積回路中のオフセットキャンセル機構及び制御回路の占有する面積が小さくて済み、消費電力も低減できる。

また、データ判定部は、第１の多値判定回路と、第１のサンプリングラッチと、第２の多値判定回路と、第２のサンプリングラッチとから構成されているので、第１及び第２の多値判定回路の動作速度を向上させることができる。また、データ判定部は、デュオ・バイナリデータを、第１の参照電圧（又は、第１及び第２の参照電圧）を用いてサンプリングすることにより、そのデュオ・バイナリデータが高レベル又は中間レベルであるかを判定する第１の多値判定回路と、同第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、同デュオ・バイナリデータを、第２の参照電圧（又は、第１及び第２の参照電圧）を用いてサンプリングすることにより、そのデュオ・バイナリデータが低レベル又は中間レベルであるかを判定する第２の多値判定回路と、同第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチとから構成されているので、オフセットをキャンセルする構成が２つ必要となるが、増幅回路がないため、消費電力を低減できる。また、増幅回路は、差動データで構成されたデュオ・バイナリデータを増幅して出力信号を差動で出力する差動増幅器で構成されているので、各部の信号のノイズや歪が低減され、データ判定部における誤判定をより低減できる。第１及び第２の多値判定回路は、差動データで構成されたデュオ・バイナリデータを増幅して出力信号を差動で出力する差動増幅器を有しているので、データ判定部における誤判定をより低減できる。

図１は、デュオ・バイナリ伝送された受信データの波形図である。 図２は、デュオ・バイナリ伝送されたデータを受信するデータ受信装置の電気的構成を示すブロック図である。 図３は、図２中の多値判定付きサンプリングラッチ１の電気的構成を示す回路図ある。 図４は、図２に示したデータ受信装置の動作を説明するタイムチャートである。 図５は、並列化方式のデータ受信装置の電気的構成を示すブロック図である。 図６は、図５に示したデータ受信装置の動作を説明するタイムチャートである。 図７は、この発明の第１の実施例であるデータ受信装置の要部の電気的構成を示すブロック図である。 図８は、図７中のアンプ４１の電気的構成を示す回路図である。 図９は、図７中の多値判定付きサンプリングラッチ４３の電気的構成を示す回路図である。 図１０は、図７に示したデータ受信装置の動作を説明するための各部の信号のタイムチャートである。 図１１は、この発明の第２の実施例であるデータ受信装置の要部の電気的構成を示すブロック図である。 図１２は、図１１中の多値判定回路８１の電気的構成を示す回路図である。 図１３は、図１１中のサンプリングラッチ８２の電気的構成を示す回路図である。 図１４は、この発明の第３の実施例であるデータ受信装置の要部の電気的構成を示すブロック図である。 図１５は、図１４中のオフセットキャンセル付き多値判定回路８１Ａの電気的構成を示す回路図である。 図１６は、図１４に示したデータ受信装置を並列化した構成のデータ受信装置の電気的構成を示すブロック図である。 図１７は、図１６に示したデータ受信装置の動作を説明するタイムチャートである。

符号の説明

４１ アンプ（増幅回路）
４２，８５ オフセットキャンセル制御回路（データ受信装置の一部）
４３，４４ 多値判定付きサンプリングラッチ（データ判定部）
４５，４５Ａ デコーダ（データ受信装置の一部）
５１，５２ ｎＭＯＳ（増幅回路の一部）
５３，５４ 抵抗（増幅回路の一部）
５５ ｎＭＯＳ（増幅回路の一部）
５６，５７，９８，９９ オフセットキャンセル（増幅回路の一部）
８１，８３ 多値判定回路（データ判定部）
８１Ａ，８３Ａ オフセットキャンセル付き多値判定回路（データ判定部）
８２，８４，１０１，１０２ サンプリングラッチ（ラッチ回路）

本発明の一実施形態は、デュオ・バイナリデータをアンプで増幅した出力信号が多値判定付きサンプリングラッチでサンプリングされることにより、デュオ・バイナリデータの値が判定され、また、多値判定及びオフセットキャンセルを同一の回路で行うオフセットキャンセル付き多値判定回路が設けられているデータ受信装置及び該データ受信装置を備えた半導体集積回路である。

図７は、この発明の第１の実施例であるデータ受信装置の要部の電気的構成を示すブロック図である。

この例のデータ受信装置は、同図に示すように、アンプ４１と、オフセットキャンセル制御回路４２と、多値判定付きサンプリングラッチ４３，４４と、デコーダ４５とから構成されている。アンプ４１は、図示しない送信機から送信されたデュオ・バイナリデータｄａｔを受信して所定の利得で増幅して出力信号ｐを生成する。デュオ・バイナリデータｄａｔは、高レベル（“２”）、低レベル（“０”）及び中間レベル（“１”）からなる３値データを有している。

また、アンプ４１は、出力信号ｐのオフセットをキャンセル可能な構成とされ、特に、この実施例では、デュオ・バイナリデータｄａｔは、差動データで構成され、アンプ４１は、この差動データを入力する２つのトランジスタを有し、同差動データを増幅して出力信号ｐを差動で出力する差動増幅器で構成され、かつ、オフセットキャンセル制御回路４２からのオフセットキャンセル制御信号ｃ１，ｃ２に基づいて、同各トランジスタの出力部に流れる電流を制御することにより、出力信号ｐのオフセットをキャンセルする。また、アンプ４１の受信するデータがデュオ・バイナリデータであるため、アンプ４１の動作周波数帯域は、送信データレートの２／３の周波数帯域で良い。たとえば、送信データレートが１０Ｇｂｐｓの場合、通常の２値データであれば、アンプ４１は１０Ｇｂｐｓデータのシンボルレートである５ＧＨｚの周波数帯域を必要とするが、デュオ・バイナリデータの場合、アンプ４１は、５ＧＨｚの２／３である３．３ＧＨｚ程度の周波数帯域を有していれば良い。このため、通常、動作速度の高いサンプリングラッチの手前に同サンプリングラッチに比べて動作速度が遅いアンプを設けると、受信装置の高速動作を制限する要因となるのに対して、デュオ・バイナリ伝送の場合では、アンプ４１を設けても、動作速度の低下が生じない。

多値判定付きサンプリングラッチ４３は、アンプ４１の出力信号ｐを、中間レベル及び高レベルを判別するための比較的高レベルの参照電圧Vref+に基づいてサンプリングすることにより、出力信号ｐのデータを判定して判定信号ａを差動で出力する。多値判定付きサンプリングラッチ４４は、アンプ４１の出力信号ｐを、中間レベル及び低レベルを判別するための比較的低レベルの参照電圧Vref-に基づいてサンプリングすることにより、出力信号ｐのデータを判定して判定信号ｂを差動で出力する。なお、Vref-は、Vref+より電圧レベルが低い。デコーダ４５は、判定信号ａ，ｂをデコードすることにより、本来送られてくる送信データを復元する。また、このデータ受信装置は、半導体集積回路中に備えられている。

図８は、図７中のアンプ４１の電気的構成を示す回路図である。

アンプ４１は、図８に示すように、ｎＭＯＳ５１，５２と、抵抗５３，５４と、ｎＭＯＳ５５と、オフセットキャンセル５６，５７とから構成されている。ｎＭＯＳ５１，５２は、デュオ・バイナリデータｄａｔの差動データを入力する。ｎＭＯＳ５５は、ゲート電極に電流源バイアスが掛けられ、定電流回路として動作する。オフセットキャンセル５６，５７は、たとえばＭＯＳトランジスタのソースホロアなどによる可変抵抗部で構成され、オフセットキャンセル制御回路４２からのオフセットキャンセル制御信号ｃ１，ｃ２に基づいて電流を制御する。

アンプ４１では、オフセットキャンセル制御回路４２からのオフセットキャンセル制御信号ｃ１に基づいてオフセットキャンセル５６を流れる電流が制御され、また、オフセットキャンセル制御回路４２からのオフセットキャンセル制御信号ｃ２に基づいてオフセットキャンセル５７を流れる電流が制御される。そして、ｎＭＯＳ５１のドレイン電流にオフセットキャンセル５６の電流が加算されることによりｎＭＯＳ５１の出力部に流れる電流が制御されると共に、ｎＭＯＳ５２のドレイン電流にオフセットキャンセル５７の電流が加算されることによりｎＭＯＳ５２の出力部に流れる電流が制御され、ｎＭＯＳ５１，５２の閾値電圧のばらつきなどに起因するオフセットがキャンセルされた差動の出力信号ｐが端子ＯＵＴ，ＯＵＴＢから出力される。

図９は、図７中の多値判定付きサンプリングラッチ４３の電気的構成を示す回路図である。

多値判定付きサンプリングラッチ４３は、図９に示すように、ｐＭＯＳ６１，６２，６３，６４，６５，６６，６７と、ｎＭＯＳ６８，６９，７０，７１，７２，７３，７４とから構成されている。多値判定付きサンプリングラッチ４３は、クロックＣＬＫが入力されたとき、アンプ４１の差動の出力信号ｐと参照電圧Vref+ ，Vref- との微小な大小関係を判定する。すなわち、クロックＣＬＫが低レベル（“Ｌ”、ほぼ電源電位Ｖｅｅのレベル）のとき、ｎＭＯＳ７４がオフ状態になると共に、ｐＭＯＳ６１，６２，６６，６７がオン状態となることによって、端子ＯＵＴ，ＯＵＴＢ及びノードＸ，Ｙが電源電位Ｖｃｃのレベルにプリチャージされる。つまり、クロックＣＬＫが低レベルのとき、Ｖ（Ｘ）＝Ｖ（Ｙ）＝Ｈ、及び、Ｖ（ＯＵＴ）＝Ｖ（ＯＵＴＢ）＝Ｈの状態となる。

このプリチャージされている状態で、データ対（差動の出力信号ｐ／参照電圧Vref+ ，Vref- ）に差があるときにクロックＣＬＫが高レベル（“Ｈ”、ほぼ電源電位Ｖｃｃのレベル）になると、ノードＸ／Ｙの電位の下がり方に差分が生じる。そして、ｐＭＯＳ６３，６４，６５とｎＭＯＳ６８，６９とで構成されるラッチが、この差分を最終的にＶ（ＯＵＴ）＝Ｈ、かつＶ（ＯＵＴＢ）＝Ｌ、又は、Ｖ（ＯＵＴ）＝Ｌ、かつＶ（ＯＵＴＢ）＝Ｈの状態にまで増大させる。なお、多値判定付きサンプリングラッチ４４も、同様の構成になっているが、参照電圧Vref+ はｎＭＯＳ７２のゲートに印加され、参照電圧Vref- がｎＭＯＳ７３のゲートに印加されるようになっている。

図１０は、図７に示したデータ受信装置の動作を説明するための各部の信号のタイムチャートであり、縦軸に論理レベル、及び横軸に時間がとられている。

この図を参照して、この例のデータ受信装置の動作について説明する。

このデータ受信装置では、送信されたデュオ・バイナリデータｄａｔがアンプ４１で増幅され、出力信号ｐが出力される。出力信号ｐは、図１０に示すように、従来の図１中の第１のアイ開口部Ｂ１，Ｂ２，…、及び第２のアイ開口部Ａ１，Ａ２，…が増幅されたものとして表示される。また、オフセットキャンセル制御回路４２からのオフセットキャンセル制御信号ｃ１，ｃ２に基づいて、アンプ４１の出力信号ｐのオフセットがキャンセルされる。そして、アンプ４１の出力信号ｐに関して、クロック信号ＣＬＫの立上がりのタイミングで、第１及び第２のアイ開口部が、多値判定付きサンプリングラッチ４３，４４で参照電圧Vref+ ，Vref- に基づいてサンプリングされることにより、出力信号ｐの値が判定され、判定信号ａ，ｂが出力される。判定信号ａ，ｂは、デコーダ４５でデコードされ、本来送られてくる送信データが復元される。

以上のように、この第１の実施例では、デュオ・バイナリデータｄａｔをアンプ４１で増幅した出力信号ｐが多値判定付きサンプリングラッチ４３，４４でサンプリングされることにより、出力信号ｐのデータが判定されるので、多値判定付きサンプリングラッチ４３，４４の特性にばらつきがあっても、誤判定が低減される。また、アンプ４１では、オフセットキャンセル制御回路４２のオフセットキャンセル制御信号ｃ１，ｃ２に基づいて、出力信号ｐのオフセットがキャンセルされるので、多値判定付きサンプリングラッチ４３，４４における誤判定がより低減される。また、オフセットキャンセル制御回路４２も、１つのみで良い。このため、このデータ受信装置を半導体集積回路中に組み込んだとき、同半導体集積回路中のオフセットキャンセル機構及び制御回路の占有する面積が小さくて済み、消費電力も低く抑えられる。また、アンプ４１は、差動データで構成されたデュオ・バイナリデータｄａｔを増幅して出力信号ｐを差動で出力する差動増幅器で構成されているので、各部の信号のノイズや歪が低減され、多値判定付きサンプリングラッチ４３，４４における誤判定がさらに低減される。

図１１は、この発明の第２の実施例であるデータ受信装置の要部の電気的構成を示すブロック図であり、第１の実施例を示す図７中の要素と共通の要素には共通の符号が付されている。

この例のデータ受信装置では、図１１に示すように、図７中の多値判定付きサンプリングラッチ４３，４４に代えて、多値判定回路８１，８３及びサンプリングラッチ８２，８４が設けられている。多値判定回路８１は、アンプ４１の出力信号ｐを、参照電圧Vref+に基づいてサンプリングすることにより、出力信号ｐのデータを判定して判定信号ｕを出力する。サンプリングラッチ８２は、判定信号ｕをクロック信号ＣＬＫに同期してラッチして判定信号ａとして出力する。多値判定回路８３は、アンプ４１の出力信号ｐを、参照電圧Vref-に基づいてサンプリングすることにより、出力信号ｐのデータを判定して判定信号ｖを出力する。サンプリングラッチ８４は、判定信号ｖをクロック信号ＣＬＫに同期してラッチして判定信号ｂとして出力する。他は、図７に示した構成と同様の構成である。

図１２は、図１１中の多値判定回路８１の電気的構成を示す回路図である。

この多値判定回路８１は、図１２に示すように、ｎＭＯＳ９１，９２と、抵抗９３，９４と、ｎＭＯＳ９５，９６，９７とから構成されている。なお、多値判定回路８３も、同様の構成になっているが、参照電圧Vref+ はｎＭＯＳ９６のゲートに印加され、参照電圧Vref- がｎＭＯＳ９７のゲートに印加されるようになっている。

図１３は、図１１中のサンプリングラッチ８２の電気的構成を示す回路図であり、第１の実施例を示す図９中の要素と共通の要素には共通の符号が付されている。

このサンプリングラッチ８２では、図１３に示すように、図９中のｎＭＯＳ７２，７３が削除された構成となっている。他は、図９に示した構成と同様の構成である。なお、サンプリングラッチ８４も、同様の構成である。

このデータ受信装置では、多値判定回路８１，８３からのデータ対（差動の出力信号ｐ／参照電圧Vref+ ，Vref- ）に差があるとき、ノードＸ／Ｙの電位に差分が生じる。この差分が判定信号ｕ，ｖとしてサンプリングラッチ８２，８４に送出される。そして、サンプリングラッチ８２，８４内で、ｐＭＯＳ６３，６４，６５とｎＭＯＳ６８，６９とで構成されるラッチが、判定信号ｕ，ｖを、最終的にＶ（ＯＵＴ）＝Ｈ、かつＶ（ＯＵＴＢ）＝Ｌ、又は、Ｖ（ＯＵＴ）＝Ｌ、かつＶ（ＯＵＴＢ）＝Ｈの状態にまで増大させ、判定信号ａ，ｂが出力される。判定信号ａ，ｂは、デコーダ４５でデコードされ、本来送られてくる送信データが復元される。

以上のように、この第２の実施例では、図７中の多値判定付きサンプリングラッチ４３，４４に代えて、多値判定回路８１，８３及びサンプリングラッチ８２，８４が設けられているので、第１の実施例の利点に加え、多値判定回路８１，８３の入力差動対ＭＯＳトランジスタ（ｎＭＯＳ９１，９２）のゲインが全てデータ判定に用いられるため、多値判定回路８１，８３の動作速度が向上する。

図１４は、この発明の第３の実施例であるデータ受信装置の要部の電気的構成を示すブロック図であり、図１１中の要素と共通の要素には共通の符号が付されている。

この例のデータ受信装置では、図１４に示すように、図１１中のアンプ４１が省略され、多値判定回路８１，８３に代えて、オフセットキャンセル付き多値判定回路８１Ａ，８３Ａが設けられると共に、オフセットキャンセル制御回路４２と同様のオフセットキャンセル制御回路８５が設けられている。オフセットキャンセル付き多値判定回路８１Ａ，８３Ａは、デュオ・バイナリデータｄａｔを、参照電圧Vref+ ，Vref- に基づいてサンプリングすることにより、デュオ・バイナリデータｄａｔの値を判定して判定信号ｕ，ｖを出力する。

また、多値判定回路８１Ａ，８３Ａは、判定信号ｕ，ｖのオフセットをキャンセル可能な構成とされ、また、デュオ・バイナリデータｄａｔは、差動データで構成され、多値判定回路８１Ａ，８３Ａは、この差動データを入力する２つのトランジスタを有し、差動データを増幅して出力信号を差動で出力する差動増幅器で構成され、かつ、オフセットキャンセル制御回路４２，８５からのオフセットキャンセル制御信号ｃ１，ｃ２，ｄ１，ｄ２に基づいて、同各トランジスタの出力部に流れる電流を制御することにより、判定信号ｕ，ｖのオフセットをキャンセルする。他は、図１１に示した構成と同様の構成である。

図１５は、図１４中のオフセットキャンセル付き多値判定回路８１Ａの電気的構成を示す回路図であり、第２の実施例を示す図１２中の要素と共通の要素には共通の符号が付されている。

オフセットキャンセル付き多値判定回路８１Ａでは、図１５に示すように、図１２に示した多値判定回路８１に、図８中のオフセットキャンセル５６，５７と同様のオフセットキャンセル９８，９９が付加されている。多値判定回路８３Ａも、オフセットキャンセル制御信号ｄ１，ｄ２に基づいて判定信号ｖのオフセットをキャンセルする構成とされている。他は、図１２に示した構成と同様の構成である。

図１６は、図１４に示したデータ受信装置を並列化した構成のデータ受信装置の電気的構成を示すブロック図である。

このデータ受信装置では、図１４に示したデータ受信装置の構成に加え、サンプリングラッチ１０１，１０２、インバータ１０３、及びフリップフロップ１０４，１０５，１０６，１０７が設けられ、デコーダ４５に代えて、デコーダ４５Ａが設けられている。インバータ１０３は、クロック信号ＣＬＫを反転してクロック信号ＣＬＫＢを出力する。サンプリングラッチ１０１，１０２は、多値判定回路８１Ａ，８３Ａからの判定信号ｕ，ｖをクロック信号ＣＬＫＢに同期してラッチして判定信号ｅ，ｆとして出力する。フリップフロップ１０４，１０５，１０６，１０７は、判定信号ａ，ｂ，ｅ，ｆをクロック信号ＣＬＫに同期してデコーダ４５Ａに送出する。デコーダ４５Ａは、判定信号ａ，ｂ，ｅ，ｆをデコードすることにより、本来送られてくる送信データを復元する。

図１７は、図１６に示したデータ受信装置の動作を説明するタイムチャートである。

このデータ受信装置では、図１７に示すように、クロック信号ＣＬＫ，ＣＬＫＢの２つのクロック信号を用いることで、動作速度が半減する。このような並列化された構成のデータ受信装置では、従来は、図５に示す構成のように、４つの多値判定付きサンプリングラッチが必要となり、その結果、オフセットキャンセル機構とオフセットキャンセル制御回路がそれぞれ４つ必要となっていたが、この実施例では、オフセットキャンセル機構が２つの多値判定回路８１Ａ，８３Ａに設けられ、その結果、２つのオフセットキャンセル制御回路４２，８５で同様の機能が得られる。

以上のように、この第３の実施例では、図１１中のアンプ４１が削除され、多値判定回路８１，８３に代えて、オフセットキャンセル付き多値判定回路８１Ａ，８３Ａ及びオフセットキャンセル制御回路８５が設けられているので、オフセットキャンセル機構と制御回路がそれぞれ２つずつ必要となるが、初段のアンプがないため、消費電力が低減される。

また、多値判定回路８１Ａ，８３Ａは、差動データで構成されたデュオ・バイナリデータｄａｔを増幅して出力信号を差動で出力する差動増幅器を有しているので、サンプリングラッチ８２，８４，１０１，１０２における誤判定がより低減される。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。

たとえば、上記第３の実施例では、サンプリングラッチ８２，８４は、クロック信号ＣＬＫに同期して動作し、サンプリングラッチ１０１，１０２は、クロック信号ＣＬＫＢに同期して動作するが、さらに、位相の異なる複数のクロック信号に同期して動作する複数のサンプリングラッチを追加し、たとえば、４相や８相のクロック信号で並列に動作する構成としても良い。この場合、オフセットキャンセル機構とその制御回路の数は、サンプリングラッチの数に依存せず、図７及び図１１に示す構成では１つ、図１４及び図１６に示す構成では２つだけとなる。このため、並列化による高速動作とオフセットキャンセル機構と制御回路の低減が同時に実現される。また、上記各実施例では、デュオ・バイナリデータｄａｔ、アンプ４１の出力信号ｐ及び判定信号ａ，ｂが差動データとして平衡伝送方式により伝送されているが、不平衡伝送方式を用いても、上記実施例に準じた作用、効果が得られる。

この発明は、デュオ・バイナリ伝送されたデータを受信するデータ受信装置全般に適用できる。

Claims (9)

1. デュオ・バイナリデータを受信するデータ受信装置であって、
   受信した前記デュオ・バイナリデータを所定の利得で増幅して出力する増幅回路と、
   該増幅回路の出力信号のオフセットをキャンセルするオフセットキャンセル部と、
   前記増幅回路の出力信号を、第１の参照電圧と前記第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部とを備えたデータ受信装置。
2. 前記デュオ・バイナリデータは、差動データで構成され、
   前記増幅回路は、
   前記差動データを入力する２つのトランジスタを有し、該差動データを増幅して出力信号を差動で出力する差動増幅器で構成され、
   前記オフセットキャンセル部は、
   前記各トランジスタの出力部に流れる電流を制御することにより、前記出力信号のオフセットをキャンセルする、請求の範囲１記載のデータ受信装置。
3. 前記データ判定部は、
   前記増幅回路の出力信号を、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであるがを判定する第１の多値判定回路と、
   該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、
   前記増幅回路の出力信号を、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、
   該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチと、を含む、請求の範囲２記載のデータ受信装置。
4. デュオ・バイナリデータを受信するデータ受信装置であって、
   前記デュオ・バイナリデータを、第１の参照電圧と前記第１の参照電圧より低レベルの第２の参照電圧とに基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちのいずれの値であるかを判定するデータ判定部を備え、
   該データ判定部は、
   前記デュオ・バイナリデータを、前記第１の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであるかを判定する第１の多値判定回路と、
   該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、
   前記デュオ・バイナリデータを、前記第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、
   該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチと、を含む、データ受信装置。
5. 前記第１の多値判定回路は、
   自回路の前記第１の判定信号のオフセットをキャンセルする第１のオフセットキャンセル部を含み、
   前記第２の多値判定回路は、
   自回路の前記第２の判定信号のオフセットをキャンセルする第２のオフセットキャンセル部を含む、請求の範囲４記載のデータ受信装置。
6. 前記デュオ・バイナリデータは、差動データで構成され、
   前記第１及び第２の多値判定回路は、それぞれ、前記差動データを入力する２つのトランジスタを有し、前記差動データを増幅して出力信号を差動で出力する差動増幅器を有し、
   前記第１及び第２のオフセットキャンセル部は、それぞれ、
   前記各差動増幅器の前記各トランジスタの出力部に流れる電流を制御することにより、前記第１及び第２の判定信号のオフセットをキャンセルする、請求の範囲４又は５記載のデータ受信装置。
7. 前記データ判定部は、
   前記デュオ・バイナリデータを、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの高レベル又は中間レベルであるがを判定する第１の多値判定回路と、
   該第１の多値判定回路の第１の判定信号をラッチする第１のサンプリングラッチと、
   前記デュオ・バイナリデータを、前記第１及び第２の参照電圧に基づいてサンプリングすることにより、前記受信したデュオ・バイナリデータが前記デュオ・バイナリデータを構成する３値のうちの低レベル又は中間レベルであるかを判定する第２の多値判定回路と、
   該第２の多値判定回路の第２の判定信号をラッチする第２のサンプリングラッチと、を含む請求の範囲６記載のデータ受信装置。
8. 前記第１のサンプリングラッチは、
   前記第１の判定信号を、位相の異なる複数のクロック信号に同期してそれぞれラッチする複数のラッチ回路で構成され、
   前記第２のサンプリングラッチは、
   前記第２の判定信号を、前記複数のクロック信号に同期してそれぞれラッチする複数のラッチ回路で構成されている、請求の範囲４、５、６又は７記載のデータ受信装置。
9. 請求の範囲１乃至８のいずれか一に記載のデータ受信装置を備える半導体集積回路。

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