JP5454582B2 - ラッチ回路およびラッチ回路における電位補正方法 - Google Patents

Description

（関連出願についての記載）
本発明は、日本国特許出願：特願２００９−２０８２０２号（２００９年９月９日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。

本発明は、ラッチ回路およびラッチ回路における電位補正方法に関し、特に、高速な通信回路に好適なラッチ回路およびラッチ回路における電位補正方法に関する。

高速なシリアル通信回路では、伝送波形の０／１を判別するために、サンプリング型のラッチ回路（以下、サンプリングラッチという）を使用する。サンプリングラッチ１０１は、一般に図２の回路構成とされる。図２において、サンプリングラッチ１０１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１５、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１７を備える。

ＰＭＯＳトランジスタＭＰ１１は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１１のドレインに接続し、ゲートにクロック信号ＣＫが供給される。ＰＭＯＳトランジスタＭＰ１２は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１２のドレインに接続し、ゲートにクロック信号ＣＫが供給される。ＰＭＯＳトランジスタＭＰ１３は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１２のドレインに接続し、ゲートをＰＭＯＳトランジスタＭＰ１４のドレインに接続する。ＮＭＯＳトランジスタＭＮ１１は、ソースをＮＭＯＳトランジスタＭＮ１５のドレインに接続し、ゲートにデータ入力信号Ｄｉｎ１が供給される。ＮＭＯＳトランジスタＭＮ１２は、ソースをＮＭＯＳトランジスタＭＮ１１のドレインに接続し、ゲートをＰＭＯＳトランジスタＭＰ１４のドレインに接続する。ＮＭＯＳトランジスタＭＮ１５は、ソースを接地し、ゲートにクロック信号ＣＫが供給される。

ＰＭＯＳトランジスタＭＰ１７は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１３のドレインに接続し、ゲートにクロック信号ＣＫが供給される。ＰＭＯＳトランジスタＭＰ１６は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１４のドレインに接続し、ゲートにクロック信号ＣＫが供給される。ＰＭＯＳトランジスタＭＰ１５は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ１４のドレインに接続し、ゲートをＰＭＯＳトランジスタＭＰ１４のソースに接続する。ＮＭＯＳトランジスタＭＮ１３は、ソースをＮＭＯＳトランジスタＭＮ１５のドレインに接続し、ゲートにデータ入力信号Ｄｉｎ２が供給される。ＮＭＯＳトランジスタＭＮ１４は、ソースをＮＭＯＳトランジスタＭＮ１３のドレインに接続し、ゲートをＰＭＯＳトランジスタＭＰ１４のソースに接続する。

ＮＭＯＳトランジスタＭＮ１２のドレインおよびＰＭＯＳトランジスタＭＰ１３のドレインは、ＰＭＯＳトランジスタＭＰ１４のソースに接続されると共に、データ出力信号Ｄｏｕｔ１を出力する。ＮＭＯＳトランジスタＭＮ１４のドレインおよびＰＭＯＳトランジスタＭＰ１５のドレインは、ＰＭＯＳトランジスタＭＰ１４のドレインに接続されると共に、データ出力信号Ｄｏｕｔ２を出力する。

以上のような構成のサンプリングラッチ１０１において、クロック信号ＣＫがロー（Ｌ）レベルの場合、データ出力信号Ｄｏｕｔ１／Ｄｏｕｔ２は、プリチャージされ、共にハイ（Ｈ）レベルになる。クロック信号ＣＫがＨレベルになった瞬間、データ入力信号Ｄｉｎ１／Ｄｉｎ２の電圧を元にデータ出力信号Ｄｏｕｔ１／Ｄｏｕｔ２として、Ｌレベル／ＨレベルまたはＨレベル／Ｌレベルの差動信号が出力される。

このようなサンプリングラッチ１０１を用いる場合、プリチャージ時の出力電位のＨレベル／Ｈレベルが後段の回路に伝わることを防ぐために、セットリセットタイプのラッチ回路（以下、ＳＲラッチという）を使用する。ＳＲラッチは、Ｌレベル／ＨレベルまたはＨレベル／Ｌレベルが入力された場合にはそれらを出力し（スルーモード）、Ｈレベル／Ｈレベルが入力された場合には、それまでに入力されていた値を保持する（ラッチモード）ように動作する。ＳＲラッチを実現する従来技術にとして、図３に示すような２個のＮＯＲ回路ＮＯＲ１、ＮＯＲ２の入出力を互いに接続する回路が良く知られている。また、非特許文献１には、出力にノードの容量にダイナミックに電圧を保持する示す技術が開示されている。

"Ａ ２７−ｍＷ ３．６−Ｇｂ／ｓ Ｉ／Ｏ Ｔｒａｎｓｃｅｉｖｅｒ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３９，２００４，ｐｐ．６０２−６１２．

なお、上記非特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明の観点から与えられる。

ところで、高速なシリアル通信回路の内部では、出力段に高速に動作するＣＭＬ（Ｃｕｒｒｅｎｔ−ｍｏｄｅ Ｌｏｇｉｃ）型の回路（以下、ＣＭＬバッファという）がしばしば用いられる。この場合、従来のＮＯＲ回路を用いたＳＲラッチやダイナミック型ＳＲラッチを用いて、ＳＲラッチの出力をＣＭＬバッファに入力すると、遅延時間の増加や回路の動作速度の低下が生じてしまう。この原因は、一般に電流源によって差動に動作するＣＭＬバッファの入力信号レベルが、電源電圧ＶＤＤから電源電圧とＧＮＤ（０Ｖ）との間の電位ＶＬＯＷまでの電位であるのに対し、従来のＳＲラッチの出力信号レベルが電源電圧ＶＤＤからＧＮＤまでの間の電位であることに起因している。つまり、ＳＲラッチの出力がＬレベルからＨレベルに変化する場合、ＳＲラッチのＬレベルであるＧＮＤからＣＭＬバッファのＬレベルであるＶＬＯＷに達するまでに一定の時間が必要とされる。この余分な時間が原因となってＣＭＬバッファへの信号入力が遅れるため、ＣＭＬバッファの出力も信号変化に遅れが生じる。その結果、サンプリングラッチ及びＳＲラッチと後段のＣＭＬバッファでタイミングがずれ、高速動作が妨げられる。

したがって、本発明の目的は、後段のＣＭＬバッファと接続しても高速に動作可能なラッチ回路を提供することにある。

本発明の１つのアスペクト（側面）に係るラッチ回路は、第１および第２の入力端子と、出力端子と、第１および第２の入力端子の信号レベルがそれぞれ第１および第２のレベルである場合に出力端子を第１のレベルに駆動し、第１および第２の入力端子の信号レベルがそれぞれ第２および第１のレベルである場合に出力端子を第２のレベルに向けて駆動し、第１および第２の入力端子の信号レベルがそれぞれ第１のレベルである場合に出力端子をフローティング状態に制御する駆動回路と、出力端子が第２のレベルに向けて駆動される場合に出力端子の信号レベルを第１および第２のレベルの間の第３のレベルに制限する振幅制限回路と、を備え、第１および第２のレベルはハイレベル又はロウレベルのいずれかであり、且つ、互いに異なるレベルである。

本発明によれば、後段のＣＭＬバッファと接続しても信号遅延の影響をほぼ受けることなく、高速に動作可能である。

本発明の第１の実施例に係るシリアル信号受信回路の回路図である。 従来のサンプリングラッチの一例を示す回路図である。 従来のＳＲラッチの一例であるＮＯＲ型ＳＲラッチの回路図である。

本発明の実施形態に係るラッチ回路は、第１および第２の入力端子と、出力端子と、第１および第２の入力端子の信号レベルがそれぞれ第１および第２のレベルである場合に出力端子を第１のレベルに駆動し、第１および第２の入力端子の信号レベルがそれぞれ第２および第１のレベルである場合に出力端子を第２のレベルに向けて駆動し、第１および第２の入力端子の信号レベルがそれぞれ第１のレベルである場合に出力端子をフローティング状態に制御する駆動回路と、出力端子が第２のレベルに向けて駆動される場合に出力端子の信号レベルを第１および第２のレベルの間の第３のレベルに制限する振幅制限回路と、を備える。

ラッチ回路において、駆動回路は、第２の入力端子の信号レベルが第２のレベルである場合にオンとなって出力端子を第１のレベルに駆動し、第２の入力端子の信号レベルが第１のレベルである場合にオフとされる第１の第１導電型トランジスタと、第１の入力端子の信号レベルが第２のレベルである場合にオンとなって出力端子を第２のレベルに駆動し、第１の入力端子の信号レベルが第１のレベルである場合にオフとされる第１の第２導電型トランジスタと、を備え、振幅制限回路は、第１のレベルと出力端子との間に接続され、ダイオード接続される第２の第１導電型トランジスタで構成されるようにしてもよい。

ラッチ回路において、駆動回路は、第１の第２導電型トランジスタとカレントミラーを構成する第２の第２導電型トランジスタと、第１の入力端子の信号レベルが第２のレベルである場合にオンとなって第２の第２導電型トランジスタをオン状態に駆動し、第１の入力端子の信号レベルが第１のレベルである場合にオフとされる第３の第１導電型トランジスタと、をさらに備えるようにしてもよい。

ラッチ回路において、第１および第２の入力端子と、出力端子と、駆動回路と、振幅制限回路とをそれぞれ２組備え、一の組の第１および第２の入力端子は、他の組の第２および第１の入力端子とそれぞれ共通とされ、一および他の組のそれぞれの出力端子は、差動信号を後段の回路に対して出力するようにしてもよい。

ラッチ回路において、出力端子における信号レンジは、後段の回路における入力信号レンジと略同一であることが好ましい。

シリアル信号受信回路において、差動的に動作するサンプリングラッチ回路と、サンプリングラッチ回路から出力される第１および第２の出力信号をそれぞれ第１および第２の入力端子に受ける上記に記載のラッチ回路と、ＣＭＬ回路である後段の回路と、を備えるようにしてもよい。

本発明の実施形態に係るラッチ回路における電位補正方法は、セット・リセット動作するラッチ回路が後段の回路に出力する出力信号における電位を補正する方法であって、後段の回路の入力信号レンジの一方の電位とラッチモードで保持される信号電位とが異なる場合に、入力信号レンジの一方の電位に略一致するように保持される信号電位を補正する。

ラッチ回路における電位補正方法において、ラッチモードでの信号が容量に充電された電荷によりダイナミックに保持され、保持された電荷を充電／放電することで、信号電位の補正を行うようにしてもよい。

ラッチ回路における電位補正方法において、保持された信号電位のローレベルが後段の回路のロー入力レベルよりも低い場合、または保持された信号のハイレベルが後段の回路のハイ入力レベルよりも高い場合に、ゲートとドレインを接続したダイオード接続のＭＯＳトランジスタを用いて電荷を充電／放電することで保持された信号電位を補正するようにしてもよい。

以下、実施例に即し、図面を参照して詳細に説明する。

図１は、本発明の第１の実施例に係るシリアル信号受信回路の回路図である。図１において、シリアル信号受信回路は、サンプリングラッチ１１、ＳＲラッチ１２及びＣＭＬバッファ１３から構成される。

サンプリングラッチ１１は、図２において説明したサンプリングラッチ１０１と同一である。ただし、データ出力信号Ｄｏｕｔ１／Ｄｏｕｔ２は、それぞれノードＮ２、Ｎ１に出力される。

ＳＲラッチ１２は、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ３１、ＭＰ３２、ＭＰ３３を備える。ＰＭＯＳトランジスタＭＰ２１は、ソースを電源ＶＤＤに接続し、ドレインをノードＮ３に接続し、ゲートをノードＮ１に接続する。ＰＭＯＳトランジスタＭＰ２３は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ２２のドレインおよびゲートに接続し、ゲートをノードＮ２に接続する。ＮＭＯＳトランジスタＭＮ２２のソースは接地される。ＮＭＯＳトランジスタＭＮ２１は、ソースを接地し、ドレインをノードＮ３に接続し、ゲートをＮＭＯＳトランジスタＭＮ２２のドレインおよびゲートに接続する。ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、カレントミラーを構成する。ＰＭＯＳトランジスタＭＰ２２は、ソースを電源ＶＤＤに接続し、ドレインおよびゲートをノードＮ３に接続し、ダイオード接続を構成する。

ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２、ＭＰ３３は、それぞれ上記のＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ２３と同様に接続される。ただし、ＰＭＯＳトランジスタＭＰ３１のゲートは、ノードＮ２に接続され、ＰＭＯＳトランジスタＭＰ３３のゲートは、ノードＮ１に接続される。また、ＮＭＯＳトランジスタＭＮ３１、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、ノードＮ３の替わりにノードＮ４に接続される。

次に、ＳＲラッチ１２の動作について説明する。クロック信号ＣＫがＬレベルからＨレベルに変化した際、ＳＲラッチ１２はスルーモードになる。データ入力信号ＩＮ１／ＩＮ２がＬレベル／Ｈレベルの場合には、ノードＮ１／Ｎ２がＬレベル／Ｈレベルとなる。したがって、ノードＮ３に対するチャージ用のＰＭＯＳトランジスタＭＰ２１がオン状態に、ノードＮ３に対するディスチャージ用のＮＭＯＳトランジスタＭＮ２１がオフ状態になり、ノードＮ３がチャージされて電圧レベルはＶＤＤになる。

また、ノードＮ１／Ｎ２がＬレベル／Ｈレベルとなるので、ＰＭＯＳトランジスタＭＰ３１がオフ状態に、ＮＭＯＳトランジスタＭＮ３１がオン状態になり、ノードＮ４がディスチャージされて、電圧レベルはＧＮＤに向かって下がり始める。この場合、ノードＮ４の電位とＶＤＤの差分が電位補正用のＰＭＯＳトランジスタＭＰ３２の閾値電圧よりも大きくなると、ＰＭＯＳトランジスタＭＰ３２がオンし、ノードＮ４をチャージし始める。従って、ノードＮ４の電圧は、ＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ３２のバランスで決定される電位ＶＬＯＷになる。

一方、データ入力信号ＩＮ１／ＩＮ２がＨレベル／Ｌレベルの場合には、ノードＮ１／Ｎ２がＨレベル／Ｌレベルとなる。したがって、ＰＭＯＳトランジスタＭＰ２１がオフ状態に、ＮＭＯＳトランジスタＭＮ２１がオン状態になり、ノードＮ３がディスチャージされて、電圧レベルはＧＮＤに向かって下がり始める。この場合、ノードＮ３の電位とＶＤＤの差分が電位補正用のＰＭＯＳトランジスタＭＰ２２の閾値電圧よりも大きくなると、ＰＭＯＳトランジスタＭＰ２２がオンし、ノードＮ３をチャージし始める。従って、ノードＮ３の電圧は、ＮＭＯＳトランジスタＭＮ２１とＰＭＯＳトランジスタＭＰ２２のバランスで決定される電位ＶＬＯＷになる。

さらに、ノードＮ１／Ｎ２がＨレベル／Ｌレベルとなるので、ノードＮ４に対するチャージ用のＰＭＯＳトランジスタＭＰ３１がオン状態に、ノードＮ４に対するディスチャージ用のＮＭＯＳトランジスタＭＮ３１がオフ状態になり、ノードＮ４がチャージされて電圧レベルはＶＤＤになる。

次に、クロック信号ＣＫがＨレベルからＬレベルに変化すると、サンプリングラッチ出力であるノードＮ１／Ｎ２がプリチャージされてＨレベル／Ｈレベルとなり、ＳＲラッチ１２はラッチモードになる。ラッチモードでは、ＰＭＯＳトランジスタＭＰ２１、ＭＰ３１、ＮＭＯＳトランジスタＭＮ２１、ＭＮ３１が全てオフ状態になることでノードＮ３、Ｎ４の電圧が保持される。ノードＮ３あるいはノードＮ４の電位がＶＤＤの場合には、そのままＶＤＤが保持される。一方、ノードＮ３あるいはノードＮ４の電位がＶＬＯＷの場合には、ＮＭＯＳトランジスタＭＮ２１あるいはＮＭＯＳトランジスタＭＮ３１がオフ状態であるので、ノードＮ３あるいはノードＮ４の電位が上昇する。ここでＰＭＯＳトランジスタＭＰ２２、ＭＰ３２の閾値電圧をＶＴＨとすると、ノードＮ３あるいはノードＮ４の電圧が、ＶＤＤ−ＶＴＨ以上の電圧になるとＰＭＯＳトランジスタＭＰ２２あるいはＰＭＯＳトランジスタＭＰ３２がオフ状態になる。したがって、最終的なノードＮ３あるいはノードＮ４の電位は、ＶＬＯＷ’＝ＶＤＤ−ＶＴＨ付近の電位になる。

さらに、再びクロック信号ＣＫがＬレベルからＨレベルに変化して、ＳＲラッチ１２がスルーモードになると、ノードＮ３、Ｎ４の電圧は、データ入力信号ＩＮ１、ＩＮ２の電圧に応じて変化する。データ入力信号ＩＮ１／ＩＮ２がＬレベル／ＨレベルからＨレベル／Ｌレベルに変化した場合には、例えばノードＮ３の電圧は、ＶＤＤからＶＬＯＷに変化する。一方、データ入力信号ＩＮ１／ＩＮ２がＨレベル／ＬレベルからＬレベル／Ｈレベルに変化した場合には、ノードＮ３の電圧は、ＶＬＯＷ’からＶＤＤに変化する。このようにノードＮ３、Ｎ４の電圧はダイナミックに変化する。

以上のように、ＳＲラッチ１２において、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２３は、ノードＮ３に対する駆動回路として機能する。同様に、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３３は、ノードＮ４に対する駆動回路として機能する。また、それぞれダイオード接続されたＰＭＯＳトランジスタＭＰ２２、ＭＰ３２は、それぞれノードＮ３、Ｎ４における電位を制御する振幅制限回路あるいは電位補正回路として機能する。

次に、ＣＭＬバッファ１３について説明する。ＣＭＬバッファ１３は、ＮＭＯＳトランジスタＭＮ４１、４２、４３、抵抗素子Ｒ１、Ｒ２を備える。ＮＭＯＳトランジスタＭＮ４１は、ドレインを抵抗素子Ｒ１を介して電源ＶＤＤに接続し、ソースをＮＭＯＳトランジスタＭＮ４３のドレインに接続し、ゲートをノードＮ３に接続する。ＮＭＯＳトランジスタＭＮ４２は、ドレインを抵抗素子Ｒ２を介して電源ＶＤＤに接続し、ソースをＮＭＯＳトランジスタＭＮ４３のドレインに接続し、ゲートをノードＮ４に接続する。ＮＭＯＳトランジスタＭＮ４３は、ソースを接地し、ゲートにバイアス電圧Ｖｂを与え、電流源として機能する。ＮＭＯＳトランジスタＭＮ４１、ＭＮ４２のそれぞれドレインは、逆相となるデータ出力信号ＯＵＴ１、ＯＵＴ２を出力し、ＣＭＬ回路として機能する。

ここでＣＭＬバッファ１３の入力電圧レンジ、すなわち、ＮＭＯＳトランジスタＭＮ４１、４２のゲートの電圧変化範囲をＶＤＤからＶＬＯＷ’までに設定する。このように設定すれば、ノードＮ３、Ｎ４の電圧変化範囲とＣＭＬバッファ１３の入力電圧レンジとが一致し、データ出力信号ＯＵＴ１／ＯＵＴ２をノードＮ３／Ｎ４の電圧変化に対してほぼ遅れなく追従させることができる。したがって、ＣＭＬバッファ１３は、高速に動作可能となる。

なお、前述の非特許文献の開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ サンプリングラッチ
１２ ＳＲラッチ
１３ ＣＭＬバッファ
ＭＮ１１〜ＭＮ１５、ＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２、ＭＮ４１〜ＭＮ４３ ＮＭＯＳトランジスタ
ＭＰ１１〜ＭＮ１７、ＭＰ２１〜ＭＰ２３、ＭＰ３１〜ＭＰ３３ ＰＭＯＳトランジスタ
Ｒ１、Ｒ２ 抵抗素子

Claims (6)

1. 第１および第２の入力端子と、
   出力端子と、
   前記第１および第２の入力端子の信号レベルがそれぞれ第１および第２のレベルである場合に前記出力端子を前記第１のレベルに駆動し、前記第１および第２の入力端子の信号レベルがそれぞれ前記第２および第１のレベルである場合に前記出力端子を前記第２のレベルに向けて駆動し、前記第１および第２の入力端子の信号レベルがそれぞれ前記第１のレベルである場合に前記出力端子をフローティング状態に制御する駆動回路と、
   前記出力端子が前記第２のレベルに向けて駆動される場合に前記出力端子の信号レベルを前記第１および第２のレベルの間の第３のレベルに制限する振幅制限回路と、
   を備え、
   前記第１および第２のレベルはハイレベル又はロウレベルのいずれかであり、且つ、互いに異なるレベルであることを特徴とするラッチ回路。
2. 前記駆動回路は、
   前記第２の入力端子の信号レベルが前記第２のレベルである場合にオンとなって前記出力端子を前記第１のレベルに駆動し、前記第２の入力端子の信号レベルが前記第１のレベルである場合にオフとされる第１の第１導電型トランジスタと、
   前記第１の入力端子の信号レベルが前記第２のレベルである場合にオンとなって前記出力端子を前記第２のレベルに駆動し、前記第１の入力端子の信号レベルが前記第１のレベルである場合にオフとされる第１の第２導電型トランジスタと、
   を備え、
   前記振幅制限回路は、前記第１のレベルを供給する電源と前記出力端子との間に接続され、ダイオード接続される第２の第１導電型トランジスタで構成されることを特徴とする請求項１記載のラッチ回路。
3. 前記駆動回路は、
   前記第１の第２導電型トランジスタとカレントミラーを構成する第２の第２導電型トランジスタと、
   前記第１の入力端子の信号レベルが前記第２のレベルである場合にオンとなって前記第２の第２導電型トランジスタをオン状態に駆動し、前記第１の入力端子の信号レベルが前記第１のレベルである場合にオフとされる第３の第１導電型トランジスタと、
   をさらに備えることを特徴とする請求項２記載のラッチ回路。
4. 前記第１および第２の入力端子と、前記出力端子と、前記駆動回路と、前記振幅制限回路とをそれぞれ２組備え、
   一の組の前記第１および第２の入力端子は、他の組の前記第２および第１の入力端子とそれぞれ共通とされ、一および他の組のそれぞれの前記出力端子は、差動信号を後段の回路に対して出力することを特徴とする請求項１乃至３のいずれか一に記載のラッチ回路。
5. 前記出力端子における信号レンジは、前記後段の回路における入力信号レンジと略同一であることを特徴とする請求項４記載のラッチ回路。
6. 差動的に動作するサンプリングラッチ回路と、
   前記サンプリングラッチ回路から出力される第１および第２の出力信号をそれぞれ前記第１および第２の入力端子に受ける請求項４または５に記載のラッチ回路と、
   ＣＭＬ回路である前記後段の回路と、
   を備えるシリアル信号受信回路。

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