KR101905502B1 - 레벨 쉬프트 회로 - Google Patents

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KR101905502B1
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Abstract

본 발명은 레벨 쉬프트부와 등화부를 구비하는 레벨 쉬프트 회로를 제공한다. 레벨 쉬프트부는 외부로부터 입력되는 신호의 전압 레벨을 다른 크기의 전압 레벨로 변환한다. 등화부는 레벨 쉬프트부의 고주파 증폭율을 증가시켜서 노이즈를 감소시킨다.

Description

레벨 쉬프트 회로{Level shift circuit}
본 발명은 레벨 쉬프트 회로에 관한 것으로서, 특히 외부 신호를 수신하는 수신 회로에 사용될 수 있는 레벨 쉬프트 회로에 관한 것이다.
최근, 통신 기술이 급격하게 발달함에 따라 산업 전반에 걸쳐서 대부분의 시스템이 고속화되고 있다. 이러한 고속화의 요구를 충족시키기 위하여 통신 시스템에 구비되는 수신기의 신호 전송 방식도 병렬 방식에서 직렬 방식으로 변환되고 있다. 그 결과, 신호 전송 속도가 크게 빨라지고 있다.
이러한 신호 전송 방식의 변환에 대응하기 위해서 송수신기에는 다양한 기술이 적용되고 있다. 특히, 수신기에는 고속 신호에 대한 신호 왜곡을 감소시키고, 저 전력으로 신호를 전송하기 위해 SLVS (scalable low voltage signaling) 형태와 같은 그라운드 레벨을 기반으로 하는 신호를 송수신한다.
참증 특허 (한국공개특허: 2010-0107068)는 PMOS 트랜지스터로 구성된 차동 증폭기 구조의 레벨 쉬프트 회로를 개시한다. PMOS 트랜지스터는 NMOS 트랜지스터 보다 캐리어의 이동도가 낮기 때문에 신호를 고속으로 수신하기에는 부적절하며 아주 낮은 공통 모드 레벨로 인하여 증폭률이 작다는 단점을 가지고 있다
본 발명은 출력 신호의 보전 특성을 향상시킬 수 있는 레벨 쉬프트 회로를 제공한다.
본 발명에 따른 레벨 쉬프트 회로는, 외부로부터 입력되는 신호의 전압 레벨을 다른 크기의 전압 레벨로 변환하는 레벨 쉬프트부; 및 상기 레벨 쉬프트부의 고주파 증폭율을 증가시켜서 노이즈를 감소시키는 등화부를 구비한다.
본 발명에 따른 레벨 쉬프트 회로는 또한, 외부로부터 입력되는 제1 및 제2 입력 신호들을 소오스들에서 수신하는 제1 및 제2 NMOS 트랜지스터들을 구비하여 상기 제1 및 제2 입력 신호들의 전압 레벨을 다른 크기의 전압 레벨들로 변환하는 레벨 쉬프트부; 및 제1 및 제2 등화 신호들을 출력하며, 상기 제1 등화 신호를 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 드레인으로 전송하고, 상기 제2 등화 신호를 상기 제2 NMOS 트랜지스터의 게이트와 상기 제1 NMOS 트랜지스터의 드레인으로 전송하는 등화부를 구비하는 레벨 쉬프트 회로를 제공한다.
상술한 바와 같이 본 발명에 따른 레벨 쉬프트 회로는 레벨 쉬프트부에 등화부를 추가하여 신호 수신과 동시에 출력을 등화 시키는 일체형 등화기로 구성한다. 이러한 본 발명의 레벨 쉬프트 회로는 잡음에 대한 내성이 강하고, 고속 신호 및 심각한 채널 감쇠에 대응되는 높은 등화율을 가지며, 제어가 간단하다. 또한, 공통 게이트 레벨 쉬프트 동작과 동시에 등화기능이 수행됨으로 출력 신호의 보전 특성이 향상된다. 또한, 본 발명에 따른 레벨 쉬프트 회로는 저전력 고속 수신기에 유용하게 사용될 수 있고, 레벨 쉬프트 회로의 출력단에 병렬 인터페이스 회로의 스큐 제어 회로와 같은 블록이 연결되기에 유리하다.
도 1은 본 발명에 따른 레벨 쉬프트 회로의 블록도이다.
도 2는 도 1에 도시된 레벨 쉬프트 회로의 제1 실시예에 따른 회로도이다.
도 3의 (a)와 (b)는 각각 도 2에 도시된 레벨 쉬프트 회로의 저주파 영역과 고주파 영역에서 행해지는 동작을 설명하기 위한 소신호 모델의 회로도들이다.
도 4는 도 2에 도시된 레벨 쉬프트 회로의 시뮬레이션 결과를 보여주는 그래프이다.
도 5는 도 1에 도시된 레벨 쉬프트 회로의 제2 실시예에 따른 회로도이다.
도 6의 (a)와 (b)는 각각 도 5에 도시된 레벨 쉬프트 회로의 저주파 영역과 고주파 영역에서 행해지는 동작을 설명하기 위한 소신호 모델의 회로도들이다.
도 7은 도 5의 시뮬레이션 결과를 보여주는 그래프이다.
도 8은 도 1에 도시된 레벨 쉬프트 회로의 제3 실시예에 따른 회로도이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 레벨 쉬프트 회로(100)의 블록도이다. 도 1을 참조하면, 레벨 쉬프트 회로(100)는 레벨 쉬프트부(121), 스위칭부(131) 및 등화부(111)를 구비한다.
레벨 쉬프트부(121)는 외부로부터 입력되는 신호들(-Vin,Vin)의 전압 레벨들을 다른 크기의 전압 레벨들로 변환하고, 상기 전압 레벨들이 변환된 신호들(-Vout,Vout)을 외부로 출력한다.
스위칭부(131)는 레벨 쉬프트부(121)에 연결되며, 레벨 쉬프트부(121)의 활성화 여부를 제어한다. 즉, 스위칭부(131)가 활성화되면, 레벨 쉬프트부(121)가 활성화되어 레벨 쉬프팅 동작을 수행하고, 스위칭부(131)가 비활성화되면, 레벨 쉬프트부(121)도 비활성화되어 레벨 쉬프팅 동작을 수행하지 않는다.
등화부(111)는 레벨 쉬프트부(121)에 연결된다. 등화부(111)는 레벨 쉬프트부(121)의 고주파 증폭율을 증가시켜서 노이즈를 감소시킨다.
상술한 바와 같이, 본 발명은 레벨 쉬프트부(121)와 등화부(111)를 구비함으로써, 외부에서 레벨 쉬프트 회로(100)에 인가되는 제1 및 제2 입력 신호들(Vin,-Vin)은 레벨 쉬프트부(121)에 의해 그 전압 레벨들이 쉬프트되는 동시에 등화부(111)에 의해 등화된다. 다시 말하면, 제1 입력 신호들의 레벨 쉬프트 동작과 등화 동작이 동시에 이루어진다.
따라서, 본 발명의 레벨 쉬프트 회로(100)는 잡음에 대한 내성이 강하고, 고속 신호 및 심각한 채널 감쇠에 대응되는 높은 등화율을 가지며, 제어가 간단하다. 또한, 공통 게이트 레벨 쉬프트 동작과 동시에 등화기능이 수행됨으로 출력 신호의 보전 특성이 향상된다. 또한, 본 발명에 따른 레벨 쉬프트 회로(100)는 저전력 고속 수신기에 유용하게 사용될 수 있고, 레벨 쉬프트 회로(100)의 출력단에 병렬 인터페이스 회로의 스큐 제어 회로와 같은 블록이 연결되기에 유리하다.
도 2는 도 1에 도시된 레벨 쉬프트 회로(100)의 제1 실시예에 따른 회로도이다.
도 2를 참조하면, 레벨 쉬프트부(121)는 제1 및 제2 저항들(R0a,Rob)과 제1 및 제2 NMOS 트랜지스터들(MN0,MN1)을 구비한다.
제1 및 제2 저항들(R0a,Rob)의 일단들에는 전원 전압(VDD)이 인가되고, 제1 및 제2 저항들(R0a,Rob)의 타단들은 각각 제1 및 제2 NMOS 트랜지스터들(MN0,MN1)에 연결된다.
제1 NMOS 트랜지스터(MN0)의 드레인은 제1 저항(R0a)에 연결되고, 게이트는 등화부(111)에 연결되며, 소오스는 스위칭부(131)에 연결된다. 제1 NMOS 트랜지스터(MN0)의 소오스에는 레벨 쉬프트 회로(101)의 제1 입력 신호(-Vin)가 인가되고, 게이트에는 제1 바이어스 전압(BS0)이 인가되며, 드레인으로부터 레벨 쉬프트 회로(101)의 제1 출력 전압(-Vout)이 출력된다. 제1 NMOS 트랜지스터(MN0)의 게이트에는 또한 등화부(111)로부터 출력되는 제1 등화 신호가 인가된다.
제1 NMOS 트랜지스터(MN1)의 드레인은 제2 저항(R0b)에 연결되고, 게이트는 등화부(111)에 연결되며, 소오스는 스위칭부(131)에 연결된다. 제1 NMOS 트랜지스터(MN1)의 소오스에는 레벨 쉬프트 회로(101)의 제2 입력 신호(Vin)가 인가되고, 게이트에는 제2 바이어스 전압(BS1)이 인가되며, 드레인으로부터 레벨 쉬프트 회로(101)의 제2 출력 전압(Vout)이 출력된다. 제1 NMOS 트랜지스터(MN1)의 게이트에는 또한 등화부(111)로부터 출력되는 제2 등화 신호가 인가된다.
이와 같이, 레벨 쉬프트부(121)는 외부에서 입력되는 제1 및 제2 입력 신호들(-Vin,Vin)을 소오스들에서 수신하는 2개의 NMOS 트랜지스터들(Mn0,MN1)을 구비하여 제1 및 제2 입력 신호들(-Vin,Vin)의 전압 레벨들을 변환한다.
레벨 쉬프트 회로(101)는 제1 및 제1 NMOS 트랜지스터들(MN0,MN1)의 소스들을 통하여 제1 및 제2 입력 신호들(-Vin,Vin)을 수신하기 때문에 PMOS 트랜지스터들을 이용하는 구조보다 고속 신호를 처리하는데 유리하며 높은 증폭률을 얻을 수 있다. 또한, 입력 신호가 NMOS 트랜지스터의 소스로 입력될 경우, 입력 신호가 NMOS 트랜지스터의 게이트로 입력되는 경우에 비해 로드(load)가 작으며, 그에 따라 입력 신호의 입력 손실도 줄일 수 있다.
도 2를 참조하면, 스위칭부(131)는 제3 및 제4 NMOS 트랜지스터들(MN2,MN3)을 구비한다.
제3 및 제4 NMOS 트랜지스터들(MN2,MN3)의 드레인들은 각각 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0) 및 제2 NMOS 트랜지스터(MN1)에 연결되고, 게이트들은 서로 연결되며, 소오스들은 접지단(GND)에 연결된다. 제3 및 제4 NMOS 트랜지스터들(MN2,MN3)의 게이트들에 제3 바이어스 전압(BS2)이 인가된다. 따라서, 제3 바이어스 전압(BS2)에 의해 제3 및 제4 NMOS 트랜지스터들(MN2,MN3)이 턴온되거나 턴오프된다. 레벨 쉬프트 회로(101)가 정상 동작시에, 스위칭부(131)는 활성화되고, 레벨 쉬프트 회로(101)가 정상 동작하지 않을 때 스위칭부(131)는 비활성화된다. 스위칭부(131)는 제3 및 제4 NMOS 트랜지스터들(MN2,MN3)이 턴온될 때, 활성화된다. 스위칭부(131)가 활성화될 때, 제3 및 제4 NMOS 트랜지스터들(MN2,MN3)은 전류원의 기능을 수행한다. 즉, 스위칭부(131)가 활성화될 때, 레벨 쉬프트부(121)로부터 스위칭부(131)를 통해서, 일정한 전류가 흐르게 된다.
도 2를 참조하면, 등화부(111)는 차동 증폭부(113)와 제1 및 제2 용량부들(114,115)을 구비한다.
차동 증폭부(113)는 제1 및 제2 PMOS 트랜지스터들(MP0,MP1), 제어 트랜지스터(MP3), 및 제3 및 제4 저항들(R1a,R1b)을 구비하여 외부에서 입력되는 제1 및 제2 입력 신호들(-Vin,Vin)을 차동 증폭한다. 제1 및 제2 PMOS 트랜지스터들(MP0,MP1)은 차동 증폭기를 구성한다.
제1 PMOS 트랜지스터(MP0)의 소오스는 제어 트랜지스터(MP3)에 연결되고, 드레인은 제3 저항(R1a)과 제1 용량부(114)에 연결되고, 게이트에는 제1 입력 신호(-Vin)가 인가된다. 따라서, 제1 입력 신호(-Vin)의 전압이 제1 PMOS 트랜지스터(MP0)의 문턱 전압보다 낮으면 제1 PMOS 트랜지스터(MP0)는 턴온되어 출력되는 신호를 제1 용량부(114)로 전달한다. 제1 입력 신호-Vin)의 전압이 제1 PMOS 트랜지스터(MP0)의 문턱 전압보다 높으면 제1 PMOS 트랜지스터(MP0)는 턴오프되어 출력되는 신호를 제1 용량부(114)로 전달하지 않는다.
제2 PMOS 트랜지스터(MP1)의 소오스는 제어 트랜지스터(MP3)에 연결되고, 드레인은 제4 저항(R1b)과 제2 용량부(115)에 연결되고, 게이트에는 제2 입력 신호(Vin)가 인가된다. 따라서, 제2 입력 신호(Vin)의 전압이 제2 PMOS 트랜지스터(MP1)의 문턱 전압보다 낮으면 제2 PMOS 트랜지스터(MP1)는 턴온되어 출력되는 신호를 제2 용량부(115)로 전달한다. 제2 입력 신호(Vin)의 전압이 제2 PMOS 트랜지스터(MP1)의 문턱 전압보다 높으면 제2 PMOS 트랜지스터(MP1)는 턴오프되어 출력되는 신호를 제2 용량부(115)로 전달하지 않는다
제어 트랜지스터(MP3)는 전원전압(VDD) 단자에 연결된다. 제어 트랜지스터(MP3)는 PMOS 트랜지스터로 구성되는 것이 바람직하다. 이 때, 제어 트랜지스터(MP3)의 게이트에 제어 신호(EQ_CON)가 인가된다. 따라서, 제어 신호(EQ_CON)의 전압이 제어 트랜지스터(MP3)의 문턱 전압보다 낮으면 제어 트랜지스터(MP3)는 턴온되어 전원전압(VDD)을 제1 및 제2 PMOS 트랜지스터들(MP0,MP1)로 전달한다. 제어 신호(EQ_CON)의 전압이 제어 트랜지스터(MP3)의 문턱 전압보다 높으면 제어 트랜지스터(MP3)는 턴오프되어 전원전압(VDD)을 제1 및 제2 PMOS 트랜지스터들(MP0,MP1)로 전달하지 않는다.
제3 및 제4 저항들(R1a,R1b)은 제1 및 제2 PMOS 트랜지스터들(MP0,MP1)과 접지단(GND) 사이에 연결된다.
제1 용량부(114)는 캐패시터를 구비하여 차동 증폭부(113)의 제1 등화 신호의 고주파 성분만을 레벨 쉬프트부(121)로 전송한다. 제1 용량부(114)는 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트와 차동 증폭부(113)의 제1 PMOS 트랜지스터(MP0)에 연결된다. 제1 용량부(114)는 제1 PMOS 트랜지스터(MP0)의 출력 전압이 고주파수를 가지면 활성화되어 제1 PMOS 트랜지스터(MP0)의 출력 전압을 제1 NMOS 트랜지스터(MN0)로 전달하고, 제1 PMOS 트랜지스터(MP0)의 출력 전압이 저주파수를 가지면 비활성화되어 제1 PMOS 트랜지스터(MP0)의 출력 전압을 제1 NMOS 트랜지스터(MN0)로 전달하지 않는다.
제2 용량부(115)는 캐패시터를 구비하여 차동 증폭부(113)의 제2 등화 신호의 고주파 성분만을 레벨 쉬프트부(121)로 전송한다. 제2 용량부(115)는 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)와 차동 증폭부(113)의 제2 PMOS 트랜지스터(MP1)에 연결된다. 제2 용량부(115)는 제2 PMOS 트랜지스터(MP1)의 출력 전압이 고주파수를 가지면 활성화되어 제2 PMOS 트랜지스터(MP1)의 출력 전압을 제1 NMOS 트랜지스터(MN1)로 전달하고, 제2 PMOS 트랜지스터(MP1)의 출력 전압이 저주파수를 가지면 비활성화되어 제2 PMOS 트랜지스터(MP1)의 출력 전압을 제1 NMOS 트랜지스터(MN1)로 전달하지 않는다.
이와 같이, 등화부(111)는 SLVS(scalable low voltage signaling) 형태와 같은 그라운드 레벨 기반 신호에 대응하기 위해 제1 및 제2 PMOS 트랜지스터들(MP0,MP1)로 이루어진 차동 증폭부를 구비한다.
등화부(111)를 구비한 레벨 쉬프트 회로(101)의 동작에 대해 설명하기로 한다. 레벨 쉬프트 회로(101)는 고주파 영역과 저주파 영역에서 서로 다르게 동작한다. 먼저, 고주파 영역에서 레벨 쉬프트 회로(101)의 동작을 설명하기로 한다.
제1 입력 신호(-Vin)가 제1 PMOS 트랜지스터(MP0)의 게이트로 입력되면 제1 PMOS(MP0)에 의해 증폭 및 반전된 신호가 제1 등화 출력 노드(EOUTP)에 나타난다. 제1 등화 출력 노드(EOUTP)의 신호는 제1 용량부(114)를 통하여 고주파 성분만 제1 NMOS 트랜지스터(MN0)의 게이트에 인가된다. 즉, 제1 등화 출력 노드(EOUTP)의 신호의 고주파 성분이 제1 바이어스(BIAS0)에 더해져서 제1 NMOS 트랜지스터(MN0)의 게이트에 인가된다. 다시 말하면, 고주파 영역에서 제1 NMOS 트랜지스터(MN0)의 게이트에는 제1 바이어스 전압(BIAS0)에 제1 입력 신호(-Vin)의 등화기 증폭률을 곱한 반전된 신호가 더해진 신호가 인가되고, 그에 따라 제1 NMOS 트랜지스터(MN0)의 드레인으로부터 출력되는 레벨 쉬프트 회로(101)의 제1 출력 신호(-Vout)의 고주파 증폭률이 증가한다.
제2 입력 신호(Vin)가 제2 PMOS 트랜지스터(MP1)의 게이트로 입력되면 제2 PMOS(MP1)에 의해 증폭 및 반전된 신호가 제2 등화 출력 노드(EOUTPM)에 나타난다. 제2 등화 출력 노드(EOUTM)의 신호는 제2 용량부(115)를 통하여 고주파 성분만 제1 NMOS 트랜지스터(MN1)의 게이트에 인가된다. 즉, 제2 등화 출력 노드(EOUTM)의 신호의 고주파 성분이 제2 바이어스(BIAS1)에 더해져서 제1 NMOS 트랜지스터(MN1)의 게이트에 인가된다. 다시 말하면, 고주파 영역에서 제1 NMOS 트랜지스터(MN1)의 게이트에는 제2 바이어스 전압(BIAS1)에 제2 입력 신호의 등화기 증폭률을 곱한 반전된 신호가 더해진 신호가 인가되고, 그에 따라 제1 NMOS 트랜지스터(MN1)의 드레인으로부터 출력되는 레벨 쉬프트 회로(101)의 제2 출력 신호(Vout)의 고주파 증폭률이 증가한다.
저주파 영역에서는, 제1 및 제2 용량부들(114,115)이 개방 상태와 같기 때문에 레벨 쉬프트 회로(101)의 제1 및 제2 출력 신호들(-Vout,Vout))은 제1 및 제1 NMOS 트랜지스터(MN1)들(MN0,MN1)의 공통 게이트 증폭률만을 갖는다. 레벨 쉬프트 회로(101)의 모든 동작은 제1 및 제2 입력 신호들(-Vin,Vin)의 수신과 동시에 이루어진다.
상술한 바와 같이, 본 발명의 레벨 쉬프트 회로(101)에 따르면, 저주파 영역 대비 고주파 영역의 증폭률이 증가되어 채널에 대한 왜곡과 ISI(Inter-Symbol Interference) 노이즈가 감소된다. 따라서, 레벨 쉬프트 회로(101)의 신호보전 특성이 향상된다.
도 3a와 도 3b는 각각 도 2에 도시된 레벨 쉬프트 회로(101)의 저주파 영역과 고주파 영역에서 행해지는 동작을 설명하기 위한 소신호 모델의 회로도들이다.
저주파 영역에서는 제1 및 제2 용량부(114,115)들이 개방 상태로 해석되기 때문에 레벨 쉬프트 회로(101)의 출력 신호들(-Vout,Vout)은 일반적인 공통 게이트와 같은 수학식 1의 증폭률을 가진다. 고주파에서는 제1 및 제2 용량부들(114,115)들이 단락 상태로 해석되기 때문에 제1 및 제2 NMOS 트랜지스터)들(MN0,MN1)의 게이트들에 등화기 증폭률이 나타나게 된다. 따라서, 고주파 영역에서 제1 및 제2 NMOS 트랜지스터들(MN0,MN1)의 공통 게이트 증폭률이 증가된다. 소신호 모델을 해석하여 레벨 쉬프트 회로(101)의 증폭률을 구하면 수학식 2와 같다.
수학식 1
Av( lowfreq )=gmN0R0
수학식 2
Av(highfreq)=(gmN0R0)(1+gmP0R1)
도 2의 등화부(111)는 고주파 영역에서 공통 게이트 레벨 쉬프트 회로(101)의 증폭률을 증가시키기 위해 빠른 동작을 요구하기 때문에 높은 대역폭을 가져야 한다. 등화부(111)의 차동 증폭부(113)는 이득 대역폭 곱에 의해 대역폭을 증가시키기 위해 증폭률을 감소시킨다.
상술한 바와 같이 본 발명에 따른 레벨 쉬프트 회로(101)는 레벨 쉬프트부(121)에 등화부(111)를 추가하여 신호 수신과 동시에 출력을 등화 시키는 일체형으로 구성한다. 이러한 본 발명의 레벨 쉬프트 회로(101)는 잡음에 대한 내성이 강하고, 고속 신호 및 심각한 채널 감쇠에 대응되는 높은 등화율을 가지며, 제어가 간단하다. 또한, 공통 게이트 레벨 쉬프트 동작과 동시에 등화기능이 수행됨으로 출력 신호의 보전 특성이 향상된다. 또한, 본 발명에 따른 레벨 쉬프트 회로(101)는 저전력 고속 수신기에 유용하게 사용될 수 있고, 레벨 쉬프트 회로(101)의 출력단에 병렬 인터페이스 회로의 스큐 제어 회로와 같은 블록이 연결되기에 유리하다.
도 4는 도 2에 도시된 레벨 쉬프트 회로(101)의 시뮬레이션 결과를 보여주는 그래프이다. 입력 조건은 SLVS 형태를 가정하여 공통모드 50 [mV]에 차동 진폭 100 [mV]를 갖는 차동 신호를 레벨 쉬프트 회로(101)에 입력한다. 도 4의 시뮬레이션 결과로부터 공통 게이트 레벨 쉬프트의 장점인 높은 증폭률과 이득 대역폭을 확인할 수 있다. 도 2에 도시된 레벨 쉬프트 회로(101)는 고주파 증폭률을 증가시킴으로써 최대 증폭률에 관계없이 등화율을 제어할 수 있다. 또한 등화부(111)의 등화율은 제어 신호 (EQ_CON)에 의해 간편하게 제어될 수 있다.
도 5는 도 1에 도시된 레벨 쉬프트 회로(100)의 제2 실시예에 따른 회로도이다. 도 5는 도 2에 도시된 레벨 쉬프트 회로(101)와 등화부(111)의 제1 및 제2 용량부들(214,215)만 다르고, 나머지 부분은 서로 동일하다. 따라서, 이하에서는 제1 및 제2 용량부들(214,215)에 대해서만 설명하고, 나머지 부분에 대해서는 상세한 설명을 생략하기로 한다. 도 5에 도시된 회로(102)에서 도 2에 도시된 회로(101)와 동일한 부분에 대해서는 동일한 번호가 붙여진다.
제1 용량부(214)는 제1 및 제2 캐패시터들(C0,C2)을 구비한다. 제1 및 제2 캐패시터들(C0,C2)은 서로 병렬로 연결된다. 구체적으로, 제1 캐패시터(C0)의 일단은 차동 증폭부(113)의 제1 PMOS 트랜지스터(MP0)의 드레인에 연결되고, 제1 캐패시터(C0)의 타단은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트에 연결된다. 제2 캐패시터(C1)의 일단은 차동 증폭부(113)의 제1 PMOS 트랜지스터(MP0)의 드레인에 연결되고, 제2 캐패시터(C1)의 타단은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 드레인에 연결된다.
따라서, 저주파 영역에서 제1 캐패시터(C0)는 비활성화 상태로 되기 때문에, 차동 증폭부(113)는 레벨 쉬프트부(121)와 단절된 상태로 된다. 따라서, 저주파 영역에서는 레벨 쉬프트부(121)는 도 6의 (a)에 도시된 바와 같이, 등화부(111)와는 별개로 동작한다. 즉, 저주파 영역에서는, 레벨 쉬프트 회로(102)는 등화 기능을 수행하지 않고, 레벨 쉬프트 기능만을 수행한다.
고주파 영역에서 제1 용량부(214)의 제1 및 제2 캐패시터들(C0,C1)은 활성화 상태로 되기 때문에, 차동 증폭부(114)는 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트와 제1 NMOS 트랜지스터(MN1)의 드레인에 연결된 상태로 된다. 따라서, 차동 증폭부(113)의 출력 노드(EOUTP)에서 발생되는 제1 등화 신호는 제1 캐패시터(C0)를 통하여 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트에 인가되고, 또한, 차동 증폭부(114)의 제2 등화 신호는 제2 캐패시터(C2)를 통하여 제1 NMOS 트랜지스터(MN1)의 드레인에 인가된다. 즉, 제1 NMOS 트랜지스터(MN0)의 게이트에는 제1 바이어스 전압(BS0)과 차동 증폭부(113)의 제1 등화 신호의 고주파 성분이 합해진 신호가 인가된다. 제1 NMOS 트랜지스터(MN0)의 게이트에 인가되는 차동 증폭부(113)의 제1 등화 신호는 레벨 쉬프트 회로(102)의 제1 입력 신호(-Vin)에 차동 증폭부(113)의 증폭률이 곱해진 상테에서 제1 입력 신호(-Vin)가 반전된 신호이다. 따라서, 제1 NMOS 트랜지스터(MN0)의 드레인으로부터 출력되는 레벨 쉬프트 회로(102)의 제1 출력 신호(-Vout)의 증폭률이 증가한다.
제2 용량부(215)는 제3 및 제4 캐패시터들(C1,C3)을 구비한다. 제3 및 제4 캐패시터들(C1,C3)은 서로 병렬로 연결된다. 구체적으로, 제3 캐패시터(C1)의 일단은 차동 증폭부(113)의 제2 PMOS 트랜지스터(MP1)의 드레인에 연결되고, 제3 캐패시터(C1)의 타단은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 게이트에 연결된다. 제4 캐패시터(C3)의 일단은 차동 증폭부(113)의 제2 PMOS 트랜지스터(MP1)의 드레인에 연결되고, 제4 캐패시터(C3)의 타단은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 드레인에 연결된다.
제1 용량부(214)와 동일한 원리로, 고주파 영역에서 제2 용량부(215)의 제3 및 제4 캐패시터들(C1,C3)은 활성화 상태로 되기 때문에, 차동 증폭부(113)는 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 게이트와 제1 NMOS 트랜지스터(MN0)의 드레인에 연결된 상태로 된다. 따라서, 차동 증폭부(113)의 출력 노드(EOUTM)에서 발생되는 제2 등화 신호는 제3 캐패시터(C1)를 통하여 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 게이트에 인가되고, 또한, 차동 증폭부(113)의 제2 등화 신호는 제4 캐패시터(C3)를 통하여 제1 NMOS 트랜지스터(MN0)의 드레인에 인가된다. 즉, 제1 NMOS 트랜지스터(MN1)의 게이트에는 제2 바이어스 전압(BS1)과 차동 증폭부(113)의 제2 등화 신호의 고주파 성분이 합해진 신호가 인가된다. 제1 NMOS 트랜지스터(MN1)의 게이트에 인가되는 차동 증폭부(113)의 제2 등화 신호는 레벨 쉬프트 회로(102)의 제2 입력 신호(Vin)에 차동 증폭부(113)의 증폭률이 곱해진 상테에서 상기 제2 입력 신호(Vin)가 반전된 신호이다. 따라서, 제1 NMOS 트랜지스터(MN1)의 드레인으로부터 출력되는 레벨 쉬프트 회로(102)의 제2 출력 신호(Vout)의 증폭률이 증가한다.
여기서, 레벨 쉬프트 회로(102)의 제1 출력 신호(-Vout)에는 차동 증폭부(113)의 제2 등화 신호가 제4 캐패시터(C3)를 통해서 인가되고, 레벨 쉬프트 회로(102)의 제2 출력 신호(Vout)에는 차동 증폭부(113)의 제1 등화 신호가 제2 캐패시터(C2)를 통해서 인가된다. 따라서, 도 5에 도시된 레벨 쉬프트 회로(102)의 출력 신호들(-Vout,Vout)은 도 2에 도시된 레벨 쉬프트 회로(101)의 출력 신호들에 비해 더 커지게 된다. 즉, 도 5에 도시된 레벨 쉬프트 회로(102)의 증폭률이 도 2에 도시된 레벨 쉬프트 회로(102)의 증폭률보다 더 크다.
도 6의 (a)와 (b)는 각각 도 5에 도시된 레벨 쉬프트 회로(102)의 저주파 영역과 고주파 영역에서 행해지는 동작을 설명하기 위한 소신호 모델의 회로도들이다.
도 6의 (a)에 도시된 회로는 도 3의 (a)와 동일하며, 그 증폭률은 상기 수학식 1과 같다.
도 6의 (b)의 회로는 도 3의 (a)의 회로에 고주파 증폭률 부스팅(boosting) 부분이 추가된 회로이다. 따라서, 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트-소오스 전압 (VgsN0)에 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 공통 게이트 증폭률이 추가되면서 제1 NMOS 트랜지스터(MN0)의 공통 게이트 증폭률이 수학식 2보다 더 증가될 수 있다. 즉, 제1 NMOS 트랜지스터(MN0)의 공통 게이트 증폭률은 아래 수학식 3과 같다.
수학식 3
Av( highfreq )=(gmNR0)(1+gmP0RP+gmNRP)
여기서, RP=R0//R1 이며, NMOS 트랜지스터의 gmN은 모두 동일하다고 가정한다.
결과적으로, 도 5에 도시된 레벨 쉬프트 회로(102)는 저주파 영역에서 수학식 1의 증폭률을 가지게 되고, 고주파 영역에서 수학식 3의 증폭률을 가지게 되어 레벨 쉬프트 회로(102)의 출력 신호 (공통 게이트 레벨 쉬프트 출력 신호)는 등화를 수행하게 된다. 레벨 쉬프트 회로(102)의 등화율은 제1 내지 제4 캐패시터들(C0∼C3)과 저항들 (R1a, R1b)에 의해 제어될 수 있지만, 레벨 쉬프트 회로(102)에 추가적인 회로 없이 제어 신호 (EQ_CON)에 의해 간단하게 제어 가능하다.
도 7은 도 5의 시뮬레이션 결과를 보여주는 그래프이다. 도 5에 도시된 제어 신호 (EQ_CON)의 전압 레벨을 조정함으로써, 레벨 쉬프트 회로(102)의 고주파 증폭률을 15 dB에서 21 dB 이상 증가되는 방향으로 등화부(111)의 등화율을 조정할 수 있다. 이러한 현상은 도 6의 (b)에 의해 도출된 수학식 3과 같이 고주파 영역에서 제1 NMOS 트랜지스터(MN0)의 증폭률에 제1 PMOS 트랜지스터(MP0)의 공통 게이트 증폭률이 추가되기 때문에 나타난다. 즉, 레벨 쉬프트 회로(102)의 고주파 증폭률은 차동 증폭부(113)와 제1 NMOS 트랜지스터(MN1)의 공통 게이트 증폭률에 의해서 증가된다.
도 5에 도시된 레벨 쉬프트 회로(102)의 효과로써, 증폭률이 증가되는 것 외에 다른 효과는 도 2에 도시된 레벨 쉬프트 회로(101)의 효과와 동일하다.
도 8은 도 1에 도시된 레벨 쉬프트 회로(100)의 제3 실시예에 따른 회로도이다. 도 8을 참조하면, 레벨 쉬프트 회로(103)는 레벨 쉬프트부(121), 스위칭 부 및 등화부(111)를 구비한다.
도 8은 도 5에 도시된 레벨 쉬프트 회로(102)와 등화부(111)의 제1 및 제2 용량부들(314,315)만 다르고, 나머지 부분은 서로 동일하다. 따라서, 이하에서는 제1 및 제2 용량부들(314,315)에 대해서만 설명하고, 나머지 부분에 대해서는 상세한 설명을 생략하기로 한다. 도 8에 도시된 회로에서 도 5에 도시된 회로와 동일한 부분에 대해서는 동일한 번호가 붙여진다.
제1 용량부(314)는 제1 및 제2 MOS 트랜지스터들(M0,M2)을 구비한다. 제1 및 제2 MOS 트랜지스터들(M0,M2)은 서로 병렬로 연결된다. 제1 및 제2 MOS 트랜지스터들(M0,M2)은 각각 소오스와 드레인이 서로 연결된다. 제1 MOS 트랜지스터(M0)의 게이트는 차동 증폭부(113)의 제1 PMOS 트랜지스터(MP0)의 드레인에 연결되고, 제1 MOS 트랜지스터(M0)의 소오스/드레인은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 게이트에 연결된다. 제2 MOS 트랜지스터(M1)의 게이트는 차동 증폭부(113)의 제1 PMOS 트랜지스터(MP0)의 드레인에 연결되고, 제2 MOS 트랜지스터(M1)의 소오스/드레인은 레벨 쉬프트부(121)의 제2 NMOS 트랜지스터(MN1)의 드레인에 연결된다.
제2 용량부(315)는 제3 및 제4 MOS 트랜지스터들(M1,M3)을 구비한다. 제3 및 제4 MOS 트랜지스터들(M1,M3)은 서로 병렬로 연결된다. 제3 및 제4 MOS 트랜지스터들(M1,M3)은 각각 소오스와 드레인이 서로 연결된다. 제3 MOS 트랜지스터(M1)의 게이트는 차동 증폭부(113)의 제2 PMOS 트랜지스터(MP1)의 드레인에 연결되고, 제3 MOS 트랜지스터(M1)의 소오스/드레인은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN1)의 게이트에 연결된다. 제4 MOS 트랜지스터(M3)의 게이트는 차동 증폭부(113)의 제2 PMOS 트랜지스터(MP1)의 드레인에 연결되고, 제4 MOS 트랜지스터(M3)의 소오스/드레인은 레벨 쉬프트부(121)의 제1 NMOS 트랜지스터(MN0)의 드레인에 연결된다.
제1 내지 제 4 MOS 트랜지스터들(M0∼M3)은 각각 NMOS 트랜지스터 또는 PMOS 트랜지스터로 구성될 수 있다.
제1 내지 제4 MOS 트랜지스터들(M0∼M3)은 각각 소오스와 드레인이 서로 연결되어 캐패시터의 기능을 수행한다. MOS 트랜지스터를 이용한 캐패시터는 MIM (metal insulator metal)을 이용하는 캐패시터보다 면적이 작고 공정비용을 절감할 수 있는 장점을 가진다. 특히, 트리플 웰 공정에서는 PMOS 트랜지스터 또는 NMOS 트랜지스터를 이용하여 효율적으로 회로를 구성할 수 있다.
도 8에 도시된 레벨 쉬프트 회로(103)는 도 5에 도시된 레벨 쉬프트 회로(102)의 효과와 동일한 효과를 얻을 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 외부로부터 입력되는 신호의 전압 레벨을 다른 크기의 전압 레벨로 변환하는 레벨 쉬프트부; 및
    상기 레벨 쉬프트부의 고주파 증폭율을 증가시켜서 노이즈를 감소시키는 등화부;를 포함하고, 상기 등화부는
    외부에서 입력되는 제1 및 제2 입력 신호들을 차동 증폭하는 차동 증폭부; 및
    상기 차동 증폭부의 출력단에 연결되며, 상기 차동 증폭부로부터 출력되는 등화 신호들의 고주파 성분만을 상기 레벨 쉬프트부로 전송하는 용량부;를 포함하는 레벨 쉬프트 회로.
  2. 제1항에 있어서,
    상기 레벨 쉬프트부는 외부에서 입력되는 제1 및 제2 입력 신호들을 소오스들에서 수신하는 2개의 NMOS 트랜지스터들을 구비하여 상기 제1 및 제2 입력 신호들의 전압 레벨들을 변환하는 것을 특징으로 하는 레벨 쉬프트 회로.
  3. 제2항에 있어서,
    상기 등화부는 상기 2개의 NMOS 트랜지스터들의 게이트들에 연결되는 것을 특징으로 하는 레벨 쉬프트 회로.
  4. 제3항에 있어서,
    상기 NMOS 트랜지스터들의 게이트들에는 외부로부터 입력되는 바이어스 신호들이 인가되며, 고주파 영역에서 상기 바이어스 신호들과, 상기 등화부의 등화 동작에 따라 발생되는 등화 신호들이 같이 상기 NMOS 트랜지스터들에 인가됨으로써 상기 레벨 쉬프트 회로의 증폭율이 증가하는 것을 특징으로 하는 레벨 쉬프트 회로.
  5. 삭제
  6. 제1항에 있어서,
    상기 차동 증폭부는 상기 제1 및 제2 입력 신호들을 게이트에서 수신하여 차동 증폭하는 2개의 PMOS 트랜지스터들을 구비하는 것을 특징으로 하는 레벨 쉬프트 회로.
  7. 제1항에 있어서,
    상기 용량부는 저주파 영역에서는 상기 차동 증폭부를 상기 레벨 쉬프트부로부터 전기적으로 끊어버리고, 고주파 영역에서는 상기 차동 증폭부를 상기 레벨 쉬프트부와 전기적으로 연결시키는 것을 특징으로 하는 레벨 쉬프트 회로.
  8. 외부로부터 입력되는 제1 및 제2 입력 신호들을 소오스들에서 수신하는 제1 및 제2 NMOS 트랜지스터들을 구비하여 상기 제1 및 제2 입력 신호들의 전압 레벨을 다른 크기의 전압 레벨들로 변환하는 레벨 쉬프트부; 및
    제1 및 제2 등화 신호들을 출력하며, 상기 제1 등화 신호를 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 드레인으로 전송하고, 상기 제2 등화 신호를 상기 제2 NMOS 트랜지스터의 게이트와 상기 제1 NMOS 트랜지스터의 드레인으로 전송하는 등화부를 구비하는 것을 특징으로 하는 레벨 쉬프트 회로.
  9. 제8항에 있어서, 상기 등화부는
    상기 제1 및 제2 입력 신호들을 게이트들에서 수신하는 제1 및 제2 PMOS 트랜지스터들을 구비하여 상기 제1 및 제2 입력 신호들을 차동 증폭하고 상기 제1 및 제2 등화 신호들을 발생시키는 차동 증폭부;
    상기 제1 등화 신호를 상기 제1 NMOS 트랜지스터의 게이트와 상기 제2 NMOS 트랜지스터의 드레인으로 전송하는 제1 용량부; 및
    상기 제2 등화 신호를 상기 제2 NMOS 트랜지스터의 게이트와 상기 제1 NMOS 트랜지스터의 드레인으로 전송하는 제2 용량부를 구비하는 것을 특징으로 하는 레벨 쉬프트 회로.
  10. 제9항에 있어서,
    상기 제1 용량부와 제2 용량부는 각각 저주파 영역에서는 상기 제1 및 제2 등화 신호들을 상기 제1 및 제2 NMOS 트랜지스터들로 전달하지 않고, 고주파 영역에서는 상기 제1 및 제2 등화 신호들을 상기 제1 및 제2 NMOS 트랜지스터들로 전달하는 것을 특징으로 하는 레벨 쉬프트 회로.
  11. 제9항에 있어서,
    상기 제1 용량부는 제1 및 제2 캐패시터들을 구비하고,
    상기 제1 캐패시터는 상기 제1 등화 신호를 상기 제1 NMOS 트랜지스터의 게이트로 전송하고,
    상기 제2 캐패시터는 상기 제1 등화 신호를 상기 제2 NMOS 트랜지스터의 드레인으로 전송하는 것을 특징으로 하는 레벨 쉬프트 회로.
  12. 제9항에 있어서,
    상기 제2 용량부는 제3 및 제4 캐패시터들을 구비하고,
    상기 제3 캐패시터는 상기 제2 등화 신호를 상기 제2 NMOS 트랜지스터의 게이트로 전송하고,
    상기 제4 캐패시터는 상기 제2 등화 신호를 상기 제1 NMOS 트랜지스터의 드레인으로 전송하는 것을 특징으로 하는 레벨 쉬프트 회로.
  13. 제9항에 있어서,
    상기 제1 용량부는 제1 및 제2 모스 트랜지스터들을 구비하고,
    상기 제1 모스 트랜지스터는 상기 제1 등화 신호를 상기 제1 NMOS 트랜지스터의 게이트로 전송하고,
    상기 제2 모스 트랜지스터는 상기 제1 등화 신호를 상기 제2 NMOS 트랜지스터의 드레인으로 전송하는 것을 특징으로 하는 레벨 쉬프트 회로.
  14. 제13항에 있어서,
    상기 제1 및 제2 모스 트랜지스터들은 제1 및 제2 PMOS 트랜지스터들로 구성되며,
    상기 제1 PMOS 트랜지스터의 드레인과 소오스는 상기 제1 NMOS 트랜지스터의 게이트에 연결되고, 상기 제1 PMOS 트랜지스터의 게이트는 상기 차동 증폭부에 연결되며,
    상기 제2 PMOS 트랜지스터의 드레인과 소오스는 상기 제2 NMOS 트랜지스터의 드레인에 연결되고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 차동 증폭부에 연결되는 것을 특징으로 하는 레벨 쉬프트 회로.
  15. 제9항에 있어서,
    상기 제2 용량부는 제3 및 제4 모스 트랜지스터들을 구비하고,
    상기 제3 모스 트랜지스터는 상기 제2 등화 신호를 상기 제2 NMOS 트랜지스터의 게이트로 전송하고,
    상기 제4 모스 트랜지스터는 상기 제2 등화 신호를 상기 제1 NMOS 트랜지스터의 드레인으로 전송하는 것을 특징으로 하는 레벨 쉬프트 회로.
  16. 제15항에 있어서,
    상기 제3 및 제4 모스 트랜지스터들은 제3 및 제4 PMOS 트랜지스터들로 구성되며,
    상기 제3 PMOS 트랜지스터의 드레인과 소오스는 상기 제2 NMOS 트랜지스터의 게이트에 연결되고, 상기 제3 PMOS 트랜지스터의 게이트는 상기 차동 증폭부에 연결되며,
    상기 제4 PMOS 트랜지스터의 드레인과 소오스는 상기 제1 NMOS 트랜지스터의 드레인에 연결되고, 상기 제4 PMOS 트랜지스터의 게이트는 상기 차동 증폭부에 연결되는 것을 특징으로 하는 레벨 쉬프트 회로.
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