JP5806201B2

JP5806201B2 - 減算回路

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Publication number: JP5806201B2
Application number: JP2012277838A
Authority: JP
Inventors: 美濃谷　直志; 直志美濃谷; 森村　浩季; 浩季森村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2012-12-20
Filing date: 2012-12-20
Publication date: 2015-11-10
Anticipated expiration: 2032-12-20
Also published as: JP2014123806A

Description

本発明は、信号の遅延による同相利得の増加を防ぐことができる減算回路に関する。

近年、ユビキタス社会のネットワークを担う、微弱な信号（電波、電磁波）で通信する近距離無線が注目されている。近距離無線の中で、発射する電波が著しく微弱な無線局（微弱無線）や空中線電力が10mW以下の小電力無線局に該当する通信システムでは、信号強度が微弱なため環境雑音の影響を受けやすい。

環境雑音の除去に非特許文献１のような減算回路を用いる方法がある。本方法では、２つの入力に混入した環境雑音成分の振幅を等しくして減算回路で減算することで環境雑音成分を相殺する。この場合、減算回路に同相信号が入力された時の利得である同相利得は低い方が環境雑音成分を相殺するのに有利となる。

トランジスタ技術SPECIAL，No.17，特集ＯＰアンプによる回路設計入門、ＣＱ出版社、１９８９年９月１日初版発行

図５に示すような従来の差動増幅器を減算回路として使用した場合では、負入力から出力への信号の伝達で帰還がかけられている。帰還信号の遅延が無視できる場合では正入力と負入力のバランスが取れ低い同相利得が実現できる。しかしながら、周波数が高くなり帰還信号の遅延による入力信号に対する帰還信号の位相遅れが大きくなると、入力側で正入力と負入力の信号の振幅と位相が合っていても、高周波になるほど信号の相殺が弱くなる。即ち、高周波になるほど同相利得が高くなる。

本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、信号の遅延による同相利得の増加を防ぐことができる減算回路を提供することにある。

上記の課題を解決するために、第１の本発明にかかる減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1と、ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2と、前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、前記トランジスタMni2に流れる前記Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、を備えることを特徴とする。

第２の本発明にかかる減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1と、ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2と、前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、前記トランジスタMni2に流れる前記電流Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、を備えることを特徴とする。

第３の本発明にかかる減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1と、ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2と、前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、前記トランジスタMni2に流れる前記電流Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、前記トランジスタMpcsおよびMnc1のドレインの電圧を前記トランジスタMnc1およびMno1のゲートに印加する電圧フォロアUGBと、前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、を備えることを特徴とする。

第４の本発明にかかる減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1と、ゲートが前記トランジスタMpo1のゲートに接続され、ドレインが前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2と、前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、前記トランジスタMni2に流れる前記Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、前記トランジスタMpcsおよびMnc1のドレインの電圧を前記トランジスタMnc1およびMno1のゲートに印加する電圧フォロアUGB１と、前記トランジスタMpc1およびMni1のドレインの電圧を前記トランジスタMpc1およびMpo1のゲートに印加する電圧フォロアUGB2と、前記トランジスタMpc2およびMni2のドレインの電圧を前記トランジスタMpc2およびMpmのゲートに印加する電圧フォロアUGB3と、前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、を備えることを特徴とする。

本発明にかかる減算回路によれば、信号の遅延による同相利得の増加を防ぐことができる。

本発明の実施形態にかかる減算回路を示す図である。実施形態の変形例にかかる減算回路を示す図である。第２の変形例にかかる減算回路を示す図である。第３の変形例にかかる減算回路を示す図である。従来の減算回路の一例を示す図である。

以下、本発明の実施の形態にかかる減算回路について図面を参照して説明する。

図１は、本発明の実施形態にかかる減算回路を示す図である。

本減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流I_s1に変換するトランジスタMni1および抵抗Ri1と、Is1からMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2および抵抗Ri2と、Is2からMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、Mni2とRi2に流れるIs2と同じ電流をMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、で構成される。容量Cdは、Mni1のドレインとグラウンド間に接続される。

以下で特に断らないがきりトランジスタのドレイン−ソース間のコンダクタンスをコンダクタンスと記述する。

正入力と負入力に増加する電圧信号が入力された時を考える。正入力の電圧信号が増加すると電流Is1も増加する。これにともないMpo1のコンダクタンスが増加する。負入力の電圧信号が増加すると電流Is2も増加してMnc1に流れる電流が増加する。この結果、Mno1のゲートの電圧が増加してMno1のコンダクタンスが増加する。このとき電圧信号の増加に対するMpo1とMno1のコンダクタンスの増加量を等しく設計すれば出力は変化しない。正入力と負入力に減少する電圧信号が入力された時も同様にMpo1とMno1のコンダクタンスはともに減少するため出力は変化しない。

本減算回路では、負入力側でMpmからMnc1に電流を流す時に遅延が生じる。このため正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延に差が生じるが、容量Cdによって補償することができる。以上のように、本実施形態により信号の遅延による同相利得の増加を防ぐことができる減算回路を提供できる。

上記の構成では正入力と負入力の電圧信号を電流に変換するのに、それぞれトランジスタMni1および抵抗Ri1とトランジスタMni2および抵抗Ri2を使用した。抵抗Ri1とRi2の代わりに電流源を使用してもよい。以下に示す各変形例でも同様である。

なお、演算増幅器において不要な発振を抑制するために容量を付加する位相補償という技術があるが、これは帰還信号が入力信号に対し180°位相がずれる時の利得を１よりも低くするための技術であり、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延差を補償する本発明とは異なる。

図２は、実施形態の変形例にかかる減算回路を示す図である。

本減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1および抵抗Ri1と、Is1からMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2および抵抗Ri2と、Is2からMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、Mni2とRi2に流れるIs2と同じ電流をMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、で構成される。容量Cdは、Mpc1およびMni1のドレインとグラウンド間に接続される。トランジスタMpcsは、ゲートに入力される電圧Vbにより制御される。

図１の実施形態では、カレントミラー回路のMpmの出力インピーダンスが不十分でMnc1に流れる電流がIs2から減少することがある。これを防ぐためにMpcsをカスコード接続して出力インピーダンスを増加させ、Mnc1に流れる電流をIs2に保つ。これ以外の減算の仕組みは図１と同じである。また、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する仕組みは図１と同じである。

図３は、第２の変形例にかかる減算回路を示す図である。

本減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1および抵抗Ri1と、Is1からMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2および抵抗Ri2と、Is2からMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、Mni2とRi2に流れるIs2と同じ電流をMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、MpcsおよびMnc1のドレインの電圧をMnc1およびMno1のゲートに印加する電圧フォロアUGBと、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、で構成される。容量Cdは、Mpc1およびMni1のドレインとグラウンド間に接続される。トランジスタMpcsは、ゲートに入力される電圧Vbにより制御される。

負入力側でMpmおよびMpcsからMnc1に電流を流す時の遅延が生じる原因として、Mpcsの出力抵抗が高いこととMnc1およびMno1のゲートと配線に存在する寄生容量が挙げられる。即ちMpcsの出力抵抗とMnc1およびMno1のゲートと配線に存在する寄生容量の時定数で遅延が生じている。寄生容量が大きい場合では、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差が大きくなるため、これを補償するのにCdを大きくする必要がある。このとき通過させられる信号の帯域を大きく制限されることを伴うのが問題となる。

第２の変形例では、上記の時定数を小さくする目的でMpcsおよびMnc1のドレインの電圧を入力としMnc1およびMno1のゲートと配線に存在する寄生容量に電圧を出力する電圧フォロアUGBを使用する。UGBの出力抵抗が小さいため、Mnc1およびMno1のゲートと配線に存在する寄生容量からみた抵抗が小さくなり時定数は小さくなる。さらに、Mnc1のドレインからMpcsのドレインを見た出力インピーダンスは大きいため、Mnc1に流れる電流をIs2に保つことができる。この構成により、寄生容量が大きくても正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を小さくでき、帯域の制限が小さなCdで補償できる。

図４は、第３の変形例にかかる減算回路を示す図である。

本減算回路は、互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、正入力の電圧信号を電流Is1に変換するトランジスタMni1および抵抗Ri1と、Is1からMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、負入力の電圧信号を電流Is2に変換するトランジスタMni2および抵抗Ri2と、Is2からMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、Mni2とRi2に流れるIs2と同じ電流をMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、MpcsおよびMnc1のドレインの電圧をMnc1およびMno1のゲートに印加する電圧フォロアUGB１と、Mpc1およびMni1のドレインの電圧をMpc1およびMpo1のゲートに印加する電圧フォロアUGB2と、Mpc2およびMni2のドレインの電圧をMpc2およびMpmのゲートに印加する電圧フォロアUGB3と、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、で構成される。容量Cdは、Mpc1およびMni1のドレインとグラウンド間に接続される。トランジスタMpcsは、ゲートに入力される電圧Vbにより制御される。

Mpc1とMpo1のゲートおよび配線とMpc2とMpmのゲートおよび配線にそれぞれ存在する寄生容量（以下、Cp1、Cp2という）が無視できない場合がある。この場合ではMpc1にIs1が流れる時とMpc2にIs2が流れる時に遅延が生じる。Cp１とCp２は等しいとは限らないため、互いの遅延が異なっている可能性がある。Mpc1にIs1が流れる時とMpc2にIs2が流れる時に生じる遅延の差も同相利得を増加させる原因となる。この遅延差をCdで補償する場合でも大きなCdが必要となり、通過させられる信号の帯域を大きく制限されることを伴う。

第３の変形例ではMpc1およびMni1のドレインの電圧を入力としMpc1およびMpo1のゲートと配線に存在する寄生容量に電圧を出力する電圧フォロアUGB2と、Mpc2およびMni2のドレインの電圧を入力としMpc2およびMpmのゲートと配線に存在する寄生容量に電圧を出力する電圧フォロアUGB3を使用する。UGB2の出力抵抗が小さいため、Mnc1およびMno1のゲートと配線に存在するCp1からみた抵抗が小さくなり時定数は小さくなる。UGB3はCp2に起因する遅延に対し上記と同様の効果を与える。Cp1とCp2で生じる遅延を小さくすることにより遅延差も小さくなるため、帯域の制限が小さなCdで補償できる。

Cd 容量
Cp1、Cp2 寄生容量
Mpo1、Mno1、Mpc1、Mni1、Mni2、Mpc2、Mpm、Mnc1、Mpcs
Is1、Is2 電流
Ri1、Ri2 抵抗
UGB、UGB1、UGB2、UGB3 電圧フォロア

Claims

互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、
正入力の電圧信号を電流Is1に変換するトランジスタMni1と、
ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、
負入力の電圧信号を電流Is2に変換するトランジスタMni2と、
前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、
前記トランジスタMni2に流れる前記Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、
前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、
を備えることを特徴とする減算回路。
互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、
正入力の電圧信号を電流Is1に変換するトランジスタMni1と、
ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、
負入力の電圧信号を電流Is2に変換するトランジスタMni2と、
前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、
前記トランジスタMni2に流れる前記電流Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、
前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、
前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、
を備えることを特徴とする減算回路。
互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、
正入力の電圧信号を電流Is1に変換するトランジスタMni1と、
ゲートおよびドレインが前記トランジスタMpo1のゲートおよび前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、
負入力の電圧信号を電流Is2に変換するトランジスタMni2と、
前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、
前記トランジスタMni2に流れる前記電流Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、
前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、
前記トランジスタMpcsおよびMnc1のドレインの電圧を前記トランジスタMnc1およびMno1のゲートに印加する電圧フォロアUGBと、
前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、
を備えることを特徴とする減算回路。
互いのソース−ドレイン間のコンダクタンスの比で出力電圧を決めるトランジスタMpo1およびMno1と、
正入力の電圧信号を電流Is1に変換するトランジスタMni1と、
ゲートが前記トランジスタMpo1のゲートに接続され、ドレインが前記トランジスタMni1のドレインに接続され、前記電流Is1から前記トランジスタMpo1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMpc1と、
負入力の電圧信号を電流Is2に変換するトランジスタMni2と、
前記電流Is2から前記トランジスタMno1のソース−ドレイン間のコンダクタンスを制御する電圧をつくるトランジスタMnc1と、
前記トランジスタMni2に流れる前記Is2と同じ電流を前記トランジスタMnc1に流すトランジスタMpc2およびMpmで構成されるカレントミラー回路と、
前記カレントミラー回路の出力インピーダンスを大きくするトランジスタMpcsと、
前記トランジスタMpcsおよびMnc1のドレインの電圧を前記トランジスタMnc1およびMno1のゲートに印加する電圧フォロアUGB１と、
前記トランジスタMpc1およびMni1のドレインの電圧を前記トランジスタMpc1およびMpo1のゲートに印加する電圧フォロアUGB2と、
前記トランジスタMpc2およびMni2のドレインの電圧を前記トランジスタMpc2およびMpmのゲートに印加する電圧フォロアUGB3と、
前記トランジスタMpc1およびMni1のドレインとグラウンドとの間に接続され、正入力から入力された信号と負入力から入力された信号が出力に到達するまでの遅延の差を補償する容量Cdと、
を備えることを特徴とする減算回路。