JP4056672B2 - 半導体装置および表示装置モジュール - Google Patents
半導体装置および表示装置モジュール Download PDFInfo
- Publication number
- JP4056672B2 JP4056672B2 JP2000054678A JP2000054678A JP4056672B2 JP 4056672 B2 JP4056672 B2 JP 4056672B2 JP 2000054678 A JP2000054678 A JP 2000054678A JP 2000054678 A JP2000054678 A JP 2000054678A JP 4056672 B2 JP4056672 B2 JP 4056672B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- display data
- liquid crystal
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、デジタル−アナログ変換された表示データ信号により表示装置を駆動し、上記表示装置において階調表示するための半導体装置およびそれを有する表示モジュールに関するものである。
【０００２】
【従来の技術】
従来より、例えば図１１に示すように、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置が知られている。この液晶表示装置は、液晶表示部としてのＴＦＴ方式の液晶パネル９０１と、液晶駆動装置とを備えており、液晶パネル９０１内に、図示しない液晶表示素子と、対向電極（共通電極）９０６とを有している。
【０００３】
上記液晶駆動装置は、それぞれＩＣ（Integrated Circuit) からなるソースドライバ９０２およびゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えている。コントローラ９０４は、ソースドライバ９０２に表示データＤおよび制御信号Ｓ11を出力すると共に、ゲートドライバ９０３に制御信号Ｓ12を出力するものである。
【０００４】
上記制御信号Ｓ11としては水平同期信号やクロック信号、制御信号Ｓ12としては垂直同期信号がある。そして、ソースドライバ９０２の各液晶駆動電圧出力端子は、液晶パネル９０１における対応するソース信号ラインに接続される一方、ゲートドライバ９０３の各液晶駆動電圧出力端子は、液晶パネル９０１における対応するゲート信号ラインに接続されている。
【０００５】
また、液晶駆動電源９０５は、液晶駆動装置（ソースドライバ９０２、ゲートドライバ９０３）を駆動する電源や液晶パネル９０１に印加する各種駆動電圧を出力するものである。
【０００６】
外部からシリアルに入力されたデジタル表示データＤは、コントローラ９０４を通じて、ソースドライバ９０２へ上記表示データＤとして入力される。ソースドライバ９０２は、入力された表示データＤを時分割にて内部でラッチしてシリアル−パラレル変換し、その後、コントローラ９０４から入力される上記水平同期信号に同期してデジタル−アナログ変換（ＤＡ変換という）を行う。
【０００７】
そして、ＤＡ変換によって得られた、階調表示用のアナログ電圧（階調表示電圧）を液晶駆動電圧出力端子から、前述のソース信号ラインを介して、その液晶駆動電圧出力端子に対応した、液晶パネル９０１内の液晶表示素子（図示せず）へそれぞれ出力する。
【０００８】
図１２に、上記ソースドライバ９０２の回路ブロック図の一例を示す。ソースドライバ９０２は、基本的にはシフトレジスタ回路１３０２、入力ラッチ回路１３０１、サンプリングメモリ回路１３０３、ホールドメモリ回路１３０４、レベルシフタ回路１３０５、ＤＡ変換回路１３０６、出力回路１３０７および基準電圧発生回路１３０９から構成される。
【０００９】
まず、シフトレジスタ回路１３０２には、水平同期信号と同期させたスタートパルス信号ＳＰが入力され、その後、クロック信号ＣＫに同期を取りスタートパルス信号ＳＰはｎ段のシフトレジスタ回路１３０２に転送される。
【００１０】
そして、シフトレジスタ回路１３０２のｎ段目の出力は、出力信号ＳＰＯとして出力され、縦続接続されているソースドライバ９０２の次段のソースドライバ９０２のスタートパルス信号ＳＰとして入力され、以後同様にスタートパルス信号ＳＰは転送される。
【００１１】
表示データＤは、それぞれ例えば６ビットの表示データＤＲ（赤）、表示データＤＧ（緑）、表示データＤＢ（青）から構成され、入力ラッチ回路１３０１に入力される。そして、入力ラッチ回路１３０１に一時的にラッチされた後、クロック信号ＣＫによりサンプリングメモリ回路１３０３に送られる。サンプリングメモリ回路１３０３は、先述のシフトレジスタ回路１３０２の各段の出力信号（スタートパルス信号ＳＰがシフトした信号）により、時分割に送られてくる表示データＤをサンプリングし記憶する。
【００１２】
その後、表示データＤは次のホールドメモリ回路１３０４に入力され、この表示データＤの１水平期間のデータがホールドメモリ回路１３０４に入力された時点で、水平同期信号に基づいたラッチ信号ＬＳによりラッチされる。そして、次のラッチ信号ＬＳが入力されるまで、つまり１水平期間の間、先の表示データＤは保持されてホールドメモリ回路１３０４から出力される。
【００１３】
ラッチされた表示データＤの信号レベルは、次のレベルシフタ回路１３０５によりロジック系電圧レベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要な電圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換される。
【００１４】
一方、基準電圧発生回路１３０９は、参照電圧ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗分割等により階調表示に用いる、例えば６４レベルの電圧を発生させている。ＤＡ変換回路１３０６は、ラッチされレベル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢに対応するそれぞれ６ビット）に基づき、先述の６４レベルの電圧から１つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【００１５】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路１３０７により、階調表示電圧として液晶駆動電圧出力端子１３０８から、液晶パネル９０１における各液晶表示素子のソース信号ラインにそれぞれ出力される。
【００１６】
このような従来のソースドライバでは図１２（１回路のみ記載）と図１３に示すように、外部からのデジタル表示データ（ＤＲ、ＤＧ、ＤＢ）はそれぞれがシリアルに入力（Ｄ1 、Ｄ2 、…Ｄ8 …）され、一旦、Ｄ型フリップフロップ（以下、ＤＦ／Ｆと称す）で構成される入力ラッチ回路１３０１にてクロック信号ＣＫの立ち上がりでラッチされる（図１４に示すラッチデータのタイミングチャートを参照）。
【００１７】
この後、これらラッチされた各表示データＤは、ＤＦ／Ｆで構成されるサンプリングメモリ回路１３０３に入力され、クロック信号ＣＫの立ち上がりに同期を取りスタートパルス信号ＳＰをｎ段のシフトレジスタ回路１３０２内に転送させて各段から出力される信号（ＳＲ1 、ＳＲ2 、…ＳＲn ）の立ち上がりに同期を取り、記憶される。その後、上記各表示データＤは、ホールドメモリ回路１３０４へ出力され、続いて、ラッチ信号ＬＳによりホールドメモリ回路１３０４から一括出力され、次のラッチ信号ＬＳが入力されるまで、その出力信号は保持されるようになっている。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の場合、表示画質の向上のために液晶パネル９０１のより高精細化に伴い、表示画質の劣化という次のような問題が生じる。まず、上記従来では、例えば、ＲＧＢに対応した合計１８本の表示データＤ（６ビット×ＲＧＢ）を用いたＳＸＧＡ（１０２４×ＲＧＢ×７６８）型の液晶パネル９０１の場合、例えば６４階調表示を行うためのソースドライバ９０２では、上記表示データＤに対し、６５ＭＨｚと非常に高速のデータ転送レートが必要となる。
【００１９】
そのため、上記従来では、液晶パネル９０１の高精細化を目指す程、より速いデータ転送レートにて表示データＤを順次、入力ラッチ回路１３０１にてラッチ後、時分割でサンプリングメモリ回路１３０３に記憶させる必要があるが、高速化によりクロック信号ＣＫに対し表示データＤを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証するのが難しくなる。
【００２０】
このことから、上記従来では、高いデータ転送レートのために表示画質が劣化し、高精細化と表示画質の向上との双方を同時に満たせなくなるという問題を生じている。
【００２１】
【課題を解決するための手段】
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、クロック周波数を低減できるよう、クロック信号の立ち上がりと、立ち下がりの両エッジにて表示データＤを取り込む方式を入力インターフェース部に採用し、ソースドライバの内部でシリアル−パラレル変換を行うことにより、クロック周波数を、必要なデータ転送レートの、例えば半分と低減でき、動作周波数の拡大と信頼性の向上した半導体装置およびそれを用いた表示装置モジュールを提供することである。
【００２２】
すなわち、本発明の半導体装置は、以上の課題を解決するために、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている。
【００２３】
さらに、本発明の半導体装置は、表示装置を表示データ信号に基づいて駆動する半導体装置において、１相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第１の転送手段と、上記１相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第２の転送手段と、入力された表示データ信号を上記１相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された表示データ信号を上記１相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第１の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するＤ型フリップフロップを備えているとともに、上記第２の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するＤ型フリップフロップを備えているサンプリング手段とを有していることを特徴とする。
【００２４】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号をシリアル−パラレル変換するための、２個単位のラッチ回路を備えていてもよい。
【００２５】
上記半導体装置では、前記ラッチ手段は、シリアルに入力された表示データ信号を前記クロック信号の１相の立ち上がりと立ち下がりの両タイミングにてシリアル−パラレル変換するものであることが好ましい。
【００２６】
上記構成によれば、ラッチ手段により表示データ信号をクロック信号に同期して同期データを出力し、その同期データを、転送手段から転送されたスタートパルス信号に基づいてサンプリング手段にてサンプリングして出力することにより、上記表示データ信号をシリアル−パラレル変換でき、表示装置にて表示するのに好適な信号に変換できる。
【００２７】
その上、上記構成では、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートを、より低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証し易くできる。
【００２８】
上記半導体装置においては、前記表示装置は液晶表示部であってもよい。上記構成によれば、液晶表示部の高精細化に安定に対応できるので、液晶表示における表示画質の向上を確実化できる。
【００２９】
本発明の表示装置モジュールは、以上の課題を解決するために、上記に記載の各半導体装置の何れかを有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に安定に対応できるので、表示装置モジュールの表示画質の向上を確実化できる。
【００３０】
なお、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている構成も考えられる。
【００３１】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号を、シリアル−パラレル変換するための、４個単位のラッチ回路を備えていてもよい。
【００３２】
上記半導体装置では、前記の複数の各クロック信号は、上記各クロック信号の数がｍ（ｍは２以上の整数）のとき、１／（２ｍ）の位相差を互いに有するように設定されていることが好ましい。
【００３３】
上記構成によれば、ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、さらに、クロック信号のクロック周波数を、表示データ信号における必要なデータ転送レートよりいっそう低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）をより保証し易くできる。
【００３４】
【発明の実施の形態】
本発明に係る半導体装置およびそれを用いた表示装置モジュールの、実施の形態について図に基づいて説明すれば、以下の通りである。
【００３５】
上記表示装置モジュールとしての液晶表示装置は、例えば図２に示すように、液晶表示部として、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶パネル１と、それを駆動するための液晶駆動装置（半導体装置）とを有している。上記液晶パネル１の詳細については後述する。
【００３６】
上記液晶駆動装置は、それぞれＩＣからなるソースドライバ２およびゲートドライバ３と、コントローラ４と、液晶駆動電源５とを備えている。コントローラ４は、ソースドライバ２に表示データＤおよび制御信号Ｓ1 を出力すると共に、ゲートドライバ３には制御信号Ｓ2 を出力する。上記制御信号Ｓ1 としては水平同期信号やクロック信号、制御信号Ｓ2 としては垂直同期信号が挙げられる。
【００３７】
そして、ソースドライバ２の各液晶駆動電圧出力端子は、液晶パネル１における対応する各ソース信号ライン１４に接続され、一方、ゲートドライバ３の各液晶駆動電圧出力端子は、液晶パネル１における対応する各ゲート信号ライン１５に接続されている（図３を参照）。
【００３８】
また、液晶駆動電源５は、液晶駆動装置（ソースドライバ２、ゲートドライバ３）を駆動する電源や液晶パネル１に印加する各種駆動電圧を液晶駆動装置に出力している。
【００３９】
上記液晶駆動装置のソースドライバ２およびゲートドライバ３は、例えば、図示しない各ＴＣＰ（Tape Carrier Package) に搭載されている。ＴＣＰとは、テープ・フィルムにＬＳＩを装着した薄型のパッケージをいう。
【００４０】
ＴＣＰの出力端子側は、液晶パネル１の図示しない液晶ガラス基板の上に設けられたＩＴＯ（Indium Tin Oxide: インジウムすず酸化物）からなる端子（先述のソース信号ライン１４やゲート信号ライン１５に接続されている）に対し、例えばＡＣＦ（Anisotropic Conductive Film:異方性導電膜）を介して、熱圧着され電気的に接続される。
【００４１】
一方、各ソースドライバ２およびゲートドライバ３への入力側信号の入出力は、ＴＣＰ配線およびフレキシブル基板配線などを通して行われる。外部から入力された、シリアルなデジタル表示データは、コントローラ４を通して、ソースドライバ２へ、シリアルな表示データＤとして入力される。
【００４２】
図１に、本発明の第一の実施の形態としての上記ソースドライバ２における回路ブロック図の一例を示す。ソースドライバ２は、基本的にはシフトレジスタ回路（転送手段）２２、入力ラッチ回路（ラッチ手段）２１、サンプリングメモリ回路（サンプリング手段）２３、ホールドメモリ回路２４、レベルシフタ回路２５、ＤＡ変換回路２６、出力回路２７、出力回路２７からの出力端子２８、および基準電圧発生回路２９を有している。以下において、まず、上記回路構成の内、従来技術との相違点のみ説明し、他の回路動作についての説明は後述する。
【００４３】
相違点は、従来では、図１２および図１３に示すように、入力された表示データＤをラッチする入力ラッチ回路１３０１、サンプリングメモリ回路１３０３を中心とする表示データＤの取り込み及び転送であり、デジタル式の表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各ビット毎に１つのＤＦ／Ｆで構成された入力ラッチ回路１３０１が設置されていた。
【００４４】
本発明は、入力ラッチ回路２１での表示データＤのラッチをクロック信号ＣＫの立ち上がりと立ち下がりの両エッジを用いて行うことで、クロック信号ＣＫのクロック周波数に対し、従来より、以後の回路での表示データＤの処理速度を低減、つまり速く（データ転送レートを向上）できるものである。
【００４５】
本発明の実施の形態について、図４の回路例と、図５のタイミングチャートを基に説明する。まず、コントローラ４から出力される、シリアルな表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各１ビットに対して、入力ラッチ回路２１は、クロック信号ＣＫの立ち上がりと立ち下がりの両エッジに同期させて取り込み、各同期データＱ11、Ｑ12としてそれぞれ出力するものである。
【００４６】
このため、上記入力ラッチ回路２１は、表示データＤとクロック信号ＣＫとがそれぞれ入力されるＤＦ／Ｆ２１ａ、および、上記表示データＤと上記クロック信号ＣＫをインバータ２１ｉによって反転させた反転クロック信号ＣＫバーとがそれぞれ入力されるＤＦ／Ｆ２１ｂの２つのＤＦ／Ｆを有している。上記表示データＤは、ＤＦ／Ｆ２１ａおよびＤＦ／Ｆ２１ｂの各Ｄ端子に入力される一方、クロック信号ＣＫおよび反転クロック信号ＣＫバーは、それぞれＤＦ／Ｆ２１ａおよびＤＦ／Ｆ２１ｂの各ＣＫ端子に入力される。
【００４７】
サンプリングメモリ回路２３には、入力ラッチ回路２１から出力される２つの各同期データＱ11、Ｑ12をそれぞれ入力して、ラッチさせるための２個のＤＦ／Ｆ２３ａ１とＤＦ／Ｆ２３ｂ１とが設置されている。
【００４８】
そして、立ち上がり同期データＱ11を入力するＤＦ／Ｆ２３ａ１ のＣＫ端子にはシフトレジスタ回路２２のＡ(1) 段目の出力が、一方、立下り同期データＱ12を入力するＤＦ／Ｆ２３ｂ１ のＣＫ端子にはシフトレジスタ回路２２のＢ(1) 段目の出力が入力されている。
【００４９】
ちなみに、ｎ段のシフトレジスタ回路２２は、クロック信号ＣＫの立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2) 、…Ａ(n/2) のシフトレジスタ部と、クロック信号ＣＫの立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/2) のシフトレジスタ部とを有している。
【００５０】
サンプリングメモリ回路２３の各出力（Ｑ21、Ｑ22）はそれぞれ、ホールドメモリ回路２４の所定の番地に入力され、記憶される。図４に示した回路は、表示データＤにおける各表示データＤＲ、ＤＧ、ＤＢの計１８ビットの内の１ビット分（例えば、ＤＲ1 として）の回路で、さらにシフトレジスタ回路２２のＡ(1) 段目とＢ(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【００５１】
図示していないが、表示データＤＲ1 を入力した入力ラッチ回路２１の出力Ｑ11は、シフトレジスタ回路２２の他のＡ(2) 〜Ａ(n/2) 段目の出力をそれぞれＣＫ端子に入力する、サンプリングメモリ回路２３における各ＤＦ／Ｆ２３ａ２〜ＤＦ／Ｆ２３ａｎ／２ に共通に入力される。これらサンプリングメモリ回路２３の各出力はそれぞれホールドメモリ回路２４の所定の番地に入力され記憶される。 一方、表示データＤＲ1 を入力した入力ラッチ回路２１の出力Ｑ12は、シフトレジスタ回路２２の他のＢ(2) 〜Ｂ(n/2) 段目の出力を、それぞれＣＫ端子に入力する、サンプリングメモリ回路２３における各ＤＦ／Ｆｂ２ 〜ＤＦ／Ｆｂｎ／２に共通に入力される。これらサンプリングメモリ回路２３の各出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００５２】
以上が表示データＤＲ1 に関する回路構成および処理例であるが、表示データＤにおける他の表示データに対しても同様に処理される回路構成を備え、同様に処理されるようになっている。このようにして、上記表示データＤは、シリアル−パラレル変換されたことになる。
【００５３】
図５に、上記クロック信号ＣＫと表示データＤとの各種タイミングチャートを示す。入力された表示データＤ〔図５（ｂ）を参照〕は、クロック信号ＣＫ〔図５（ａ）を参照〕の立ち上がり・立ち下がりの両エッジでラッチされ、立ち上がり同期データＱ11である立ち上がりラッチデータ〔図５（ｃ）を参照〕と、立ち下がり同期データＱ12である立ち下がりラッチデータ〔図５（ｄ）を参照〕の２チャンネルに分割される。
【００５４】
よって、前記表示データＤは、２個単位でシリアル−パラレル変換されることになる。つまり、１回の変換サイクルでデータ長が２倍になった２つのパラレルデータが生成される。ここで、注目すべきは、クロック信号ＣＫのクロック周波数が表示データＤのデータ転送レートの半分でよく、もし、データ転送レートが８０ＭＨｚであれば、クロック周波数は４０ＭＨｚでよい。
【００５５】
このように、本発明では、クロック信号ＣＫの立ち上がり、および立ち下がりの両エッジによる表示データＤの取り込みと、処理方式を採用することで、クロック周波数が表示データＤのデータ転送レートの半分という、動作周波数の拡大と信頼性の高い液晶駆動装置（半導体装置）およびそれを用いた液晶表示装置モジュールを実現することができる。
【００５６】
次に、半導体装置の他の形態について、参考例として図６ないし図８に基づいて説明すれば以下の通りである。
【００５７】
前記実施の形態においては、１相のクロック信号ＣＫをコントローラ４より入力される構成としていた。この場合、さらに高精細化に伴う、より速いデータ転送レートの表示データＤを順次、前記入力ラッチ回路２１にてラッチ後、時分割でサンプリングメモリ回路２３に記憶させる方式では、クロック信号ＣＫに対し、データ取り込みタイミングの仕様（データセットアップ／ホールド時間）を保証するのが困難になることがある。
【００５８】
そこで、他の形態における半導体装置としての液晶駆動装置では、図６ないし図８に示すように、位相を１／４相ずらした２相の各クロック信号ＣＫ1 、ＣＫ2 を用いて、立ち上がりと立ち下がりの両エッジによる表示データＤの取り込み方式を、入力ラッチ回路３１、並びに処理回路としてのシフトレジスタ回路３２およびサンプリングメモリ回路３３に採用することで、クロック周波数を表示データＤにおける必要なデータ転送レートの１／４にでき、動作周波数の拡大と信頼性の高い液晶駆動装置（半導体装置）と、この液晶駆動装置を用いた液晶表示装置モジュールを実現することができる。
【００５９】
図７に、本形態に係るソースドライバ２の回路構成図を示す。図１で示したソースドライバ２との主な相違点は、実施の形態では、表示データＤをラッチするための入力ラッチ回路２１へは１相のクロック信号ＣＫが入力されているのに対し、この形態では、２相の各クロック信号ＣＫ1 、ＣＫ2 とがそれぞれ入力ラッチ回路３１に入力されている点である。
【００６０】
以下に、上記入力ラッチ回路３１、サンプリングメモリ回路３３及びシフトレジスタ回路３２について説明する。ホールドメモリ回路２４、レベルシフタ回路２５、ＤＡ変換回路２６、出力回路２７および基準電圧発生回路２９に関する構成および動作については前述の実施の形態と同様であるので、同一の部材番号を付与して、それらの説明は以下において省略する。
【００６１】
図７に、本形態に係わる入力ラッチ回路３１、サンプリングメモリ回路３３およびシフトレジスタ回路３２の回路例を、図８にそのタイミングチャートを図示する。この形態では、入力ラッチ回路３１での表示データＤのラッチを、互いに位相を１／４相ずらしたクロック信号ＣＫ1 及びクロック信号ＣＫ2 を用い、双方の各クロック信号ＣＫ1 、ＣＫ2 の立ち上がりと立ち下がりの両エッジをそれぞれ用いて、表示データＤをラッチすることで、以後の回路での、上記表示データＤの処理速度をさらに低減できるものである。
【００６２】
図７および図８に基づいてさらに詳しく説明すると、まず、コントローラ４から出力される表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各１ビットに対して、入力ラッチ回路３１は、上記表示データＤが、入力端子であるＤ端子にそれぞれ入力される４個のＤＦ／Ｆを有している。上記４個のＤＦ／Ｆは、ＤＦ／Ｆ３１ａとクロック信号ＣＫ1 をインバータ３１ｉにて反転させた反転クロックＣＫ1 バーを使用したＤＦ／Ｆ３１ｂと、さらにクロック信号ＣＫ1 に対して、位相を１／４相ずらしたクロック信号ＣＫ2 により、先と同様に構成され動作する２つのＤＦ／Ｆ３１ｃ、ＤＦ／Ｆ３１ｄである。
【００６３】
サンプリングメモリ回路３３は、入力ラッチ回路３１からの４つの出力（Ｑ11、Ｑ12、Ｑ13、Ｑ14）をそれぞれ入力し、ラッチさせるための、４個のＤＦ／Ｆ３３ａ１、ＤＦ／Ｆ３３ｂ１ 、ＤＦ／Ｆ３３ｃ１ 、ＤＦ／Ｆ３３ｄ１ が設置されている。
【００６４】
そして、立ち上がり同期データＱ11をＤ端子に入力するＤＦ／Ｆ３３ａ１のＣＫ端子にはシフトレジスタ回路３２のＡ(1) 段目の出力が、一方、立下り同期データＱ12をＤ端子に入力するＤＦ／Ｆ３３ｂ１ のＣＫ端子にはシフトレジスタ回路３２のＢ(1) 段目の出力が入力されている。
【００６５】
さらに１／４位相ずれた立ち上がり同期データＱ13をＤ端子に入力するＤＦ／Ｆ３３ｃ１ のＣＫ端子にはシフトレジスタ回路３２のＣ(1) 段目の出力が、一方、立下り同期データＱ14をＤ端子に入力するＤＦ／Ｆ３３ｄ１ のＣＫ端子にはシフトレジスタ回路３２のＤ(1) 段目の出力が入力されている。
【００６６】
ちなみに、ｎ段のシフトレジスタ回路３２は、クロック信号ＣＫ1 の立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2) 、…Ａ(n/4) のシフトレジスタ部と、クロック信号ＣＫ1 の立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/4) のシフトレジスタ部と、さらにクロック信号ＣＫ2 の立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＣ(1) 、Ｃ(2) 、…Ｃ(n/4) のシフトレジスタ部と、クロック信号ＣＫ2 の立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＤ(1) 、Ｄ(2) 、…Ｄ(n/4) のシフトレジスタ部とを有している。
【００６７】
サンプリングメモリ回路３３の各出力（Ｑ21、Ｑ22、Ｑ23、Ｑ24）はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。図６の回路は、表示データＤにおける各表示データＤＲ、ＤＧ、ＤＢの計１８ビットの内の１ビット分（例えば、ＤＲ1 として）のための回路であり、さらにシフトレジスタ回路３２のＡ(1) 段目、Ｂ(1) 段目、Ｃ(1) 段目及びＤ(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【００６８】
図示していないが、表示データＤＲ1 を入力した入力ラッチ回路３１の出力である同期データＱ11は、シフトレジスタ回路３２の他のＡ(2) 〜Ａ(n/4) 段目の出力を、それぞれＣＫ端子に入力するＤＦ／Ｆ３３ａ２ 〜ＤＦ／Ｆ３３ａｎ／４ のＤ端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路３３の出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００６９】
一方、表示データＤＲ1 を入力した入力ラッチ回路３１の出力である同期データＱ12は、シフトレジスタ回路３２の他のＢ(2) 〜Ｂ(n/4) 段目の出力を、それぞれＣＫ端子に入力する、図示しないＤＦ／Ｆ３３ｂ２〜ＤＦ／Ｆ３３ｂｎ／４ のＤ端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路３３の出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００７０】
以下、入力ラッチ回路３１の各出力である各同期データＱ13、Ｑ14についても、先の説明と同様な動作をし、出力Ｑ23、Ｑ24を次のホールドメモリ回路２４へ出力して記憶する。以上が表示データＤＲ1 の回路であるが、表示データＤにおける他の表示データでも同様の構成および処理である。
【００７１】
よって、参考の形態では、前記表示データＤは、４個単位でシリアル−パラレル変換されることになる。つまり、１回の変換サイクルで、データ長が４倍になった４つのパラレルデータが生成される。ここで注目すべきは、クロック周波数が表示データＤの四分の一（１／４）のものを使用できることであり、もし、上記表示データＤのデータ転送レートが８０ＭＨｚであれば、上記クロック周波数は２０ＭＨｚでよい。
【００７２】
このように、位相を互いに異なるように設定した各クロック信号ＣＫ1 、ＣＫ2 の立ち上がりと、立ち下がりの両エッジによる表示データＤの取り込み方式と処理回路を採用することで、クロック周波数および表示データＤのデータ転送レートを１／４とすることができることから、さらに動作周波数の拡大への対応と、信頼性の高い液晶駆動装置およびそれを用いた液晶表示装置モジュールを実現することができる。
【００７３】
上記参考の形態では、２相のクロック信号ＣＫ1 、ＣＫ2 を用いた例で説明したが、ｍ相の各クロック信号ＣＫ１〜ＣＫm を用いて、表示データＤをラッチして処理することも可能である。特にｍ＝２ｋ（ｋ＝０、１、２、３、…）の場合、次に続く回路構成とは整合性が良い。この場合、ｍ個のクロック信号ＣＫ１〜ＣＫm の位相は、順次、互いに１／（２ｍ）相ずつずらせばよい。
【００７４】
以上、本発明について液晶駆動装置を用いて説明を行ってきたが、本発明は、液晶駆動装置に限らず、例えば、前述のソースドライバ２といった、１個もしくは複数の表示素子駆動用半導体装置を縦続接続し、スタートパルス信号ＳＰをクロック信号ＣＫで同期して転送し、この転送信号により表示データＤを取り込み、ある周期でラッチをかけて表示を行い、これを繰り返すことで１画面を表示する表示装置に対して有効である。
【００７５】
特に、本発明は、例えば上述のソースドライバ２やゲートドライバ３といった、Ｘ方向及びＹ方向に駆動装置を具備し、前記スタートパルス信号ＳＰをクロック信号ＣＫに同期して転送し、この転送信号により映像信号を時分割に選択して取り込み、水平同期信号周期でラッチをかけて表示を行い、これを繰り返して１画面を表示する表示装置の表示画面の大画面化、高精細化に伴う表示データの高速転送の高信頼性化に有効である。
【００７６】
また、半導体装置内部でのクロック信号ＣＫの動作周波数を低減できることで、低電圧駆動にも対応でき、結果的には低消費電力化も可能となる。さらに、動作周波数低減による低雑音化からも信頼性の高い半導体装置を実現できる。
【００７７】
また、上記の実施の各形態では、ソースドライバ２等のチップをＴＣＰに搭載した半導体装置を液晶パネル１の電極（ＩＴＯ線）に対し、例えば、異方性導電膜（ＡＣＦ）等を介して熱圧着により実装した構成で説明したが、本発明を、ＴＣＰ形態ではなく、フレキシブル基板やフィルム等の含む絶縁テープ上にコントローラ４も含んで搭載してもよい。
【００７８】
さらに、本発明は、チップオングラス（ＣＯＧ）方式として半導体装置をチップ形態にて液晶パネル１の電極（ＩＴＯ線）に、例えば、異方性導電膜（ＡＣＦ）等を介して熱圧着により直接実装した構成でもよく、さらに低温ポリシリコン技術等により液晶パネル１のガラス基板上に回路を形成したサーキットイングラス（ＣＩＧ）方式でも実現可能である。
【００７９】
次に、前記液晶パネル１の構成および動作について図３、図９および図１０に基づいて以下に説明する。液晶パネル１には、図３に示すように、画素電極１１、画素容量１２、画素電極１１への電圧印加をオン・オフするスイッチング素子としてＴＦＴ１３、上記ＴＦＴ１３を駆動するためのソース信号ライン１４、上記ＴＦＴ１３を駆動するためのゲート信号ライン１５、画素電極１１に対し、図示しない液晶を介して対面する対向電極６が設けられている。上記液晶パネル１では、画素容量１２が、図示しない液晶を介して、各画素電極１１と対向電極６との間でそれぞれ形成されている。
【００８０】
図３中、Ａで示す領域が、１画素分の液晶表示素子である。ソース信号ライン１４には、図２に示すソースドライバ２から、表示対象の画素の明るさに応じた、例えば６４階調の階調表示電圧が与えられる。ゲート信号ライン１５には、ゲートドライバ３から、縦方向に並んだＴＦＴ１３が、順次オンするようにＴＦＴ１３の各ゲートに走査信号が与えられる。
【００８１】
オン状態のＴＦＴ１３を通して、上記ＴＦＴ１３のドレインに接続された画素電極１１にソース信号ライン１４の電圧が印加されて、対向電極６との間の画素容量１２に電荷が蓄積され、その電荷量に応じて液晶の光透過率が変化することにより、各画素での階調表示が行われる。
【００８２】
図９および図１０に、異なる階調表示時（例えば、白表示例と黒表示例）での液晶表示素子及び画素への駆動波形の一例を示す。図９および図１０に示すように、駆動波形５１と駆動波形４１は、それぞれ、ソースドライバ２の液晶駆動電圧出力端子からソース信号ライン１４に出力された駆動波形、一方、駆動波形５２と駆動波形４２は、それぞれ、ゲートドライバ３の液晶駆動出力端子からゲート信号ライン１５に出力された駆動波形である。
【００８３】
また、電位５３と電位４３は対向電極６の電位であり、印加電圧５４と印加電圧４４は画素電極１１に印加される電圧波形である。よって、液晶に印加される電圧は、画素電極１１と対向電極６との電圧差であり、図中において斜線領域の高さで示されている。
【００８４】
例えば、図９では、ゲートドライバ３の液晶駆動電圧出力端子からの駆動波形５２がHighレベルのときＴＦＴ１３がオンし、ソースドライバ２の液晶駆動電圧出力端子からの駆動波形５１と対向電極６の電位５３との電位差が画素電極１１に印加される。このあと、ゲートドライバ３の液晶駆動電圧出力端子からの駆動波形５２はLow レベルとなり、ＴＦＴ１３はオフ状態となる。このとき、各画素では、画素容量１２をそれぞれ有するため、上述の印加電圧が保持される。
【００８５】
図１０の場合も同様である。図９と図１０とは、画素を構成する液晶に印加される電圧が相違しており、図９の場合は、図１０の場合の印加電圧４４と比べて印加電圧５４が高い。このように、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変化させ、各画素での多階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【００８６】
次に、ホールドメモリ回路２４に入力され、記憶された、パラレル変換された表示データＤに対する以降の処理について、図１および図３に基づいて以下に説明する。
【００８７】
まず、この表示データＤの１水平期間のデータがホールドメモリ回路２４に入力された時点で、水平同期信号に基づいたラッチ信号ＬＳによりラッチされる。そして、次のラッチ信号ＬＳが入力されるまで、つまり１水平期間の間、先の表示データＤは保持されてホールドメモリ回路２４から出力される。
【００８８】
ラッチされた表示データＤの信号レベルは、次のレベルシフタ回路２５によりロジック系電圧レベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要な電圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換される。
【００８９】
一方、基準電圧発生回路２９は、参照電圧ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗分割等により階調表示に用いる、例えば６４レベルの電圧を発生させている。ＤＡ変換回路２６は、ラッチされレベル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢに対応するそれぞれ６ビット）に基づき、先述の６４レベルの電圧から１つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【００９０】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路２７により、階調表示電圧として液晶駆動電圧出力端子２８から、液晶パネル１における各液晶表示素子のソース信号ライン１４にそれぞれ出力され、表示データＤに基づく階調表示がなされる。
【００９１】
ところで、従来では、表示画像の高精細化のために表示データＤのデータ転送レートを高く設定したことに対応して、クロック信号ＣＫのクロック周波数を高く設定すると、クロック信号ＣＫのデューティ比（ハイ期間とロー期間の比）をソースドライバ９０２の内部で確保するのが難しくなるためクロック信号ＣＫの動作周波数の低減を招くおそれがある。このため、上記従来では、動作周波数の低減によって表示データＤをシリアル−パラレル変換するのが不安定となることから、表示画質の劣化を招来することがあるという問題を有している。
【００９２】
しかしながら、本発明では、表示画像の高精細化のために表示データＤのデータ転送レートを高く設定しても、クロック信号ＣＫのクロック周波数を低く設定できるので、上記問題を回避できる。
【００９３】
【発明の効果】
本発明の半導体装置は、以上のように、上記半導体装置にはコントローラから表示データ信号がシリアルに入力されるとともに、１相のクロック信号が入力され、当該クロック信号の周波数は、上記表示データ信号のデータ転送レートの半分であり、上記１相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第１の転送手段と、上記１相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第２の転送手段と、入力された表示データ信号を上記１相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された上記表示データ信号を上記１相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第１の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するＤ型フリップフロップを備えているとともに、上記第２の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するＤ型フリップフロップを備えているサンプリング手段とを有している構成である。
【００９４】
それゆえ、上記構成は、表示データ信号を、表示のためにシリアル−パラレル変換できると共に、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートより低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証し易くできるため、表示画質の劣化を回避しながら、高精細化と表示画質の向上との双方を同時に満たすことができるという効果を奏する。
【００９５】
本発明の表示装置モジュールは、以上のように、上記半導体装置を有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に対応できるので、表示装置モジュールの表示画質の向上を確実化できるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の表示装置モジュールとしての液晶表示装置を駆動するための、本発明に係る実施の形態を示すソースドライバのブロック図である。
【図２】 上記液晶表示装置を示すブロック図である。
【図３】 上記液晶表示装置における液晶パネルの概略構成図である。
【図４】 上記ソースドライバの要部ブロック図である。
【図５】 上記ソースドライバの表示データＤの取り込み動作を示すタイミングチャートである。
【図６】 参考の形態を示すソースドライバのブロック図である。
【図７】 上記ソースドライバの要部ブロック図である。
【図８】 上記ソースドライバの表示データＤの取り込み動作を示すタイミングチャートである。
【図９】 上記液晶パネルの動作を示すタイミングチャートである。
【図１０】 上記液晶パネルの他の動作を示すタイミングチャートである。
【図１１】 従来の液晶表示装置のブロック図である。
【図１２】 上記液晶表示装置に用いられたソースドライバのブロック図である。
【図１３】 上記ソースドライバの要部ブロック図である。
【図１４】 上記ソースドライバの動作を示すタイミングチャートである。
【符号の説明】
２１ 入力ラッチ回路（ラッチ手段）
２２ シフトレジスタ回路（転送手段）
２３ サンプリングメモリ回路（サンプリング手段）
【発明の属する技術分野】
本発明は、デジタル−アナログ変換された表示データ信号により表示装置を駆動し、上記表示装置において階調表示するための半導体装置およびそれを有する表示モジュールに関するものである。
【０００２】
【従来の技術】
従来より、例えば図１１に示すように、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置が知られている。この液晶表示装置は、液晶表示部としてのＴＦＴ方式の液晶パネル９０１と、液晶駆動装置とを備えており、液晶パネル９０１内に、図示しない液晶表示素子と、対向電極（共通電極）９０６とを有している。
【０００３】
上記液晶駆動装置は、それぞれＩＣ（Integrated Circuit) からなるソースドライバ９０２およびゲートドライバ９０３と、コントローラ９０４と、液晶駆動電源９０５とを備えている。コントローラ９０４は、ソースドライバ９０２に表示データＤおよび制御信号Ｓ11を出力すると共に、ゲートドライバ９０３に制御信号Ｓ12を出力するものである。
【０００４】
上記制御信号Ｓ11としては水平同期信号やクロック信号、制御信号Ｓ12としては垂直同期信号がある。そして、ソースドライバ９０２の各液晶駆動電圧出力端子は、液晶パネル９０１における対応するソース信号ラインに接続される一方、ゲートドライバ９０３の各液晶駆動電圧出力端子は、液晶パネル９０１における対応するゲート信号ラインに接続されている。
【０００５】
また、液晶駆動電源９０５は、液晶駆動装置（ソースドライバ９０２、ゲートドライバ９０３）を駆動する電源や液晶パネル９０１に印加する各種駆動電圧を出力するものである。
【０００６】
外部からシリアルに入力されたデジタル表示データＤは、コントローラ９０４を通じて、ソースドライバ９０２へ上記表示データＤとして入力される。ソースドライバ９０２は、入力された表示データＤを時分割にて内部でラッチしてシリアル−パラレル変換し、その後、コントローラ９０４から入力される上記水平同期信号に同期してデジタル−アナログ変換（ＤＡ変換という）を行う。
【０００７】
そして、ＤＡ変換によって得られた、階調表示用のアナログ電圧（階調表示電圧）を液晶駆動電圧出力端子から、前述のソース信号ラインを介して、その液晶駆動電圧出力端子に対応した、液晶パネル９０１内の液晶表示素子（図示せず）へそれぞれ出力する。
【０００８】
図１２に、上記ソースドライバ９０２の回路ブロック図の一例を示す。ソースドライバ９０２は、基本的にはシフトレジスタ回路１３０２、入力ラッチ回路１３０１、サンプリングメモリ回路１３０３、ホールドメモリ回路１３０４、レベルシフタ回路１３０５、ＤＡ変換回路１３０６、出力回路１３０７および基準電圧発生回路１３０９から構成される。
【０００９】
まず、シフトレジスタ回路１３０２には、水平同期信号と同期させたスタートパルス信号ＳＰが入力され、その後、クロック信号ＣＫに同期を取りスタートパルス信号ＳＰはｎ段のシフトレジスタ回路１３０２に転送される。
【００１０】
そして、シフトレジスタ回路１３０２のｎ段目の出力は、出力信号ＳＰＯとして出力され、縦続接続されているソースドライバ９０２の次段のソースドライバ９０２のスタートパルス信号ＳＰとして入力され、以後同様にスタートパルス信号ＳＰは転送される。
【００１１】
表示データＤは、それぞれ例えば６ビットの表示データＤＲ（赤）、表示データＤＧ（緑）、表示データＤＢ（青）から構成され、入力ラッチ回路１３０１に入力される。そして、入力ラッチ回路１３０１に一時的にラッチされた後、クロック信号ＣＫによりサンプリングメモリ回路１３０３に送られる。サンプリングメモリ回路１３０３は、先述のシフトレジスタ回路１３０２の各段の出力信号（スタートパルス信号ＳＰがシフトした信号）により、時分割に送られてくる表示データＤをサンプリングし記憶する。
【００１２】
その後、表示データＤは次のホールドメモリ回路１３０４に入力され、この表示データＤの１水平期間のデータがホールドメモリ回路１３０４に入力された時点で、水平同期信号に基づいたラッチ信号ＬＳによりラッチされる。そして、次のラッチ信号ＬＳが入力されるまで、つまり１水平期間の間、先の表示データＤは保持されてホールドメモリ回路１３０４から出力される。
【００１３】
ラッチされた表示データＤの信号レベルは、次のレベルシフタ回路１３０５によりロジック系電圧レベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要な電圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換される。
【００１４】
一方、基準電圧発生回路１３０９は、参照電圧ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗分割等により階調表示に用いる、例えば６４レベルの電圧を発生させている。ＤＡ変換回路１３０６は、ラッチされレベル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢに対応するそれぞれ６ビット）に基づき、先述の６４レベルの電圧から１つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【００１５】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路１３０７により、階調表示電圧として液晶駆動電圧出力端子１３０８から、液晶パネル９０１における各液晶表示素子のソース信号ラインにそれぞれ出力される。
【００１６】
このような従来のソースドライバでは図１２（１回路のみ記載）と図１３に示すように、外部からのデジタル表示データ（ＤＲ、ＤＧ、ＤＢ）はそれぞれがシリアルに入力（Ｄ1 、Ｄ2 、…Ｄ8 …）され、一旦、Ｄ型フリップフロップ（以下、ＤＦ／Ｆと称す）で構成される入力ラッチ回路１３０１にてクロック信号ＣＫの立ち上がりでラッチされる（図１４に示すラッチデータのタイミングチャートを参照）。
【００１７】
この後、これらラッチされた各表示データＤは、ＤＦ／Ｆで構成されるサンプリングメモリ回路１３０３に入力され、クロック信号ＣＫの立ち上がりに同期を取りスタートパルス信号ＳＰをｎ段のシフトレジスタ回路１３０２内に転送させて各段から出力される信号（ＳＲ1 、ＳＲ2 、…ＳＲn ）の立ち上がりに同期を取り、記憶される。その後、上記各表示データＤは、ホールドメモリ回路１３０４へ出力され、続いて、ラッチ信号ＬＳによりホールドメモリ回路１３０４から一括出力され、次のラッチ信号ＬＳが入力されるまで、その出力信号は保持されるようになっている。
【００１８】
【発明が解決しようとする課題】
しかしながら、上記従来の場合、表示画質の向上のために液晶パネル９０１のより高精細化に伴い、表示画質の劣化という次のような問題が生じる。まず、上記従来では、例えば、ＲＧＢに対応した合計１８本の表示データＤ（６ビット×ＲＧＢ）を用いたＳＸＧＡ（１０２４×ＲＧＢ×７６８）型の液晶パネル９０１の場合、例えば６４階調表示を行うためのソースドライバ９０２では、上記表示データＤに対し、６５ＭＨｚと非常に高速のデータ転送レートが必要となる。
【００１９】
そのため、上記従来では、液晶パネル９０１の高精細化を目指す程、より速いデータ転送レートにて表示データＤを順次、入力ラッチ回路１３０１にてラッチ後、時分割でサンプリングメモリ回路１３０３に記憶させる必要があるが、高速化によりクロック信号ＣＫに対し表示データＤを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証するのが難しくなる。
【００２０】
このことから、上記従来では、高いデータ転送レートのために表示画質が劣化し、高精細化と表示画質の向上との双方を同時に満たせなくなるという問題を生じている。
【００２１】
【課題を解決するための手段】
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、クロック周波数を低減できるよう、クロック信号の立ち上がりと、立ち下がりの両エッジにて表示データＤを取り込む方式を入力インターフェース部に採用し、ソースドライバの内部でシリアル−パラレル変換を行うことにより、クロック周波数を、必要なデータ転送レートの、例えば半分と低減でき、動作周波数の拡大と信頼性の向上した半導体装置およびそれを用いた表示装置モジュールを提供することである。
【００２２】
すなわち、本発明の半導体装置は、以上の課題を解決するために、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている。
【００２３】
さらに、本発明の半導体装置は、表示装置を表示データ信号に基づいて駆動する半導体装置において、１相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第１の転送手段と、上記１相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第２の転送手段と、入力された表示データ信号を上記１相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された表示データ信号を上記１相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第１の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するＤ型フリップフロップを備えているとともに、上記第２の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するＤ型フリップフロップを備えているサンプリング手段とを有していることを特徴とする。
【００２４】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号をシリアル−パラレル変換するための、２個単位のラッチ回路を備えていてもよい。
【００２５】
上記半導体装置では、前記ラッチ手段は、シリアルに入力された表示データ信号を前記クロック信号の１相の立ち上がりと立ち下がりの両タイミングにてシリアル−パラレル変換するものであることが好ましい。
【００２６】
上記構成によれば、ラッチ手段により表示データ信号をクロック信号に同期して同期データを出力し、その同期データを、転送手段から転送されたスタートパルス信号に基づいてサンプリング手段にてサンプリングして出力することにより、上記表示データ信号をシリアル−パラレル変換でき、表示装置にて表示するのに好適な信号に変換できる。
【００２７】
その上、上記構成では、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートを、より低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証し易くできる。
【００２８】
上記半導体装置においては、前記表示装置は液晶表示部であってもよい。上記構成によれば、液晶表示部の高精細化に安定に対応できるので、液晶表示における表示画質の向上を確実化できる。
【００２９】
本発明の表示装置モジュールは、以上の課題を解決するために、上記に記載の各半導体装置の何れかを有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に安定に対応できるので、表示装置モジュールの表示画質の向上を確実化できる。
【００３０】
なお、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている構成も考えられる。
【００３１】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号を、シリアル−パラレル変換するための、４個単位のラッチ回路を備えていてもよい。
【００３２】
上記半導体装置では、前記の複数の各クロック信号は、上記各クロック信号の数がｍ（ｍは２以上の整数）のとき、１／（２ｍ）の位相差を互いに有するように設定されていることが好ましい。
【００３３】
上記構成によれば、ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、さらに、クロック信号のクロック周波数を、表示データ信号における必要なデータ転送レートよりいっそう低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）をより保証し易くできる。
【００３４】
【発明の実施の形態】
本発明に係る半導体装置およびそれを用いた表示装置モジュールの、実施の形態について図に基づいて説明すれば、以下の通りである。
【００３５】
上記表示装置モジュールとしての液晶表示装置は、例えば図２に示すように、液晶表示部として、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶パネル１と、それを駆動するための液晶駆動装置（半導体装置）とを有している。上記液晶パネル１の詳細については後述する。
【００３６】
上記液晶駆動装置は、それぞれＩＣからなるソースドライバ２およびゲートドライバ３と、コントローラ４と、液晶駆動電源５とを備えている。コントローラ４は、ソースドライバ２に表示データＤおよび制御信号Ｓ1 を出力すると共に、ゲートドライバ３には制御信号Ｓ2 を出力する。上記制御信号Ｓ1 としては水平同期信号やクロック信号、制御信号Ｓ2 としては垂直同期信号が挙げられる。
【００３７】
そして、ソースドライバ２の各液晶駆動電圧出力端子は、液晶パネル１における対応する各ソース信号ライン１４に接続され、一方、ゲートドライバ３の各液晶駆動電圧出力端子は、液晶パネル１における対応する各ゲート信号ライン１５に接続されている（図３を参照）。
【００３８】
また、液晶駆動電源５は、液晶駆動装置（ソースドライバ２、ゲートドライバ３）を駆動する電源や液晶パネル１に印加する各種駆動電圧を液晶駆動装置に出力している。
【００３９】
上記液晶駆動装置のソースドライバ２およびゲートドライバ３は、例えば、図示しない各ＴＣＰ（Tape Carrier Package) に搭載されている。ＴＣＰとは、テープ・フィルムにＬＳＩを装着した薄型のパッケージをいう。
【００４０】
ＴＣＰの出力端子側は、液晶パネル１の図示しない液晶ガラス基板の上に設けられたＩＴＯ（Indium Tin Oxide: インジウムすず酸化物）からなる端子（先述のソース信号ライン１４やゲート信号ライン１５に接続されている）に対し、例えばＡＣＦ（Anisotropic Conductive Film:異方性導電膜）を介して、熱圧着され電気的に接続される。
【００４１】
一方、各ソースドライバ２およびゲートドライバ３への入力側信号の入出力は、ＴＣＰ配線およびフレキシブル基板配線などを通して行われる。外部から入力された、シリアルなデジタル表示データは、コントローラ４を通して、ソースドライバ２へ、シリアルな表示データＤとして入力される。
【００４２】
図１に、本発明の第一の実施の形態としての上記ソースドライバ２における回路ブロック図の一例を示す。ソースドライバ２は、基本的にはシフトレジスタ回路（転送手段）２２、入力ラッチ回路（ラッチ手段）２１、サンプリングメモリ回路（サンプリング手段）２３、ホールドメモリ回路２４、レベルシフタ回路２５、ＤＡ変換回路２６、出力回路２７、出力回路２７からの出力端子２８、および基準電圧発生回路２９を有している。以下において、まず、上記回路構成の内、従来技術との相違点のみ説明し、他の回路動作についての説明は後述する。
【００４３】
相違点は、従来では、図１２および図１３に示すように、入力された表示データＤをラッチする入力ラッチ回路１３０１、サンプリングメモリ回路１３０３を中心とする表示データＤの取り込み及び転送であり、デジタル式の表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各ビット毎に１つのＤＦ／Ｆで構成された入力ラッチ回路１３０１が設置されていた。
【００４４】
本発明は、入力ラッチ回路２１での表示データＤのラッチをクロック信号ＣＫの立ち上がりと立ち下がりの両エッジを用いて行うことで、クロック信号ＣＫのクロック周波数に対し、従来より、以後の回路での表示データＤの処理速度を低減、つまり速く（データ転送レートを向上）できるものである。
【００４５】
本発明の実施の形態について、図４の回路例と、図５のタイミングチャートを基に説明する。まず、コントローラ４から出力される、シリアルな表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各１ビットに対して、入力ラッチ回路２１は、クロック信号ＣＫの立ち上がりと立ち下がりの両エッジに同期させて取り込み、各同期データＱ11、Ｑ12としてそれぞれ出力するものである。
【００４６】
このため、上記入力ラッチ回路２１は、表示データＤとクロック信号ＣＫとがそれぞれ入力されるＤＦ／Ｆ２１ａ、および、上記表示データＤと上記クロック信号ＣＫをインバータ２１ｉによって反転させた反転クロック信号ＣＫバーとがそれぞれ入力されるＤＦ／Ｆ２１ｂの２つのＤＦ／Ｆを有している。上記表示データＤは、ＤＦ／Ｆ２１ａおよびＤＦ／Ｆ２１ｂの各Ｄ端子に入力される一方、クロック信号ＣＫおよび反転クロック信号ＣＫバーは、それぞれＤＦ／Ｆ２１ａおよびＤＦ／Ｆ２１ｂの各ＣＫ端子に入力される。
【００４７】
サンプリングメモリ回路２３には、入力ラッチ回路２１から出力される２つの各同期データＱ11、Ｑ12をそれぞれ入力して、ラッチさせるための２個のＤＦ／Ｆ２３ａ１とＤＦ／Ｆ２３ｂ１とが設置されている。
【００４８】
そして、立ち上がり同期データＱ11を入力するＤＦ／Ｆ２３ａ１ のＣＫ端子にはシフトレジスタ回路２２のＡ(1) 段目の出力が、一方、立下り同期データＱ12を入力するＤＦ／Ｆ２３ｂ１ のＣＫ端子にはシフトレジスタ回路２２のＢ(1) 段目の出力が入力されている。
【００４９】
ちなみに、ｎ段のシフトレジスタ回路２２は、クロック信号ＣＫの立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2) 、…Ａ(n/2) のシフトレジスタ部と、クロック信号ＣＫの立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/2) のシフトレジスタ部とを有している。
【００５０】
サンプリングメモリ回路２３の各出力（Ｑ21、Ｑ22）はそれぞれ、ホールドメモリ回路２４の所定の番地に入力され、記憶される。図４に示した回路は、表示データＤにおける各表示データＤＲ、ＤＧ、ＤＢの計１８ビットの内の１ビット分（例えば、ＤＲ1 として）の回路で、さらにシフトレジスタ回路２２のＡ(1) 段目とＢ(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【００５１】
図示していないが、表示データＤＲ1 を入力した入力ラッチ回路２１の出力Ｑ11は、シフトレジスタ回路２２の他のＡ(2) 〜Ａ(n/2) 段目の出力をそれぞれＣＫ端子に入力する、サンプリングメモリ回路２３における各ＤＦ／Ｆ２３ａ２〜ＤＦ／Ｆ２３ａｎ／２ に共通に入力される。これらサンプリングメモリ回路２３の各出力はそれぞれホールドメモリ回路２４の所定の番地に入力され記憶される。 一方、表示データＤＲ1 を入力した入力ラッチ回路２１の出力Ｑ12は、シフトレジスタ回路２２の他のＢ(2) 〜Ｂ(n/2) 段目の出力を、それぞれＣＫ端子に入力する、サンプリングメモリ回路２３における各ＤＦ／Ｆｂ２ 〜ＤＦ／Ｆｂｎ／２に共通に入力される。これらサンプリングメモリ回路２３の各出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００５２】
以上が表示データＤＲ1 に関する回路構成および処理例であるが、表示データＤにおける他の表示データに対しても同様に処理される回路構成を備え、同様に処理されるようになっている。このようにして、上記表示データＤは、シリアル−パラレル変換されたことになる。
【００５３】
図５に、上記クロック信号ＣＫと表示データＤとの各種タイミングチャートを示す。入力された表示データＤ〔図５（ｂ）を参照〕は、クロック信号ＣＫ〔図５（ａ）を参照〕の立ち上がり・立ち下がりの両エッジでラッチされ、立ち上がり同期データＱ11である立ち上がりラッチデータ〔図５（ｃ）を参照〕と、立ち下がり同期データＱ12である立ち下がりラッチデータ〔図５（ｄ）を参照〕の２チャンネルに分割される。
【００５４】
よって、前記表示データＤは、２個単位でシリアル−パラレル変換されることになる。つまり、１回の変換サイクルでデータ長が２倍になった２つのパラレルデータが生成される。ここで、注目すべきは、クロック信号ＣＫのクロック周波数が表示データＤのデータ転送レートの半分でよく、もし、データ転送レートが８０ＭＨｚであれば、クロック周波数は４０ＭＨｚでよい。
【００５５】
このように、本発明では、クロック信号ＣＫの立ち上がり、および立ち下がりの両エッジによる表示データＤの取り込みと、処理方式を採用することで、クロック周波数が表示データＤのデータ転送レートの半分という、動作周波数の拡大と信頼性の高い液晶駆動装置（半導体装置）およびそれを用いた液晶表示装置モジュールを実現することができる。
【００５６】
次に、半導体装置の他の形態について、参考例として図６ないし図８に基づいて説明すれば以下の通りである。
【００５７】
前記実施の形態においては、１相のクロック信号ＣＫをコントローラ４より入力される構成としていた。この場合、さらに高精細化に伴う、より速いデータ転送レートの表示データＤを順次、前記入力ラッチ回路２１にてラッチ後、時分割でサンプリングメモリ回路２３に記憶させる方式では、クロック信号ＣＫに対し、データ取り込みタイミングの仕様（データセットアップ／ホールド時間）を保証するのが困難になることがある。
【００５８】
そこで、他の形態における半導体装置としての液晶駆動装置では、図６ないし図８に示すように、位相を１／４相ずらした２相の各クロック信号ＣＫ1 、ＣＫ2 を用いて、立ち上がりと立ち下がりの両エッジによる表示データＤの取り込み方式を、入力ラッチ回路３１、並びに処理回路としてのシフトレジスタ回路３２およびサンプリングメモリ回路３３に採用することで、クロック周波数を表示データＤにおける必要なデータ転送レートの１／４にでき、動作周波数の拡大と信頼性の高い液晶駆動装置（半導体装置）と、この液晶駆動装置を用いた液晶表示装置モジュールを実現することができる。
【００５９】
図７に、本形態に係るソースドライバ２の回路構成図を示す。図１で示したソースドライバ２との主な相違点は、実施の形態では、表示データＤをラッチするための入力ラッチ回路２１へは１相のクロック信号ＣＫが入力されているのに対し、この形態では、２相の各クロック信号ＣＫ1 、ＣＫ2 とがそれぞれ入力ラッチ回路３１に入力されている点である。
【００６０】
以下に、上記入力ラッチ回路３１、サンプリングメモリ回路３３及びシフトレジスタ回路３２について説明する。ホールドメモリ回路２４、レベルシフタ回路２５、ＤＡ変換回路２６、出力回路２７および基準電圧発生回路２９に関する構成および動作については前述の実施の形態と同様であるので、同一の部材番号を付与して、それらの説明は以下において省略する。
【００６１】
図７に、本形態に係わる入力ラッチ回路３１、サンプリングメモリ回路３３およびシフトレジスタ回路３２の回路例を、図８にそのタイミングチャートを図示する。この形態では、入力ラッチ回路３１での表示データＤのラッチを、互いに位相を１／４相ずらしたクロック信号ＣＫ1 及びクロック信号ＣＫ2 を用い、双方の各クロック信号ＣＫ1 、ＣＫ2 の立ち上がりと立ち下がりの両エッジをそれぞれ用いて、表示データＤをラッチすることで、以後の回路での、上記表示データＤの処理速度をさらに低減できるものである。
【００６２】
図７および図８に基づいてさらに詳しく説明すると、まず、コントローラ４から出力される表示データＤ（ＤＲ、ＤＧ、ＤＢそれぞれ６ビット、計１８ビットで構成）の各１ビットに対して、入力ラッチ回路３１は、上記表示データＤが、入力端子であるＤ端子にそれぞれ入力される４個のＤＦ／Ｆを有している。上記４個のＤＦ／Ｆは、ＤＦ／Ｆ３１ａとクロック信号ＣＫ1 をインバータ３１ｉにて反転させた反転クロックＣＫ1 バーを使用したＤＦ／Ｆ３１ｂと、さらにクロック信号ＣＫ1 に対して、位相を１／４相ずらしたクロック信号ＣＫ2 により、先と同様に構成され動作する２つのＤＦ／Ｆ３１ｃ、ＤＦ／Ｆ３１ｄである。
【００６３】
サンプリングメモリ回路３３は、入力ラッチ回路３１からの４つの出力（Ｑ11、Ｑ12、Ｑ13、Ｑ14）をそれぞれ入力し、ラッチさせるための、４個のＤＦ／Ｆ３３ａ１、ＤＦ／Ｆ３３ｂ１ 、ＤＦ／Ｆ３３ｃ１ 、ＤＦ／Ｆ３３ｄ１ が設置されている。
【００６４】
そして、立ち上がり同期データＱ11をＤ端子に入力するＤＦ／Ｆ３３ａ１のＣＫ端子にはシフトレジスタ回路３２のＡ(1) 段目の出力が、一方、立下り同期データＱ12をＤ端子に入力するＤＦ／Ｆ３３ｂ１ のＣＫ端子にはシフトレジスタ回路３２のＢ(1) 段目の出力が入力されている。
【００６５】
さらに１／４位相ずれた立ち上がり同期データＱ13をＤ端子に入力するＤＦ／Ｆ３３ｃ１ のＣＫ端子にはシフトレジスタ回路３２のＣ(1) 段目の出力が、一方、立下り同期データＱ14をＤ端子に入力するＤＦ／Ｆ３３ｄ１ のＣＫ端子にはシフトレジスタ回路３２のＤ(1) 段目の出力が入力されている。
【００６６】
ちなみに、ｎ段のシフトレジスタ回路３２は、クロック信号ＣＫ1 の立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＡ(1) 、Ａ(2) 、…Ａ(n/4) のシフトレジスタ部と、クロック信号ＣＫ1 の立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＢ(1) 、Ｂ(2) 、…Ｂ(n/4) のシフトレジスタ部と、さらにクロック信号ＣＫ2 の立ち上がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＣ(1) 、Ｃ(2) 、…Ｃ(n/4) のシフトレジスタ部と、クロック信号ＣＫ2 の立ち下がりに同期を取り、スタートパルス信号ＳＰを順次、転送するＤ(1) 、Ｄ(2) 、…Ｄ(n/4) のシフトレジスタ部とを有している。
【００６７】
サンプリングメモリ回路３３の各出力（Ｑ21、Ｑ22、Ｑ23、Ｑ24）はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。図６の回路は、表示データＤにおける各表示データＤＲ、ＤＧ、ＤＢの計１８ビットの内の１ビット分（例えば、ＤＲ1 として）のための回路であり、さらにシフトレジスタ回路３２のＡ(1) 段目、Ｂ(1) 段目、Ｃ(1) 段目及びＤ(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【００６８】
図示していないが、表示データＤＲ1 を入力した入力ラッチ回路３１の出力である同期データＱ11は、シフトレジスタ回路３２の他のＡ(2) 〜Ａ(n/4) 段目の出力を、それぞれＣＫ端子に入力するＤＦ／Ｆ３３ａ２ 〜ＤＦ／Ｆ３３ａｎ／４ のＤ端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路３３の出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００６９】
一方、表示データＤＲ1 を入力した入力ラッチ回路３１の出力である同期データＱ12は、シフトレジスタ回路３２の他のＢ(2) 〜Ｂ(n/4) 段目の出力を、それぞれＣＫ端子に入力する、図示しないＤＦ／Ｆ３３ｂ２〜ＤＦ／Ｆ３３ｂｎ／４ のＤ端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路３３の出力はそれぞれホールドメモリ回路２４の所定の番地に入力され、記憶される。
【００７０】
以下、入力ラッチ回路３１の各出力である各同期データＱ13、Ｑ14についても、先の説明と同様な動作をし、出力Ｑ23、Ｑ24を次のホールドメモリ回路２４へ出力して記憶する。以上が表示データＤＲ1 の回路であるが、表示データＤにおける他の表示データでも同様の構成および処理である。
【００７１】
よって、参考の形態では、前記表示データＤは、４個単位でシリアル−パラレル変換されることになる。つまり、１回の変換サイクルで、データ長が４倍になった４つのパラレルデータが生成される。ここで注目すべきは、クロック周波数が表示データＤの四分の一（１／４）のものを使用できることであり、もし、上記表示データＤのデータ転送レートが８０ＭＨｚであれば、上記クロック周波数は２０ＭＨｚでよい。
【００７２】
このように、位相を互いに異なるように設定した各クロック信号ＣＫ1 、ＣＫ2 の立ち上がりと、立ち下がりの両エッジによる表示データＤの取り込み方式と処理回路を採用することで、クロック周波数および表示データＤのデータ転送レートを１／４とすることができることから、さらに動作周波数の拡大への対応と、信頼性の高い液晶駆動装置およびそれを用いた液晶表示装置モジュールを実現することができる。
【００７３】
上記参考の形態では、２相のクロック信号ＣＫ1 、ＣＫ2 を用いた例で説明したが、ｍ相の各クロック信号ＣＫ１〜ＣＫm を用いて、表示データＤをラッチして処理することも可能である。特にｍ＝２ｋ（ｋ＝０、１、２、３、…）の場合、次に続く回路構成とは整合性が良い。この場合、ｍ個のクロック信号ＣＫ１〜ＣＫm の位相は、順次、互いに１／（２ｍ）相ずつずらせばよい。
【００７４】
以上、本発明について液晶駆動装置を用いて説明を行ってきたが、本発明は、液晶駆動装置に限らず、例えば、前述のソースドライバ２といった、１個もしくは複数の表示素子駆動用半導体装置を縦続接続し、スタートパルス信号ＳＰをクロック信号ＣＫで同期して転送し、この転送信号により表示データＤを取り込み、ある周期でラッチをかけて表示を行い、これを繰り返すことで１画面を表示する表示装置に対して有効である。
【００７５】
特に、本発明は、例えば上述のソースドライバ２やゲートドライバ３といった、Ｘ方向及びＹ方向に駆動装置を具備し、前記スタートパルス信号ＳＰをクロック信号ＣＫに同期して転送し、この転送信号により映像信号を時分割に選択して取り込み、水平同期信号周期でラッチをかけて表示を行い、これを繰り返して１画面を表示する表示装置の表示画面の大画面化、高精細化に伴う表示データの高速転送の高信頼性化に有効である。
【００７６】
また、半導体装置内部でのクロック信号ＣＫの動作周波数を低減できることで、低電圧駆動にも対応でき、結果的には低消費電力化も可能となる。さらに、動作周波数低減による低雑音化からも信頼性の高い半導体装置を実現できる。
【００７７】
また、上記の実施の各形態では、ソースドライバ２等のチップをＴＣＰに搭載した半導体装置を液晶パネル１の電極（ＩＴＯ線）に対し、例えば、異方性導電膜（ＡＣＦ）等を介して熱圧着により実装した構成で説明したが、本発明を、ＴＣＰ形態ではなく、フレキシブル基板やフィルム等の含む絶縁テープ上にコントローラ４も含んで搭載してもよい。
【００７８】
さらに、本発明は、チップオングラス（ＣＯＧ）方式として半導体装置をチップ形態にて液晶パネル１の電極（ＩＴＯ線）に、例えば、異方性導電膜（ＡＣＦ）等を介して熱圧着により直接実装した構成でもよく、さらに低温ポリシリコン技術等により液晶パネル１のガラス基板上に回路を形成したサーキットイングラス（ＣＩＧ）方式でも実現可能である。
【００７９】
次に、前記液晶パネル１の構成および動作について図３、図９および図１０に基づいて以下に説明する。液晶パネル１には、図３に示すように、画素電極１１、画素容量１２、画素電極１１への電圧印加をオン・オフするスイッチング素子としてＴＦＴ１３、上記ＴＦＴ１３を駆動するためのソース信号ライン１４、上記ＴＦＴ１３を駆動するためのゲート信号ライン１５、画素電極１１に対し、図示しない液晶を介して対面する対向電極６が設けられている。上記液晶パネル１では、画素容量１２が、図示しない液晶を介して、各画素電極１１と対向電極６との間でそれぞれ形成されている。
【００８０】
図３中、Ａで示す領域が、１画素分の液晶表示素子である。ソース信号ライン１４には、図２に示すソースドライバ２から、表示対象の画素の明るさに応じた、例えば６４階調の階調表示電圧が与えられる。ゲート信号ライン１５には、ゲートドライバ３から、縦方向に並んだＴＦＴ１３が、順次オンするようにＴＦＴ１３の各ゲートに走査信号が与えられる。
【００８１】
オン状態のＴＦＴ１３を通して、上記ＴＦＴ１３のドレインに接続された画素電極１１にソース信号ライン１４の電圧が印加されて、対向電極６との間の画素容量１２に電荷が蓄積され、その電荷量に応じて液晶の光透過率が変化することにより、各画素での階調表示が行われる。
【００８２】
図９および図１０に、異なる階調表示時（例えば、白表示例と黒表示例）での液晶表示素子及び画素への駆動波形の一例を示す。図９および図１０に示すように、駆動波形５１と駆動波形４１は、それぞれ、ソースドライバ２の液晶駆動電圧出力端子からソース信号ライン１４に出力された駆動波形、一方、駆動波形５２と駆動波形４２は、それぞれ、ゲートドライバ３の液晶駆動出力端子からゲート信号ライン１５に出力された駆動波形である。
【００８３】
また、電位５３と電位４３は対向電極６の電位であり、印加電圧５４と印加電圧４４は画素電極１１に印加される電圧波形である。よって、液晶に印加される電圧は、画素電極１１と対向電極６との電圧差であり、図中において斜線領域の高さで示されている。
【００８４】
例えば、図９では、ゲートドライバ３の液晶駆動電圧出力端子からの駆動波形５２がHighレベルのときＴＦＴ１３がオンし、ソースドライバ２の液晶駆動電圧出力端子からの駆動波形５１と対向電極６の電位５３との電位差が画素電極１１に印加される。このあと、ゲートドライバ３の液晶駆動電圧出力端子からの駆動波形５２はLow レベルとなり、ＴＦＴ１３はオフ状態となる。このとき、各画素では、画素容量１２をそれぞれ有するため、上述の印加電圧が保持される。
【００８５】
図１０の場合も同様である。図９と図１０とは、画素を構成する液晶に印加される電圧が相違しており、図９の場合は、図１０の場合の印加電圧４４と比べて印加電圧５４が高い。このように、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変化させ、各画素での多階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【００８６】
次に、ホールドメモリ回路２４に入力され、記憶された、パラレル変換された表示データＤに対する以降の処理について、図１および図３に基づいて以下に説明する。
【００８７】
まず、この表示データＤの１水平期間のデータがホールドメモリ回路２４に入力された時点で、水平同期信号に基づいたラッチ信号ＬＳによりラッチされる。そして、次のラッチ信号ＬＳが入力されるまで、つまり１水平期間の間、先の表示データＤは保持されてホールドメモリ回路２４から出力される。
【００８８】
ラッチされた表示データＤの信号レベルは、次のレベルシフタ回路２５によりロジック系電圧レベル（Ｖｃｃ−ＧＮＤレベル）から液晶駆動に必要な電圧レベル（ＶＤＤ−ＧＮＤレベル）にレベル変換される。
【００８９】
一方、基準電圧発生回路２９は、参照電圧ＶＲ（例えばＶref1〜Ｖref9で構成）に基づき抵抗分割等により階調表示に用いる、例えば６４レベルの電圧を発生させている。ＤＡ変換回路２６は、ラッチされレベル変換された表示データＤ（ＤＲ、ＤＧ、ＤＢに対応するそれぞれ６ビット）に基づき、先述の６４レベルの電圧から１つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【００９０】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路２７により、階調表示電圧として液晶駆動電圧出力端子２８から、液晶パネル１における各液晶表示素子のソース信号ライン１４にそれぞれ出力され、表示データＤに基づく階調表示がなされる。
【００９１】
ところで、従来では、表示画像の高精細化のために表示データＤのデータ転送レートを高く設定したことに対応して、クロック信号ＣＫのクロック周波数を高く設定すると、クロック信号ＣＫのデューティ比（ハイ期間とロー期間の比）をソースドライバ９０２の内部で確保するのが難しくなるためクロック信号ＣＫの動作周波数の低減を招くおそれがある。このため、上記従来では、動作周波数の低減によって表示データＤをシリアル−パラレル変換するのが不安定となることから、表示画質の劣化を招来することがあるという問題を有している。
【００９２】
しかしながら、本発明では、表示画像の高精細化のために表示データＤのデータ転送レートを高く設定しても、クロック信号ＣＫのクロック周波数を低く設定できるので、上記問題を回避できる。
【００９３】
【発明の効果】
本発明の半導体装置は、以上のように、上記半導体装置にはコントローラから表示データ信号がシリアルに入力されるとともに、１相のクロック信号が入力され、当該クロック信号の周波数は、上記表示データ信号のデータ転送レートの半分であり、上記１相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第１の転送手段と、上記１相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第２の転送手段と、入力された表示データ信号を上記１相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された上記表示データ信号を上記１相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第１の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するＤ型フリップフロップを備えているとともに、上記第２の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するＤ型フリップフロップを備えているサンプリング手段とを有している構成である。
【００９４】
それゆえ、上記構成は、表示データ信号を、表示のためにシリアル−パラレル変換できると共に、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートより低減できて、クロック信号に対し表示データを取り込むタイミングの仕様（データセットアップ／ホールド時間）を保証し易くできるため、表示画質の劣化を回避しながら、高精細化と表示画質の向上との双方を同時に満たすことができるという効果を奏する。
【００９５】
本発明の表示装置モジュールは、以上のように、上記半導体装置を有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に対応できるので、表示装置モジュールの表示画質の向上を確実化できるという効果を奏する。
【図面の簡単な説明】
【図１】 本発明の表示装置モジュールとしての液晶表示装置を駆動するための、本発明に係る実施の形態を示すソースドライバのブロック図である。
【図２】 上記液晶表示装置を示すブロック図である。
【図３】 上記液晶表示装置における液晶パネルの概略構成図である。
【図４】 上記ソースドライバの要部ブロック図である。
【図５】 上記ソースドライバの表示データＤの取り込み動作を示すタイミングチャートである。
【図６】 参考の形態を示すソースドライバのブロック図である。
【図７】 上記ソースドライバの要部ブロック図である。
【図８】 上記ソースドライバの表示データＤの取り込み動作を示すタイミングチャートである。
【図９】 上記液晶パネルの動作を示すタイミングチャートである。
【図１０】 上記液晶パネルの他の動作を示すタイミングチャートである。
【図１１】 従来の液晶表示装置のブロック図である。
【図１２】 上記液晶表示装置に用いられたソースドライバのブロック図である。
【図１３】 上記ソースドライバの要部ブロック図である。
【図１４】 上記ソースドライバの動作を示すタイミングチャートである。
【符号の説明】
２１ 入力ラッチ回路（ラッチ手段）
２２ シフトレジスタ回路（転送手段）
２３ サンプリングメモリ回路（サンプリング手段）
Claims (3)
- 表示装置を表示データ信号に基づいて駆動する半導体装置において、
上記半導体装置にはコントローラから表示データ信号がシリアルに入力されるとともに、１相のクロック信号が入力され、当該クロック信号の周波数は、上記表示データ信号のデータ転送レートの半分であり、
上記１相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第１の転送手段と、
上記１相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第２の転送手段と、
入力された上記表示データ信号を上記１相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された上記表示データ信号を上記１相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、
上記第１の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するＤ型フリップフロップを備えているとともに、上記第２の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するＤ型フリップフロップを備えているサンプリング手段とを有していることを特徴とする半導体装置。 - 前記表示装置は、液晶表示装置であることを特徴とする請求項１に記載の半導体装置。
- 請求項１に記載の半導体装置を有することを特徴とした表示装置モジュール。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054678A JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
| TW089124472A TW554315B (en) | 2000-02-29 | 2000-11-18 | Semiconductor device and display module |
| KR10-2000-0069633A KR100372847B1 (ko) | 2000-02-29 | 2000-11-22 | 반도체장치 및 표시장치모듈 |
| US09/722,586 US6621478B1 (en) | 2000-02-29 | 2000-11-28 | Semiconductor device and display module |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000054678A JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001242833A JP2001242833A (ja) | 2001-09-07 |
| JP4056672B2 true JP4056672B2 (ja) | 2008-03-05 |
Family
ID=18575899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000054678A Expired - Fee Related JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6621478B1 (ja) |
| JP (1) | JP4056672B2 (ja) |
| KR (1) | KR100372847B1 (ja) |
| TW (1) | TW554315B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030076282A1 (en) * | 2001-10-19 | 2003-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for driving the same |
| KR100435114B1 (ko) * | 2001-12-20 | 2004-06-09 | 삼성전자주식회사 | 액정디스플레이장치 |
| KR100502914B1 (ko) * | 2003-05-07 | 2005-07-21 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널에서의 어드레스 데이터 처리장치 및 그 방법과, 그 방법을 포함하는 프로그램이저장된 기록매체 |
| JP2005017988A (ja) * | 2003-06-30 | 2005-01-20 | Sony Corp | フラットディスプレイ装置 |
| JP2005234241A (ja) * | 2004-02-19 | 2005-09-02 | Sharp Corp | 液晶表示装置 |
| JP2008107369A (ja) * | 2005-02-01 | 2008-05-08 | Sharp Corp | 液晶表示装置および液晶表示駆動回路 |
| CN100411003C (zh) * | 2005-12-31 | 2008-08-13 | 义隆电子股份有限公司 | 液晶显示器的源极驱动方式 |
| WO2007111035A1 (ja) * | 2006-03-24 | 2007-10-04 | Nec Corporation | データ受信装置及び該データ受信装置を備える半導体集積回路 |
| US8284123B2 (en) | 2006-11-29 | 2012-10-09 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus, liquid crystal display apparatus driving circuit, liquid crystal display apparatus source driver, and liquid crystal display apparatus controller |
| JP5630889B2 (ja) * | 2007-03-28 | 2014-11-26 | カシオ計算機株式会社 | Ｌｃｄデータ転送システム |
| JP4914280B2 (ja) * | 2007-04-18 | 2012-04-11 | ヒタチグローバルストレージテクノロジーズネザーランドビーブイ | ディスク・ドライブ装置 |
| JP5114326B2 (ja) * | 2008-07-17 | 2013-01-09 | 株式会社ジャパンディスプレイイースト | 表示装置 |
| JP5673061B2 (ja) * | 2010-12-15 | 2015-02-18 | セイコーエプソン株式会社 | 半導体装置 |
| US9171514B2 (en) * | 2012-09-03 | 2015-10-27 | Samsung Electronics Co., Ltd. | Source driver, method thereof, and apparatuses having the same |
| JP2017219586A (ja) * | 2016-06-03 | 2017-12-14 | 株式会社ジャパンディスプレイ | 信号供給回路及び表示装置 |
| JP6718996B2 (ja) * | 2019-01-17 | 2020-07-08 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5537031A (en) * | 1978-09-07 | 1980-03-14 | Trio Kenwood Corp | Phase synchronizing circuit |
| US4495473A (en) * | 1982-07-19 | 1985-01-22 | Rockwell International Corporation | Digital phase shifting apparatus which compensates for change of frequency of an input signal to be phase shifted |
| JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
| US5179371A (en) * | 1987-08-13 | 1993-01-12 | Seiko Epson Corporation | Liquid crystal display device for reducing unevenness of display |
| JPH07219508A (ja) * | 1993-12-07 | 1995-08-18 | Hitachi Ltd | 表示制御装置 |
| JPH07311561A (ja) * | 1994-05-16 | 1995-11-28 | Sharp Corp | 液晶表示駆動装置 |
| JP3277106B2 (ja) | 1995-08-02 | 2002-04-22 | シャープ株式会社 | 表示装置の駆動装置 |
| US5828357A (en) | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
| WO1997043607A1 (en) * | 1996-05-14 | 1997-11-20 | Michel Sayag | Method and apparatus for generating a control signal |
| KR100393669B1 (ko) * | 1996-08-20 | 2003-10-17 | 삼성전자주식회사 | 액정 표시 장치의 듀얼 클럭 소스 구동회로 |
| JPH11249622A (ja) * | 1998-03-02 | 1999-09-17 | Advanced Display Inc | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
| JP4204685B2 (ja) * | 1999-01-19 | 2009-01-07 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
2000
- 2000-02-29 JP JP2000054678A patent/JP4056672B2/ja not_active Expired - Fee Related
- 2000-11-18 TW TW089124472A patent/TW554315B/zh not_active IP Right Cessation
- 2000-11-22 KR KR10-2000-0069633A patent/KR100372847B1/ko active IP Right Grant
- 2000-11-28 US US09/722,586 patent/US6621478B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100372847B1 (ko) | 2003-02-19 |
| US6621478B1 (en) | 2003-09-16 |
| TW554315B (en) | 2003-09-21 |
| JP2001242833A (ja) | 2001-09-07 |
| KR20010085256A (ko) | 2001-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3522628B2 (ja) | 半導体装置および表示装置モジュール | |
| JP4056672B2 (ja) | 半導体装置および表示装置モジュール | |
| CN107507599B (zh) | 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 | |
| US7999799B2 (en) | Data transfer method and electronic device | |
| US6476789B1 (en) | System construction of semiconductor devices and liquid crystal display device module using the same | |
| US20050184979A1 (en) | Liquid crystal display device | |
| KR100742671B1 (ko) | 신호처리회로 | |
| JP3739663B2 (ja) | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 | |
| CN105489189A (zh) | 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置 | |
| JP2005004120A (ja) | 表示装置及び表示制御回路 | |
| JP5191509B2 (ja) | 表示装置およびその駆動方法、並びに電子機器 | |
| JPH1124632A (ja) | アクティブマトリクス型画像表示装置及びその駆動方法 | |
| KR100317823B1 (ko) | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 | |
| JP2000162577A (ja) | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 | |
| KR100440839B1 (ko) | 구동 장치 및 그것을 포함하고 있는 표시 모듈 | |
| US6738056B2 (en) | System and method for handling the input video stream for a display | |
| JP2002032061A (ja) | 液晶ディスプレイの駆動方法、その回路及び画像表示装置 | |
| JPH0628423B2 (ja) | 画像表示装置 | |
| JP3872747B2 (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
| JP3841082B2 (ja) | アクティブマトリクス型液晶表示装置及びその駆動方法 | |
| JP2005062397A (ja) | 表示装置 | |
| JP2003347919A (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
| JP2004045469A (ja) | 液晶表示装置 | |
| JP2002351425A (ja) | 液晶駆動装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050117 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050218 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071109 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071109 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071212 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4056672 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |