JP4056672B2 - 半導体装置および表示装置モジュール - Google Patents
半導体装置および表示装置モジュール Download PDFInfo
- Publication number
- JP4056672B2 JP4056672B2 JP2000054678A JP2000054678A JP4056672B2 JP 4056672 B2 JP4056672 B2 JP 4056672B2 JP 2000054678 A JP2000054678 A JP 2000054678A JP 2000054678 A JP2000054678 A JP 2000054678A JP 4056672 B2 JP4056672 B2 JP 4056672B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- display data
- liquid crystal
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0294—Details of sampling or holding circuits arranged for use in a driver for data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
Description
【発明の属する技術分野】
本発明は、デジタル−アナログ変換された表示データ信号により表示装置を駆動し、上記表示装置において階調表示するための半導体装置およびそれを有する表示モジュールに関するものである。
【0002】
【従来の技術】
従来より、例えば図11に示すように、アクティブマトリクス方式の代表例であるTFT(薄膜トランジスタ)方式の液晶表示装置が知られている。この液晶表示装置は、液晶表示部としてのTFT方式の液晶パネル901と、液晶駆動装置とを備えており、液晶パネル901内に、図示しない液晶表示素子と、対向電極(共通電極)906とを有している。
【0003】
上記液晶駆動装置は、それぞれIC(Integrated Circuit) からなるソースドライバ902およびゲートドライバ903と、コントローラ904と、液晶駆動電源905とを備えている。コントローラ904は、ソースドライバ902に表示データDおよび制御信号S11を出力すると共に、ゲートドライバ903に制御信号S12を出力するものである。
【0004】
上記制御信号S11としては水平同期信号やクロック信号、制御信号S12としては垂直同期信号がある。そして、ソースドライバ902の各液晶駆動電圧出力端子は、液晶パネル901における対応するソース信号ラインに接続される一方、ゲートドライバ903の各液晶駆動電圧出力端子は、液晶パネル901における対応するゲート信号ラインに接続されている。
【0005】
また、液晶駆動電源905は、液晶駆動装置(ソースドライバ902、ゲートドライバ903)を駆動する電源や液晶パネル901に印加する各種駆動電圧を出力するものである。
【0006】
外部からシリアルに入力されたデジタル表示データDは、コントローラ904を通じて、ソースドライバ902へ上記表示データDとして入力される。ソースドライバ902は、入力された表示データDを時分割にて内部でラッチしてシリアル−パラレル変換し、その後、コントローラ904から入力される上記水平同期信号に同期してデジタル−アナログ変換(DA変換という)を行う。
【0007】
そして、DA変換によって得られた、階調表示用のアナログ電圧(階調表示電圧)を液晶駆動電圧出力端子から、前述のソース信号ラインを介して、その液晶駆動電圧出力端子に対応した、液晶パネル901内の液晶表示素子(図示せず)へそれぞれ出力する。
【0008】
図12に、上記ソースドライバ902の回路ブロック図の一例を示す。ソースドライバ902は、基本的にはシフトレジスタ回路1302、入力ラッチ回路1301、サンプリングメモリ回路1303、ホールドメモリ回路1304、レベルシフタ回路1305、DA変換回路1306、出力回路1307および基準電圧発生回路1309から構成される。
【0009】
まず、シフトレジスタ回路1302には、水平同期信号と同期させたスタートパルス信号SPが入力され、その後、クロック信号CKに同期を取りスタートパルス信号SPはn段のシフトレジスタ回路1302に転送される。
【0010】
そして、シフトレジスタ回路1302のn段目の出力は、出力信号SPOとして出力され、縦続接続されているソースドライバ902の次段のソースドライバ902のスタートパルス信号SPとして入力され、以後同様にスタートパルス信号SPは転送される。
【0011】
表示データDは、それぞれ例えば6ビットの表示データDR(赤)、表示データDG(緑)、表示データDB(青)から構成され、入力ラッチ回路1301に入力される。そして、入力ラッチ回路1301に一時的にラッチされた後、クロック信号CKによりサンプリングメモリ回路1303に送られる。サンプリングメモリ回路1303は、先述のシフトレジスタ回路1302の各段の出力信号(スタートパルス信号SPがシフトした信号)により、時分割に送られてくる表示データDをサンプリングし記憶する。
【0012】
その後、表示データDは次のホールドメモリ回路1304に入力され、この表示データDの1水平期間のデータがホールドメモリ回路1304に入力された時点で、水平同期信号に基づいたラッチ信号LSによりラッチされる。そして、次のラッチ信号LSが入力されるまで、つまり1水平期間の間、先の表示データDは保持されてホールドメモリ回路1304から出力される。
【0013】
ラッチされた表示データDの信号レベルは、次のレベルシフタ回路1305によりロジック系電圧レベル(Vcc−GNDレベル)から液晶駆動に必要な電圧レベル(VDD−GNDレベル)にレベル変換される。
【0014】
一方、基準電圧発生回路1309は、参照電圧VR(例えばVref1〜Vref9で構成)に基づき抵抗分割等により階調表示に用いる、例えば64レベルの電圧を発生させている。DA変換回路1306は、ラッチされレベル変換された表示データD(DR、DG、DBに対応するそれぞれ6ビット)に基づき、先述の64レベルの電圧から1つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【0015】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路1307により、階調表示電圧として液晶駆動電圧出力端子1308から、液晶パネル901における各液晶表示素子のソース信号ラインにそれぞれ出力される。
【0016】
このような従来のソースドライバでは図12(1回路のみ記載)と図13に示すように、外部からのデジタル表示データ(DR、DG、DB)はそれぞれがシリアルに入力(D1 、D2 、…D8 …)され、一旦、D型フリップフロップ(以下、DF/Fと称す)で構成される入力ラッチ回路1301にてクロック信号CKの立ち上がりでラッチされる(図14に示すラッチデータのタイミングチャートを参照)。
【0017】
この後、これらラッチされた各表示データDは、DF/Fで構成されるサンプリングメモリ回路1303に入力され、クロック信号CKの立ち上がりに同期を取りスタートパルス信号SPをn段のシフトレジスタ回路1302内に転送させて各段から出力される信号(SR1 、SR2 、…SRn )の立ち上がりに同期を取り、記憶される。その後、上記各表示データDは、ホールドメモリ回路1304へ出力され、続いて、ラッチ信号LSによりホールドメモリ回路1304から一括出力され、次のラッチ信号LSが入力されるまで、その出力信号は保持されるようになっている。
【0018】
【発明が解決しようとする課題】
しかしながら、上記従来の場合、表示画質の向上のために液晶パネル901のより高精細化に伴い、表示画質の劣化という次のような問題が生じる。まず、上記従来では、例えば、RGBに対応した合計18本の表示データD(6ビット×RGB)を用いたSXGA(1024×RGB×768)型の液晶パネル901の場合、例えば64階調表示を行うためのソースドライバ902では、上記表示データDに対し、65MHzと非常に高速のデータ転送レートが必要となる。
【0019】
そのため、上記従来では、液晶パネル901の高精細化を目指す程、より速いデータ転送レートにて表示データDを順次、入力ラッチ回路1301にてラッチ後、時分割でサンプリングメモリ回路1303に記憶させる必要があるが、高速化によりクロック信号CKに対し表示データDを取り込むタイミングの仕様(データセットアップ/ホールド時間)を保証するのが難しくなる。
【0020】
このことから、上記従来では、高いデータ転送レートのために表示画質が劣化し、高精細化と表示画質の向上との双方を同時に満たせなくなるという問題を生じている。
【0021】
【課題を解決するための手段】
本発明は、上記従来の問題点に鑑みてなされたものであって、その目的は、クロック周波数を低減できるよう、クロック信号の立ち上がりと、立ち下がりの両エッジにて表示データDを取り込む方式を入力インターフェース部に採用し、ソースドライバの内部でシリアル−パラレル変換を行うことにより、クロック周波数を、必要なデータ転送レートの、例えば半分と低減でき、動作周波数の拡大と信頼性の向上した半導体装置およびそれを用いた表示装置モジュールを提供することである。
【0022】
すなわち、本発明の半導体装置は、以上の課題を解決するために、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている。
【0023】
さらに、本発明の半導体装置は、表示装置を表示データ信号に基づいて駆動する半導体装置において、1相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第1の転送手段と、上記1相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第2の転送手段と、入力された表示データ信号を上記1相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された表示データ信号を上記1相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第1の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するD型フリップフロップを備えているとともに、上記第2の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するD型フリップフロップを備えているサンプリング手段とを有していることを特徴とする。
【0024】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号をシリアル−パラレル変換するための、2個単位のラッチ回路を備えていてもよい。
【0025】
上記半導体装置では、前記ラッチ手段は、シリアルに入力された表示データ信号を前記クロック信号の1相の立ち上がりと立ち下がりの両タイミングにてシリアル−パラレル変換するものであることが好ましい。
【0026】
上記構成によれば、ラッチ手段により表示データ信号をクロック信号に同期して同期データを出力し、その同期データを、転送手段から転送されたスタートパルス信号に基づいてサンプリング手段にてサンプリングして出力することにより、上記表示データ信号をシリアル−パラレル変換でき、表示装置にて表示するのに好適な信号に変換できる。
【0027】
その上、上記構成では、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートを、より低減できて、クロック信号に対し表示データを取り込むタイミングの仕様(データセットアップ/ホールド時間)を保証し易くできる。
【0028】
上記半導体装置においては、前記表示装置は液晶表示部であってもよい。上記構成によれば、液晶表示部の高精細化に安定に対応できるので、液晶表示における表示画質の向上を確実化できる。
【0029】
本発明の表示装置モジュールは、以上の課題を解決するために、上記に記載の各半導体装置の何れかを有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に安定に対応できるので、表示装置モジュールの表示画質の向上を確実化できる。
【0030】
なお、表示装置を表示データ信号に基づいて駆動する半導体装置において、クロック信号に基づいたスタートパルス信号を転送する転送手段と、入力された表示データ信号をクロック信号に同期して取り込み、同期データとして出力するラッチ手段と、転送されるスタートパルス信号に基づいて、上記同期データをサンプリングして出力するサンプリング手段とを有し、上記ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっている構成も考えられる。
【0031】
上記半導体装置においては、前記ラッチ手段は、シリアルに入力された表示データ信号を、シリアル−パラレル変換するための、4個単位のラッチ回路を備えていてもよい。
【0032】
上記半導体装置では、前記の複数の各クロック信号は、上記各クロック信号の数がm(mは2以上の整数)のとき、1/(2m)の位相差を互いに有するように設定されていることが好ましい。
【0033】
上記構成によれば、ラッチ手段は、上記表示データ信号を互いに位相が異なる複数の各クロック信号のそれぞれの立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、さらに、クロック信号のクロック周波数を、表示データ信号における必要なデータ転送レートよりいっそう低減できて、クロック信号に対し表示データを取り込むタイミングの仕様(データセットアップ/ホールド時間)をより保証し易くできる。
【0034】
【発明の実施の形態】
本発明に係る半導体装置およびそれを用いた表示装置モジュールの、実施の形態について図に基づいて説明すれば、以下の通りである。
【0035】
上記表示装置モジュールとしての液晶表示装置は、例えば図2に示すように、液晶表示部として、アクティブマトリクス方式の代表例であるTFT(薄膜トランジスタ)方式の液晶パネル1と、それを駆動するための液晶駆動装置(半導体装置)とを有している。上記液晶パネル1の詳細については後述する。
【0036】
上記液晶駆動装置は、それぞれICからなるソースドライバ2およびゲートドライバ3と、コントローラ4と、液晶駆動電源5とを備えている。コントローラ4は、ソースドライバ2に表示データDおよび制御信号S1 を出力すると共に、ゲートドライバ3には制御信号S2 を出力する。上記制御信号S1 としては水平同期信号やクロック信号、制御信号S2 としては垂直同期信号が挙げられる。
【0037】
そして、ソースドライバ2の各液晶駆動電圧出力端子は、液晶パネル1における対応する各ソース信号ライン14に接続され、一方、ゲートドライバ3の各液晶駆動電圧出力端子は、液晶パネル1における対応する各ゲート信号ライン15に接続されている(図3を参照)。
【0038】
また、液晶駆動電源5は、液晶駆動装置(ソースドライバ2、ゲートドライバ3)を駆動する電源や液晶パネル1に印加する各種駆動電圧を液晶駆動装置に出力している。
【0039】
上記液晶駆動装置のソースドライバ2およびゲートドライバ3は、例えば、図示しない各TCP(Tape Carrier Package) に搭載されている。TCPとは、テープ・フィルムにLSIを装着した薄型のパッケージをいう。
【0040】
TCPの出力端子側は、液晶パネル1の図示しない液晶ガラス基板の上に設けられたITO(Indium Tin Oxide: インジウムすず酸化物)からなる端子(先述のソース信号ライン14やゲート信号ライン15に接続されている)に対し、例えばACF(Anisotropic Conductive Film:異方性導電膜)を介して、熱圧着され電気的に接続される。
【0041】
一方、各ソースドライバ2およびゲートドライバ3への入力側信号の入出力は、TCP配線およびフレキシブル基板配線などを通して行われる。外部から入力された、シリアルなデジタル表示データは、コントローラ4を通して、ソースドライバ2へ、シリアルな表示データDとして入力される。
【0042】
図1に、本発明の第一の実施の形態としての上記ソースドライバ2における回路ブロック図の一例を示す。ソースドライバ2は、基本的にはシフトレジスタ回路(転送手段)22、入力ラッチ回路(ラッチ手段)21、サンプリングメモリ回路(サンプリング手段)23、ホールドメモリ回路24、レベルシフタ回路25、DA変換回路26、出力回路27、出力回路27からの出力端子28、および基準電圧発生回路29を有している。以下において、まず、上記回路構成の内、従来技術との相違点のみ説明し、他の回路動作についての説明は後述する。
【0043】
相違点は、従来では、図12および図13に示すように、入力された表示データDをラッチする入力ラッチ回路1301、サンプリングメモリ回路1303を中心とする表示データDの取り込み及び転送であり、デジタル式の表示データD(DR、DG、DBそれぞれ6ビット、計18ビットで構成)の各ビット毎に1つのDF/Fで構成された入力ラッチ回路1301が設置されていた。
【0044】
本発明は、入力ラッチ回路21での表示データDのラッチをクロック信号CKの立ち上がりと立ち下がりの両エッジを用いて行うことで、クロック信号CKのクロック周波数に対し、従来より、以後の回路での表示データDの処理速度を低減、つまり速く(データ転送レートを向上)できるものである。
【0045】
本発明の実施の形態について、図4の回路例と、図5のタイミングチャートを基に説明する。まず、コントローラ4から出力される、シリアルな表示データD(DR、DG、DBそれぞれ6ビット、計18ビットで構成)の各1ビットに対して、入力ラッチ回路21は、クロック信号CKの立ち上がりと立ち下がりの両エッジに同期させて取り込み、各同期データQ11、Q12としてそれぞれ出力するものである。
【0046】
このため、上記入力ラッチ回路21は、表示データDとクロック信号CKとがそれぞれ入力されるDF/F21a、および、上記表示データDと上記クロック信号CKをインバータ21iによって反転させた反転クロック信号CKバーとがそれぞれ入力されるDF/F21bの2つのDF/Fを有している。上記表示データDは、DF/F21aおよびDF/F21bの各D端子に入力される一方、クロック信号CKおよび反転クロック信号CKバーは、それぞれDF/F21aおよびDF/F21bの各CK端子に入力される。
【0047】
サンプリングメモリ回路23には、入力ラッチ回路21から出力される2つの各同期データQ11、Q12をそれぞれ入力して、ラッチさせるための2個のDF/F23a1とDF/F23b1とが設置されている。
【0048】
そして、立ち上がり同期データQ11を入力するDF/F23a1 のCK端子にはシフトレジスタ回路22のA(1) 段目の出力が、一方、立下り同期データQ12を入力するDF/F23b1 のCK端子にはシフトレジスタ回路22のB(1) 段目の出力が入力されている。
【0049】
ちなみに、n段のシフトレジスタ回路22は、クロック信号CKの立ち上がりに同期を取り、スタートパルス信号SPを順次、転送するA(1) 、A(2) 、…A(n/2) のシフトレジスタ部と、クロック信号CKの立ち下がりに同期を取り、スタートパルス信号SPを順次、転送するB(1) 、B(2) 、…B(n/2) のシフトレジスタ部とを有している。
【0050】
サンプリングメモリ回路23の各出力(Q21、Q22)はそれぞれ、ホールドメモリ回路24の所定の番地に入力され、記憶される。図4に示した回路は、表示データDにおける各表示データDR、DG、DBの計18ビットの内の1ビット分(例えば、DR1 として)の回路で、さらにシフトレジスタ回路22のA(1) 段目とB(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【0051】
図示していないが、表示データDR1 を入力した入力ラッチ回路21の出力Q11は、シフトレジスタ回路22の他のA(2) 〜A(n/2) 段目の出力をそれぞれCK端子に入力する、サンプリングメモリ回路23における各DF/F23a2〜DF/F23an/2 に共通に入力される。これらサンプリングメモリ回路23の各出力はそれぞれホールドメモリ回路24の所定の番地に入力され記憶される。 一方、表示データDR1 を入力した入力ラッチ回路21の出力Q12は、シフトレジスタ回路22の他のB(2) 〜B(n/2) 段目の出力を、それぞれCK端子に入力する、サンプリングメモリ回路23における各DF/Fb2 〜DF/Fbn/2に共通に入力される。これらサンプリングメモリ回路23の各出力はそれぞれホールドメモリ回路24の所定の番地に入力され、記憶される。
【0052】
以上が表示データDR1 に関する回路構成および処理例であるが、表示データDにおける他の表示データに対しても同様に処理される回路構成を備え、同様に処理されるようになっている。このようにして、上記表示データDは、シリアル−パラレル変換されたことになる。
【0053】
図5に、上記クロック信号CKと表示データDとの各種タイミングチャートを示す。入力された表示データD〔図5(b)を参照〕は、クロック信号CK〔図5(a)を参照〕の立ち上がり・立ち下がりの両エッジでラッチされ、立ち上がり同期データQ11である立ち上がりラッチデータ〔図5(c)を参照〕と、立ち下がり同期データQ12である立ち下がりラッチデータ〔図5(d)を参照〕の2チャンネルに分割される。
【0054】
よって、前記表示データDは、2個単位でシリアル−パラレル変換されることになる。つまり、1回の変換サイクルでデータ長が2倍になった2つのパラレルデータが生成される。ここで、注目すべきは、クロック信号CKのクロック周波数が表示データDのデータ転送レートの半分でよく、もし、データ転送レートが80MHzであれば、クロック周波数は40MHzでよい。
【0055】
このように、本発明では、クロック信号CKの立ち上がり、および立ち下がりの両エッジによる表示データDの取り込みと、処理方式を採用することで、クロック周波数が表示データDのデータ転送レートの半分という、動作周波数の拡大と信頼性の高い液晶駆動装置(半導体装置)およびそれを用いた液晶表示装置モジュールを実現することができる。
【0056】
次に、半導体装置の他の形態について、参考例として図6ないし図8に基づいて説明すれば以下の通りである。
【0057】
前記実施の形態においては、1相のクロック信号CKをコントローラ4より入力される構成としていた。この場合、さらに高精細化に伴う、より速いデータ転送レートの表示データDを順次、前記入力ラッチ回路21にてラッチ後、時分割でサンプリングメモリ回路23に記憶させる方式では、クロック信号CKに対し、データ取り込みタイミングの仕様(データセットアップ/ホールド時間)を保証するのが困難になることがある。
【0058】
そこで、他の形態における半導体装置としての液晶駆動装置では、図6ないし図8に示すように、位相を1/4相ずらした2相の各クロック信号CK1 、CK2 を用いて、立ち上がりと立ち下がりの両エッジによる表示データDの取り込み方式を、入力ラッチ回路31、並びに処理回路としてのシフトレジスタ回路32およびサンプリングメモリ回路33に採用することで、クロック周波数を表示データDにおける必要なデータ転送レートの1/4にでき、動作周波数の拡大と信頼性の高い液晶駆動装置(半導体装置)と、この液晶駆動装置を用いた液晶表示装置モジュールを実現することができる。
【0059】
図7に、本形態に係るソースドライバ2の回路構成図を示す。図1で示したソースドライバ2との主な相違点は、実施の形態では、表示データDをラッチするための入力ラッチ回路21へは1相のクロック信号CKが入力されているのに対し、この形態では、2相の各クロック信号CK1 、CK2 とがそれぞれ入力ラッチ回路31に入力されている点である。
【0060】
以下に、上記入力ラッチ回路31、サンプリングメモリ回路33及びシフトレジスタ回路32について説明する。ホールドメモリ回路24、レベルシフタ回路25、DA変換回路26、出力回路27および基準電圧発生回路29に関する構成および動作については前述の実施の形態と同様であるので、同一の部材番号を付与して、それらの説明は以下において省略する。
【0061】
図7に、本形態に係わる入力ラッチ回路31、サンプリングメモリ回路33およびシフトレジスタ回路32の回路例を、図8にそのタイミングチャートを図示する。この形態では、入力ラッチ回路31での表示データDのラッチを、互いに位相を1/4相ずらしたクロック信号CK1 及びクロック信号CK2 を用い、双方の各クロック信号CK1 、CK2 の立ち上がりと立ち下がりの両エッジをそれぞれ用いて、表示データDをラッチすることで、以後の回路での、上記表示データDの処理速度をさらに低減できるものである。
【0062】
図7および図8に基づいてさらに詳しく説明すると、まず、コントローラ4から出力される表示データD(DR、DG、DBそれぞれ6ビット、計18ビットで構成)の各1ビットに対して、入力ラッチ回路31は、上記表示データDが、入力端子であるD端子にそれぞれ入力される4個のDF/Fを有している。上記4個のDF/Fは、DF/F31aとクロック信号CK1 をインバータ31iにて反転させた反転クロックCK1 バーを使用したDF/F31bと、さらにクロック信号CK1 に対して、位相を1/4相ずらしたクロック信号CK2 により、先と同様に構成され動作する2つのDF/F31c、DF/F31dである。
【0063】
サンプリングメモリ回路33は、入力ラッチ回路31からの4つの出力(Q11、Q12、Q13、Q14)をそれぞれ入力し、ラッチさせるための、4個のDF/F33a1、DF/F33b1 、DF/F33c1 、DF/F33d1 が設置されている。
【0064】
そして、立ち上がり同期データQ11をD端子に入力するDF/F33a1のCK端子にはシフトレジスタ回路32のA(1) 段目の出力が、一方、立下り同期データQ12をD端子に入力するDF/F33b1 のCK端子にはシフトレジスタ回路32のB(1) 段目の出力が入力されている。
【0065】
さらに1/4位相ずれた立ち上がり同期データQ13をD端子に入力するDF/F33c1 のCK端子にはシフトレジスタ回路32のC(1) 段目の出力が、一方、立下り同期データQ14をD端子に入力するDF/F33d1 のCK端子にはシフトレジスタ回路32のD(1) 段目の出力が入力されている。
【0066】
ちなみに、n段のシフトレジスタ回路32は、クロック信号CK1 の立ち上がりに同期を取り、スタートパルス信号SPを順次、転送するA(1) 、A(2) 、…A(n/4) のシフトレジスタ部と、クロック信号CK1 の立ち下がりに同期を取り、スタートパルス信号SPを順次、転送するB(1) 、B(2) 、…B(n/4) のシフトレジスタ部と、さらにクロック信号CK2 の立ち上がりに同期を取り、スタートパルス信号SPを順次、転送するC(1) 、C(2) 、…C(n/4) のシフトレジスタ部と、クロック信号CK2 の立ち下がりに同期を取り、スタートパルス信号SPを順次、転送するD(1) 、D(2) 、…D(n/4) のシフトレジスタ部とを有している。
【0067】
サンプリングメモリ回路33の各出力(Q21、Q22、Q23、Q24)はそれぞれホールドメモリ回路24の所定の番地に入力され、記憶される。図6の回路は、表示データDにおける各表示データDR、DG、DBの計18ビットの内の1ビット分(例えば、DR1 として)のための回路であり、さらにシフトレジスタ回路32のA(1) 段目、B(1) 段目、C(1) 段目及びD(1) 段目のタイミングでサンプリングする部分のみ代表例として図示しているものである。
【0068】
図示していないが、表示データDR1 を入力した入力ラッチ回路31の出力である同期データQ11は、シフトレジスタ回路32の他のA(2) 〜A(n/4) 段目の出力を、それぞれCK端子に入力するDF/F33a2 〜DF/F33an/4 のD端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路33の出力はそれぞれホールドメモリ回路24の所定の番地に入力され、記憶される。
【0069】
一方、表示データDR1 を入力した入力ラッチ回路31の出力である同期データQ12は、シフトレジスタ回路32の他のB(2) 〜B(n/4) 段目の出力を、それぞれCK端子に入力する、図示しないDF/F33b2〜DF/F33bn/4 のD端子に共通にそれぞれ入力される。そして、これらサンプリングメモリ回路33の出力はそれぞれホールドメモリ回路24の所定の番地に入力され、記憶される。
【0070】
以下、入力ラッチ回路31の各出力である各同期データQ13、Q14についても、先の説明と同様な動作をし、出力Q23、Q24を次のホールドメモリ回路24へ出力して記憶する。以上が表示データDR1 の回路であるが、表示データDにおける他の表示データでも同様の構成および処理である。
【0071】
よって、参考の形態では、前記表示データDは、4個単位でシリアル−パラレル変換されることになる。つまり、1回の変換サイクルで、データ長が4倍になった4つのパラレルデータが生成される。ここで注目すべきは、クロック周波数が表示データDの四分の一(1/4)のものを使用できることであり、もし、上記表示データDのデータ転送レートが80MHzであれば、上記クロック周波数は20MHzでよい。
【0072】
このように、位相を互いに異なるように設定した各クロック信号CK1 、CK2 の立ち上がりと、立ち下がりの両エッジによる表示データDの取り込み方式と処理回路を採用することで、クロック周波数および表示データDのデータ転送レートを1/4とすることができることから、さらに動作周波数の拡大への対応と、信頼性の高い液晶駆動装置およびそれを用いた液晶表示装置モジュールを実現することができる。
【0073】
上記参考の形態では、2相のクロック信号CK1 、CK2 を用いた例で説明したが、m相の各クロック信号CK1〜CKm を用いて、表示データDをラッチして処理することも可能である。特にm=2k(k=0、1、2、3、…)の場合、次に続く回路構成とは整合性が良い。この場合、m個のクロック信号CK1〜CKm の位相は、順次、互いに1/(2m)相ずつずらせばよい。
【0074】
以上、本発明について液晶駆動装置を用いて説明を行ってきたが、本発明は、液晶駆動装置に限らず、例えば、前述のソースドライバ2といった、1個もしくは複数の表示素子駆動用半導体装置を縦続接続し、スタートパルス信号SPをクロック信号CKで同期して転送し、この転送信号により表示データDを取り込み、ある周期でラッチをかけて表示を行い、これを繰り返すことで1画面を表示する表示装置に対して有効である。
【0075】
特に、本発明は、例えば上述のソースドライバ2やゲートドライバ3といった、X方向及びY方向に駆動装置を具備し、前記スタートパルス信号SPをクロック信号CKに同期して転送し、この転送信号により映像信号を時分割に選択して取り込み、水平同期信号周期でラッチをかけて表示を行い、これを繰り返して1画面を表示する表示装置の表示画面の大画面化、高精細化に伴う表示データの高速転送の高信頼性化に有効である。
【0076】
また、半導体装置内部でのクロック信号CKの動作周波数を低減できることで、低電圧駆動にも対応でき、結果的には低消費電力化も可能となる。さらに、動作周波数低減による低雑音化からも信頼性の高い半導体装置を実現できる。
【0077】
また、上記の実施の各形態では、ソースドライバ2等のチップをTCPに搭載した半導体装置を液晶パネル1の電極(ITO線)に対し、例えば、異方性導電膜(ACF)等を介して熱圧着により実装した構成で説明したが、本発明を、TCP形態ではなく、フレキシブル基板やフィルム等の含む絶縁テープ上にコントローラ4も含んで搭載してもよい。
【0078】
さらに、本発明は、チップオングラス(COG)方式として半導体装置をチップ形態にて液晶パネル1の電極(ITO線)に、例えば、異方性導電膜(ACF)等を介して熱圧着により直接実装した構成でもよく、さらに低温ポリシリコン技術等により液晶パネル1のガラス基板上に回路を形成したサーキットイングラス(CIG)方式でも実現可能である。
【0079】
次に、前記液晶パネル1の構成および動作について図3、図9および図10に基づいて以下に説明する。液晶パネル1には、図3に示すように、画素電極11、画素容量12、画素電極11への電圧印加をオン・オフするスイッチング素子としてTFT13、上記TFT13を駆動するためのソース信号ライン14、上記TFT13を駆動するためのゲート信号ライン15、画素電極11に対し、図示しない液晶を介して対面する対向電極6が設けられている。上記液晶パネル1では、画素容量12が、図示しない液晶を介して、各画素電極11と対向電極6との間でそれぞれ形成されている。
【0080】
図3中、Aで示す領域が、1画素分の液晶表示素子である。ソース信号ライン14には、図2に示すソースドライバ2から、表示対象の画素の明るさに応じた、例えば64階調の階調表示電圧が与えられる。ゲート信号ライン15には、ゲートドライバ3から、縦方向に並んだTFT13が、順次オンするようにTFT13の各ゲートに走査信号が与えられる。
【0081】
オン状態のTFT13を通して、上記TFT13のドレインに接続された画素電極11にソース信号ライン14の電圧が印加されて、対向電極6との間の画素容量12に電荷が蓄積され、その電荷量に応じて液晶の光透過率が変化することにより、各画素での階調表示が行われる。
【0082】
図9および図10に、異なる階調表示時(例えば、白表示例と黒表示例)での液晶表示素子及び画素への駆動波形の一例を示す。図9および図10に示すように、駆動波形51と駆動波形41は、それぞれ、ソースドライバ2の液晶駆動電圧出力端子からソース信号ライン14に出力された駆動波形、一方、駆動波形52と駆動波形42は、それぞれ、ゲートドライバ3の液晶駆動出力端子からゲート信号ライン15に出力された駆動波形である。
【0083】
また、電位53と電位43は対向電極6の電位であり、印加電圧54と印加電圧44は画素電極11に印加される電圧波形である。よって、液晶に印加される電圧は、画素電極11と対向電極6との電圧差であり、図中において斜線領域の高さで示されている。
【0084】
例えば、図9では、ゲートドライバ3の液晶駆動電圧出力端子からの駆動波形52がHighレベルのときTFT13がオンし、ソースドライバ2の液晶駆動電圧出力端子からの駆動波形51と対向電極6の電位53との電位差が画素電極11に印加される。このあと、ゲートドライバ3の液晶駆動電圧出力端子からの駆動波形52はLow レベルとなり、TFT13はオフ状態となる。このとき、各画素では、画素容量12をそれぞれ有するため、上述の印加電圧が保持される。
【0085】
図10の場合も同様である。図9と図10とは、画素を構成する液晶に印加される電圧が相違しており、図9の場合は、図10の場合の印加電圧44と比べて印加電圧54が高い。このように、液晶に印加される電圧をアナログ電圧として変化させることで、液晶の光透過率をアナログ的に変化させ、各画素での多階調表示を実現している。表示可能な階調数は、液晶に印加されるアナログ電圧の選択肢の数により決定される。
【0086】
次に、ホールドメモリ回路24に入力され、記憶された、パラレル変換された表示データDに対する以降の処理について、図1および図3に基づいて以下に説明する。
【0087】
まず、この表示データDの1水平期間のデータがホールドメモリ回路24に入力された時点で、水平同期信号に基づいたラッチ信号LSによりラッチされる。そして、次のラッチ信号LSが入力されるまで、つまり1水平期間の間、先の表示データDは保持されてホールドメモリ回路24から出力される。
【0088】
ラッチされた表示データDの信号レベルは、次のレベルシフタ回路25によりロジック系電圧レベル(Vcc−GNDレベル)から液晶駆動に必要な電圧レベル(VDD−GNDレベル)にレベル変換される。
【0089】
一方、基準電圧発生回路29は、参照電圧VR(例えばVref1〜Vref9で構成)に基づき抵抗分割等により階調表示に用いる、例えば64レベルの電圧を発生させている。DA変換回路26は、ラッチされレベル変換された表示データD(DR、DG、DBに対応するそれぞれ6ビット)に基づき、先述の64レベルの電圧から1つの電圧レベルを選択することでアナログ電圧に変換して出力するものである。
【0090】
そして、この電圧レベルは、ボルテージフォロア回路等を含んで構成された出力回路27により、階調表示電圧として液晶駆動電圧出力端子28から、液晶パネル1における各液晶表示素子のソース信号ライン14にそれぞれ出力され、表示データDに基づく階調表示がなされる。
【0091】
ところで、従来では、表示画像の高精細化のために表示データDのデータ転送レートを高く設定したことに対応して、クロック信号CKのクロック周波数を高く設定すると、クロック信号CKのデューティ比(ハイ期間とロー期間の比)をソースドライバ902の内部で確保するのが難しくなるためクロック信号CKの動作周波数の低減を招くおそれがある。このため、上記従来では、動作周波数の低減によって表示データDをシリアル−パラレル変換するのが不安定となることから、表示画質の劣化を招来することがあるという問題を有している。
【0092】
しかしながら、本発明では、表示画像の高精細化のために表示データDのデータ転送レートを高く設定しても、クロック信号CKのクロック周波数を低く設定できるので、上記問題を回避できる。
【0093】
【発明の効果】
本発明の半導体装置は、以上のように、上記半導体装置にはコントローラから表示データ信号がシリアルに入力されるとともに、1相のクロック信号が入力され、当該クロック信号の周波数は、上記表示データ信号のデータ転送レートの半分であり、上記1相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第1の転送手段と、上記1相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第2の転送手段と、入力された表示データ信号を上記1相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された上記表示データ信号を上記1相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、上記第1の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するD型フリップフロップを備えているとともに、上記第2の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するD型フリップフロップを備えているサンプリング手段とを有している構成である。
【0094】
それゆえ、上記構成は、表示データ信号を、表示のためにシリアル−パラレル変換できると共に、ラッチ手段が、上記表示データ信号を上記クロック信号の立ち上がりと立ち下がりの両タイミングにて同期し取り込むようになっているので、クロック信号のクロック周波数を、表示データ信号のデータ転送レートより低減できて、クロック信号に対し表示データを取り込むタイミングの仕様(データセットアップ/ホールド時間)を保証し易くできるため、表示画質の劣化を回避しながら、高精細化と表示画質の向上との双方を同時に満たすことができるという効果を奏する。
【0095】
本発明の表示装置モジュールは、以上のように、上記半導体装置を有することを特徴としている。上記構成によれば、表示装置モジュールにおける高精細化に対応できるので、表示装置モジュールの表示画質の向上を確実化できるという効果を奏する。
【図面の簡単な説明】
【図1】 本発明の表示装置モジュールとしての液晶表示装置を駆動するための、本発明に係る実施の形態を示すソースドライバのブロック図である。
【図2】 上記液晶表示装置を示すブロック図である。
【図3】 上記液晶表示装置における液晶パネルの概略構成図である。
【図4】 上記ソースドライバの要部ブロック図である。
【図5】 上記ソースドライバの表示データDの取り込み動作を示すタイミングチャートである。
【図6】 参考の形態を示すソースドライバのブロック図である。
【図7】 上記ソースドライバの要部ブロック図である。
【図8】 上記ソースドライバの表示データDの取り込み動作を示すタイミングチャートである。
【図9】 上記液晶パネルの動作を示すタイミングチャートである。
【図10】 上記液晶パネルの他の動作を示すタイミングチャートである。
【図11】 従来の液晶表示装置のブロック図である。
【図12】 上記液晶表示装置に用いられたソースドライバのブロック図である。
【図13】 上記ソースドライバの要部ブロック図である。
【図14】 上記ソースドライバの動作を示すタイミングチャートである。
【符号の説明】
21 入力ラッチ回路(ラッチ手段)
22 シフトレジスタ回路(転送手段)
23 サンプリングメモリ回路(サンプリング手段)
Claims (3)
- 表示装置を表示データ信号に基づいて駆動する半導体装置において、
上記半導体装置にはコントローラから表示データ信号がシリアルに入力されるとともに、1相のクロック信号が入力され、当該クロック信号の周波数は、上記表示データ信号のデータ転送レートの半分であり、
上記1相のクロック信号の立ち上がりに同期を取り、スタートパルス信号を転送する第1の転送手段と、
上記1相のクロック信号の立ち下がりに同期を取り、スタートパルス信号を転送する第2の転送手段と、
入力された上記表示データ信号を上記1相のクロック信号の立ち上がりに同期して取り込み、立ち上がり同期データとして出力するとともに、入力された上記表示データ信号を上記1相のクロック信号の立ち下がりに同期して取り込み、立ち下がり同期データとして出力するラッチ手段と、
上記第1の転送手段から転送されるスタートパルス信号に基づいて、上記立ち上がり同期データをサンプリングして出力するD型フリップフロップを備えているとともに、上記第2の転送手段から転送されるスタートパルス信号に基づいて、上記立ち下がり同期データをサンプリングして出力するD型フリップフロップを備えているサンプリング手段とを有していることを特徴とする半導体装置。 - 前記表示装置は、液晶表示装置であることを特徴とする請求項1に記載の半導体装置。
- 請求項1に記載の半導体装置を有することを特徴とした表示装置モジュール。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054678A JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
TW089124472A TW554315B (en) | 2000-02-29 | 2000-11-18 | Semiconductor device and display module |
KR10-2000-0069633A KR100372847B1 (ko) | 2000-02-29 | 2000-11-22 | 반도체장치 및 표시장치모듈 |
US09/722,586 US6621478B1 (en) | 2000-02-29 | 2000-11-28 | Semiconductor device and display module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000054678A JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001242833A JP2001242833A (ja) | 2001-09-07 |
JP4056672B2 true JP4056672B2 (ja) | 2008-03-05 |
Family
ID=18575899
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000054678A Expired - Fee Related JP4056672B2 (ja) | 2000-02-29 | 2000-02-29 | 半導体装置および表示装置モジュール |
Country Status (4)
Country | Link |
---|---|
US (1) | US6621478B1 (ja) |
JP (1) | JP4056672B2 (ja) |
KR (1) | KR100372847B1 (ja) |
TW (1) | TW554315B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030076282A1 (en) * | 2001-10-19 | 2003-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for driving the same |
KR100435114B1 (ko) * | 2001-12-20 | 2004-06-09 | 삼성전자주식회사 | 액정디스플레이장치 |
KR100502914B1 (ko) * | 2003-05-07 | 2005-07-21 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널에서의 어드레스 데이터 처리장치 및 그 방법과, 그 방법을 포함하는 프로그램이저장된 기록매체 |
JP2005017988A (ja) * | 2003-06-30 | 2005-01-20 | Sony Corp | フラットディスプレイ装置 |
JP2005234241A (ja) * | 2004-02-19 | 2005-09-02 | Sharp Corp | 液晶表示装置 |
JP2008107369A (ja) * | 2005-02-01 | 2008-05-08 | Sharp Corp | 液晶表示装置および液晶表示駆動回路 |
CN100411003C (zh) * | 2005-12-31 | 2008-08-13 | 义隆电子股份有限公司 | 液晶显示器的源极驱动方式 |
WO2007111035A1 (ja) * | 2006-03-24 | 2007-10-04 | Nec Corporation | データ受信装置及び該データ受信装置を備える半導体集積回路 |
US8284123B2 (en) | 2006-11-29 | 2012-10-09 | Sharp Kabushiki Kaisha | Liquid crystal display apparatus, liquid crystal display apparatus driving circuit, liquid crystal display apparatus source driver, and liquid crystal display apparatus controller |
JP5630889B2 (ja) * | 2007-03-28 | 2014-11-26 | カシオ計算機株式会社 | Lcdデータ転送システム |
JP4914280B2 (ja) * | 2007-04-18 | 2012-04-11 | ヒタチグローバルストレージテクノロジーズネザーランドビーブイ | ディスク・ドライブ装置 |
JP5114326B2 (ja) * | 2008-07-17 | 2013-01-09 | 株式会社ジャパンディスプレイイースト | 表示装置 |
JP5673061B2 (ja) * | 2010-12-15 | 2015-02-18 | セイコーエプソン株式会社 | 半導体装置 |
US9171514B2 (en) * | 2012-09-03 | 2015-10-27 | Samsung Electronics Co., Ltd. | Source driver, method thereof, and apparatuses having the same |
JP2017219586A (ja) * | 2016-06-03 | 2017-12-14 | 株式会社ジャパンディスプレイ | 信号供給回路及び表示装置 |
JP6718996B2 (ja) * | 2019-01-17 | 2020-07-08 | ラピスセミコンダクタ株式会社 | 表示デバイスのドライバ |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5537031A (en) * | 1978-09-07 | 1980-03-14 | Trio Kenwood Corp | Phase synchronizing circuit |
US4495473A (en) * | 1982-07-19 | 1985-01-22 | Rockwell International Corporation | Digital phase shifting apparatus which compensates for change of frequency of an input signal to be phase shifted |
JPS61213896A (ja) * | 1985-03-19 | 1986-09-22 | 株式会社 アスキ− | デイスプレイコントロ−ラ |
US5179371A (en) * | 1987-08-13 | 1993-01-12 | Seiko Epson Corporation | Liquid crystal display device for reducing unevenness of display |
JPH07219508A (ja) * | 1993-12-07 | 1995-08-18 | Hitachi Ltd | 表示制御装置 |
JPH07311561A (ja) * | 1994-05-16 | 1995-11-28 | Sharp Corp | 液晶表示駆動装置 |
JP3277106B2 (ja) | 1995-08-02 | 2002-04-22 | シャープ株式会社 | 表示装置の駆動装置 |
US5828357A (en) | 1996-03-27 | 1998-10-27 | Sharp Kabushiki Kaisha | Display panel driving method and display apparatus |
WO1997043607A1 (en) * | 1996-05-14 | 1997-11-20 | Michel Sayag | Method and apparatus for generating a control signal |
KR100393669B1 (ko) * | 1996-08-20 | 2003-10-17 | 삼성전자주식회사 | 액정 표시 장치의 듀얼 클럭 소스 구동회로 |
JPH11249622A (ja) * | 1998-03-02 | 1999-09-17 | Advanced Display Inc | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
JP4204685B2 (ja) * | 1999-01-19 | 2009-01-07 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
-
2000
- 2000-02-29 JP JP2000054678A patent/JP4056672B2/ja not_active Expired - Fee Related
- 2000-11-18 TW TW089124472A patent/TW554315B/zh not_active IP Right Cessation
- 2000-11-22 KR KR10-2000-0069633A patent/KR100372847B1/ko active IP Right Grant
- 2000-11-28 US US09/722,586 patent/US6621478B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100372847B1 (ko) | 2003-02-19 |
US6621478B1 (en) | 2003-09-16 |
TW554315B (en) | 2003-09-21 |
JP2001242833A (ja) | 2001-09-07 |
KR20010085256A (ko) | 2001-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3522628B2 (ja) | 半導体装置および表示装置モジュール | |
JP4056672B2 (ja) | 半導体装置および表示装置モジュール | |
CN107507599B (zh) | 移位寄存单元及其驱动方法、栅极驱动电路和显示装置 | |
US7999799B2 (en) | Data transfer method and electronic device | |
US6476789B1 (en) | System construction of semiconductor devices and liquid crystal display device module using the same | |
US20050184979A1 (en) | Liquid crystal display device | |
KR100742671B1 (ko) | 신호처리회로 | |
JP3739663B2 (ja) | 信号転送システム、信号転送装置、表示パネル駆動装置、および表示装置 | |
CN105489189A (zh) | 栅极驱动单元、栅极驱动电路及其驱动方法和显示装置 | |
JP2005004120A (ja) | 表示装置及び表示制御回路 | |
JP5191509B2 (ja) | 表示装置およびその駆動方法、並びに電子機器 | |
JPH1124632A (ja) | アクティブマトリクス型画像表示装置及びその駆動方法 | |
KR100317823B1 (ko) | 평면표시장치와, 어레이기판 및 평면표시장치의 구동방법 | |
JP2000162577A (ja) | 平面表示装置、アレイ基板、および平面表示装置の駆動方法 | |
KR100440839B1 (ko) | 구동 장치 및 그것을 포함하고 있는 표시 모듈 | |
US6738056B2 (en) | System and method for handling the input video stream for a display | |
JP2002032061A (ja) | 液晶ディスプレイの駆動方法、その回路及び画像表示装置 | |
JPH0628423B2 (ja) | 画像表示装置 | |
JP3872747B2 (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
JP3841082B2 (ja) | アクティブマトリクス型液晶表示装置及びその駆動方法 | |
JP2005062397A (ja) | 表示装置 | |
JP2003347919A (ja) | カスケード接続回路およびその回路を備えた電子装置 | |
JP2004045469A (ja) | 液晶表示装置 | |
JP2002351425A (ja) | 液晶駆動装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040604 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041102 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050117 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050218 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071109 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20071109 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071212 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4056672 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111221 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121221 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |