JPH07219508A - 表示制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 表示画面の所望表示行に対して左右に画素単
位でスクロールを行える表示制御装置を提供する。 【構成】 ＣＰＵ１が表示を行うキャラクタのコードを
液晶表示位置に対応する表示ＲＡＭ４に書き込むことで
任意のキャラクタをキャラクタジェネレータＲＯＭ５か
ら読出して表示させる。スクロールを行う任意の表示行
を指定するスクロール表示行指定レジスタ１５と、画素
単位でスクロ−ル量を指定するスクロールドット量レジ
スタ１６を設け、指定された表示行のキャラクタデータ
に対しスクロールシフトレジスタ１１は上記指定された
ドット数分だけ遅延させて当該キャラクタデータをセグ
メント側シフトレジスタ１２に供給する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御技術さらには
液晶駆動制御および蛍光管駆動制御などにおけるスクロ
ール技術に係り、例えばキャラクタジェネレータＲＯＭ
を利用してドットマトリクス形態でキャラクタ表示を行
う液晶表示制御装置に適用して有効な技術に関するもの
である。

【０００２】

【従来の技術】表示制御形態の一つとしてのキャラクタ
ジェネレータ方式の液晶表示制御装置は、キャラクタコ
−ドを格納する表示用ＲＡＭ（以下、ＤＤＲＡＭと略
す）と、文字フォントなどキャラクタパタ−ンを格納す
るキャラクタジェネレータＲＡＭ又はＲＯＭ（以下ＣＧ
ＲＡＭ又はＣＧＲＯＭと記す）と、ＤＤＲＡＭを液晶表
示パネルの駆動位置に合わせて読み出す表示アドレスカ
ウンタと、液晶表示パネルの駆動を行う液晶駆動回路か
ら構成されていた。ここで、中央処理装置（以下、ＣＰ
Ｕと略す）は、液晶表示パネル上に表示を行うキャラク
タに対応するキャラクタコ−ドをＤＤＲＡＭに書き込
む。表示アドレスカウンタは液晶表示パネルの駆動位置
に合わせて順次ＤＤＲＡＭを読み出し、読み出されたキ
ャラクタコ−ドをアドレスの一部としてＣＧＲＡＭまた
はＣＧＲＯＭからキャラクタパタ−ンを読み出す。順次
読み出されたキャラクタパタ−ンは、液晶の点灯／非点
灯デ−タとして液晶駆動回路内のシフトレジスタに順次
送られ、１ライン分のデ−タが蓄積された時点で全液晶
ドライバ回路が一斉に点灯／非点灯電圧レベルを出力
し、液晶表示パネルを駆動する。なお各キャラクタは垂
直方向に複数のラインで構成されているため、上記の制
御を各表示行毎にキャラクタのライン数分だけ繰り返し
て行う必要がある。

【０００３】ここでキャラクタコ−ドを用いた液晶表示
制御装置で表示画面上のキャラクタを左又は右方向に連
続的に複数文字分スクロ−ルする場合、以下の２通りの
実現手段がある。第一はＤＤＲＡＭを読み出す表示アド
レスカウンタの読み出し開始アドレスを順次インクリメ
ントまたはデクリメントしてＤＤＲＡＭの読み出し位置
を１文字ずつ左右にずらしながら表示を行ってスクロ−
ルする。また第二はＤＤＲＡＭ内のキャラクタコ−ドを
ＣＰＵが１文字ずつ左又は右方向にずらして書換えを行
いながらスクロ−ルする。前者はＣＰＵの負担が軽いも
のの、表示画面の複数の表示行が全て同時にスクロ−ル
してしまう。また後者は特定の表示行だけを選択的にス
クロ−ルさせることができるが、１文字ずらす毎にスク
ロ−ル表示行に対応するＤＤＲＡＭ内のキャラクタコ−
ドを全て書換える必要があり、ＣＰＵの負担が大きくな
る。さらに前者および後者ともにキャラクタ単位でしか
スクロ−ルを行うことができないため、複数文字を連続
的にスクロ−ルしたりすると表示文字が表示画面上で左
右に滑らかに移動せず、離散的な不自然なスクロ−ル表
示となってしまう。

【０００４】一方、表示制御の別の形態としてのビット
マップ形式の液晶表示制御装置では、視覚的に滑らかな
スクロール（以下単にスムーススクロールとも記す）を
行うことができる。すなわち、各画素単位に表示の点灯
／非点灯情報をもつビットマップメモリ（以下、ＢＰＲ
ＡＭと略す）を搭載した液晶表示制御装置を用い、ＣＰ
Ｕ自身がキャラクタパタ−ンを生成しキャラクタパタ−
ンを直接ＢＰＲＡＭに書き込み、さらに特定の表示行に
対応するＢＰＲＡＭ内のデ−タを１画素ずつ左右にずら
して書換えていく。但しこの場合にはキャラクタコ−ド
を用いた液晶表示制御装置に比べ、大容量のＢＰＲＡＭ
を持たなければならないこと、またＣＰＵがＢＰＲＡＭ
のデ−タを頻繁に書換える必要がありＣＰＵの負担が著
しく増大するなどの点を考慮しなければならず、スムー
ススクロールを効率的に行うには処理能力の高いＣＰＵ
を利用しなければ実用に耐えない。尚、キャラクタジェ
ネレータ方式とビットマップ方式の表示制御技術につい
て記載された文献の例としては昭和６０年１２月２５日
に株式会社オーム社から発行された「マイクロコンピュ
ータハンドブック」第１７１頁がある。

【０００５】

【発明が解決しようとする課題】従来のドットマトリク
ス方式のキャラクタジェネレータを内蔵した液晶表示制
御装置においてはスムーススクロールを行うことができ
ず、また、特定の表示行に対してのみ選択的にその様な
スムーススクロールを行うこともできなかった。さらに
特定の表示行のうちの特定の表示桁に対してのみ選択的
にその様なスムーススクロールを行うこともできなかっ
た。ＢＰＲＡＭを搭載した液晶表示制御装置では、ＣＰ
Ｕが全てキャラクタパタ−ンデ−タを管理しているた
め、任意の表示行のスクロ−ル表示はソフトウェアで実
現できるが、ＣＰＵは１画素移動させる毎にスクロ−ル
表示行に対応するＢＰＲＡＭの内容を全て書換える必要
があり、ＣＰＵの負担が著しく大きくなってしまう。

【０００６】更に液晶表示制御装置がマイクロコンピュ
ータ若しくはデータプロセッサのようなＣＰＵの制御を
受けて動作される場合、表示ＲＡＭのリード／ライト情
報や制御データの伝送のためのインタフェース手順が特
殊であれば当該液晶表示制御装置を制御するために利用
可能なＣＰＵの選択の幅も制限され、更にはＣＰＵの負
担も増えてしまうことが本発明者によって見い出され
た。上記スムーススクロールとの関係においてもその点
を解決すれば、任意表示行、任意表示桁、そして任意の
ドット単位でスムーススクロールを行うために必要な制
御情報の伝送効率を向上させることができ、ＣＰＵの負
担軽減につながることが本発明者によって見い出され
た。

【０００７】本発明の目的は、キャラクタジェネレータ
形式での表示制御においてスムーススクロールを実現で
きる表示制御装置を提供することにある。本発明の別の
目的は、任意の表示行に対して上記スムーススクロール
を実現できる表示制御装置を提供することにある。ま
た、任意の表示桁に対して上記スムーススクロールを実
現できる表示制御装置を提供することにある。本発明の
更に別の目的は、ＣＰＵの負担を軽減して上記スムース
スクロールを実現できる表示制御装置を提供することに
ある。本発明の他の目的は、ＣＰＵとのインタフェース
という点においても上記スムーススクロールに利用でき
るＣＰＵの選択の余地を広げることに寄与する表示制御
装置を提供することにある。本発明のその他の目的は、
データプロセッサ若しくはマイクロコンピュータのよう
なＣＰＵとのインタフェースを単なるシリアルクロック
を用いて行うことができ、制御主体として利用可能なＣ
ＰＵを実質的に制限することのない表示制御装置を提供
することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】すなわち、走査電極と信号電極の交差位置
にドットマトリクス状に配置された多数の表示素子に複
数画素からなるパターンを所定桁数を以って表示制御す
る表示制御装置を、上記走査電極を時分割駆動する第１
の駆動回路と、上記走査電極の駆動切換間隔毎に画素デ
ータ列を保持して上記信号電極を駆動する第２の駆動回
路と、上記所定桁数以上のコードデータを格納可能な表
示ＲＡＭと、上記表示ＲＡＭから順次読出されたコード
データに応じた表示パターンの画素データを出力するパ
ターンデータメモリと、上記パターンデータメモリから
順次出力される画素データ列を入力し、これを上記第２
の駆動回路に供給するタイミングを画素データ単位で所
定量ずらして第２の駆動回路に出力可能な画素データ列
供給回路と、上記画素データ列供給回路の出力タイミン
グのずれ量を可変に制御するスクロール量制御手段と、
を含めて構成する。

【００１１】スクロールすべき表示行を可変にするに
は、画素データ列供給回路によって出力タイミングをず
らすべき画素データ列の表示行を可変に制御するスクロ
ール表示行制御手段を更に採用する。

【００１２】上記画素データ列供給回路をシフト回路形
式とするには、上記パターンデータメモリから順次出力
される画素データ列を画素単位で順次直列に保持するシ
フト回路と、上記シフト回路の各記憶段の入力又は出力
ノードの中から一つを選択して出力とする選択回路と、
によって構成できる。この場合に、画素データ列のずれ
量の設定やその変更タイミングに高い自由度を保証して
スクロール態様を任意に指定できるようにするには、ス
クロール量制御手段として、上記データ列供給回路での
出力タイミングのずれ量を指示するためのスクロール量
を書換え可能に記憶して上記選択回路に与える第１の記
憶手段を採用できる。また、その構成において、スクロ
ール行を任意に指定可能にするためのスクロール量制御
手段には、スクロール行を書換え可能に記憶する第２の
記憶手段と、現在の表示行が第２の記憶手段で指定され
たスクロール行に一致するかを検出する行検出回路と、
上記行検出回路にて一致が検出されたときに上記第１の
記憶手段が保持するスクロール量を上記選択回路に供給
可能にするゲート回路とを採用できる。

【００１３】さらに、その構成においてスクロール行の
うちスクロールを行うスクロール桁を書換え可能に記憶
する第３の記憶手段と、現在の表示桁が第３の記憶手段
で指定されたスクロール桁に一致するかを検出する桁検
出回路と、上記行検出回路と桁検出回路にて一致検出さ
れたときに、上記第１の記憶手段が保持するスクロール
量を上記選択回路に供給可能にするゲート回路とを採用
できる。

【００１４】スクロール速度とスクロール量の逐次更新
とを自律的に行うためのスクロール量制御手段には、ス
クロール速度即ちスクロール動作の間隔時間を規定する
ためのスクロール周期信号の発生回路と、上記データ列
供給回路の出力タイミングのずれ量を指示するスクロー
ル量を上記スクロール周期信号の変化に同期しながら更
新して出力するスクロールカウンタとを採用できる。さ
らにその自律的な制御動作を完全化するためには、上記
スクロール周期信号の発生回路に対してスクロール周期
信号の周期を指定するための第１の制御情報、上記スク
ロールカウンタに対するカウント方向を指示する第２の
制御情報、及び全体のスクロール量を指示する第３の制
御情報を書換え可能に記憶する第４の記憶手段と、上記
スクロールカウンタの出力が上記第４の記憶手段に記憶
された第３の制御情報に到達したことを検出してスクロ
ールカウンタをリセットするスクロール終了検出回路と
を更に追加できる。

【００１５】外部のデータプロセッサやマイクロコンピ
ュータなどのＣＰＵが上記第１、第２又は第３の記憶手
段にデータ設定を行う場合には、それとのインタフェー
ス手段を備える。このインタフェース手段は、上記記憶
手段の入力に結合された内部バスと、シリアルクロック
入力端子と、シリアルデータ入力端子と、シリアルデー
タ入力端子に結合された複数のラッチ回路から成る直列
記憶回路と、上記直列記憶回路に含まれる所定複数段の
ラッチ回路の各出力ノードが並列入力端子に結合され、
並列出力端子が上記内部バスに接続された並列データラ
ッチ回路と、上記並列ラッチ回路の入力に出力が結合さ
れるラッチ回路とその他のラッチ回路の出力を並列的に
受けてそれらが所定論理値であるときに第１の信号を出
力する同期ビット列検出回路と、上記論理回路の入力に
出力が結合されたラッチ回路以外のラッチ回路の記憶情
報を第１の信号によって取り込むアクセス制御情報ラッ
チ回路と、上記第１の信号によって計数動作がリセット
され、その計数値に応じて上記並列データラッチ回路の
ラッチタイミングを制御する転送制御カウンタと、によ
って構成できる。

【００１６】このインタフェース手段がデータ出力をサ
ポートする場合には更に、シリアルデータ出力端子と、
入力が内部バスに並列に結合されると共に出力がシリア
ルデータ出力端子に結合され、シリアル出力が上記シリ
アルクロック信号に同期されるパラレル／シリアル変換
回路とを更に備え、上記転送制御カウンタは更に、その
計数値に応じて上記パラレル／シリアル変換回路の出力
開始タイミングを制御する制御信号を生成する。

【００１７】

【作用】上記した手段によれば、スクロール量制御手段
は、画素データ列の供給タイミングを例えば画素データ
単位でどのくらいずらすかを制御し、これによって画素
データ列供給回路から第２の駆動回路に渡されて信号電
極を駆動するための画素データ列は、パターンデータメ
モリから順次発生される画素データ列に対して所定部分
が切り出されたものと等価とされる。これにより、複数
フレームの表示期間毎に上記ずれ量を増減させる指示が
スクロール量制御手段から与えられることによって、所
定表示行において表示桁方向への画素単位でのスムース
スクロールが実現される。例えばスクロール制御手段が
スクロールドット量レジスタのような第１の記憶手段に
よって構成されるとき、ＣＰＵは当該第１の記憶手段の
スクロ−ル量を定期的に書換えていけば、所定の表示行
をスムーススクロールさせることができる。スクロ−ル
ドットのずれ量の書換え若しくは変化率は１画素単位に
行う必然性はなく、単一パターンの桁方向ドット数より
も少ない数の複数画素単位で任意に行うことができる。

【００１８】スクロール表示行制御手段が採用されてい
る場合にはそれによって指定された単一若しくは複数の
表示行に対して上記スムーススクロールが実現される。

【００１９】上記ずれ量の指定は一定画素数毎に固定的
であってもよく、また、スクロール対象行も固定であっ
てもよい。第１の記憶手段、第２の記憶手段を採用する
構成にあっては、それに対する設定値次第でスクロール
対象表示行とスクロール量をプログラマブルに指定可能
であり、上記ずれ量を漸増又は漸減することによってス
クロールは左右何れの方向にも自在とされる。また第３
の記憶手段を採用する構成にあってはスクロール対象表
示行のうち、任意の表示桁のみをスクロールすることが
可能である。

【００２０】キャラクタジェネレータ形式での上記スム
ーススクロールにあっては上記スクロ−ルを行うときに
キャラクタコ−ドを格納する表示ＲＡＭ内のデ−タを書
換える必要がなく、この点においてＣＰＵの負担を軽減
できてそのソフトウェア処理を簡素化することができ
る。また、ビットマップメモリのような大容量メモリの
逐次書換えを要しないので、ビットマップ形式の表示制
御に比べてＣＰＵの負担を軽減して上記スムーススクロ
ールを実現する。

【００２１】スクロール速度とスクロール量の逐次更新
とを自律的に行うためのスクロール量制御手段を採用す
ると、ＣＰＵは１画素又は数画素単位でのスクロール毎
にスクロール量を変更する処理例えば第１の記憶手段の
値を書換える処理を逐次実行することを要せず、また、
そのような書換えの間隔即ち各スクロール動作の間隔を
等間隔にしたりするための時間管理を行う必要もない。
このことがスムーススクロールに係るＣＰＵの負担を著
しく軽減する。スクロール量制御手段にスクロールカウ
ンタをリセットする機能まで含めることにより、ＣＰＵ
は所要の制御情報を一度設定すれば必要な全スクロール
量を以ってスムーススクロールの制御を完結する。

【００２２】シリアルクロック信号に同期した同期ビッ
ト列の検出に同期して転送制御カウンタをリセットして
例えばバイト単位でのデータ伝送を制御することは、Ｃ
ＰＵとの間でのデータビットのずれが生じても次の同期
ビット列の検出に呼応して伝送手順を正常に復帰させる
様に作用する。シリアルデータ出力端子を介するＣＰＵ
による読出し動作中においてもシリアル入力端子からの
入力を受けて同期ビット列とそれに続くアクセス制御情
報を監視することは、書込みと読み出しの切換えをシリ
アルクロック信号、シリアル入力信号、及びシリアル出
力信号の３本のインタフェース信号で実現にする。

【００２３】

【実施例】図１には本発明の一実施例に係る液晶表示制
御装置を用いたシステムのブロック図が示される。この
システムは、特に制限されないが、液晶表示制御装置２
と、この液晶表示制御装置２の動作を制御するデータプ
ロセッサ若しくはマイクロコンピュータとしてのＣＰＵ
１（セントラル・プロセッシング・ユニット）と、液晶
表示パネル（ＬＣＤパネルとも記す）３から成る。液晶
表示制御装置２は、実際に液晶画面上に表示を行う文字
の文字コードを記憶する表示ＲＡＭ４（ランダム・アク
セス・メモリ）と、指定された文字コードからドットマ
トリクス状の文字フォントパターンを展開するためのキ
ャラクタジェネレータＲＯＭ５（リード・オンリー・メ
モリ）とを備える。

【００２４】液晶表示パネル３は、特に制限されない
が、ドットマトリクス型で構成され、走査電極としての
コモン電極と信号電極としてのセグメント電極がＸ，Ｙ
方向に交差的に配置され、夫々の交差位置に１ドット分
の液晶表示素子が形成されている。コモン電極が順次駆
動されるとき、当該駆動されるコモン電極に対応される
表示素子の点灯又は非点灯は、セグメント電極に与えら
れる表示信号によって決定される。特に制限されない
が、本実施例に従えば、液晶表示パネル３は最大１２桁
４行で文字表示を行える表示領域を持ち、表示文字１個
当たりのドット数（表示素子数）は横×縦＝５×８ドッ
トとされる。これに従えば液晶表示パネル３は、３２本
のコモン電極と、６０本のセグメント電極を持つ。

【００２５】ＣＰＵ１は表示させるべき文字の文字コー
ドを表示ＲＡＭ４に書き込むことで任意の位置に任意の
文字を表示させることができる。表示ＲＡＭ４は、後述
するスクロール方向に対応して液晶表示パネル３に表示
可能な最大表示桁数以上の文字コードを格納可能な記憶
領域を有する。例えば、２０桁４行分の文字コードを格
納可能とされる。

【００２６】表示ＲＡＭ４への書き込みはＣＰＵアドレ
スカウンタ６で指定したアドレスに対して行われる。Ｃ
ＰＵ１はこのＣＰＵアドレスカウンタ６への任意の初期
アドレス値をプリセットでき、以後ＣＰＵ１が表示ＲＡ
Ｍ４へ書き込み指示を与える毎にそれに同期してＣＰＵ
アドレスカウンタ６がインクリメント動作されて必要な
アドレスを内部で生成する。ＣＰＵアドレスカウンタ６
から出力されたアドレス信号は選択回路９を介して表示
ＲＡＭ４に供給される。このときの書込みデータとして
の表示文字コードはＣＰＵインタフェース７を介してＣ
ＰＵ１などから与えられる。液晶表示制御装置２内部と
ＣＰＵ１との間の情報伝送はＣＰＵインタフェース７を
経由して行う。

【００２７】表示動作における表示ＲＡＭ４の読出しア
ドレスは表示用アドレスカウンタ８が生成する。すなわ
ち、この表示用アドレスカウンタ８は表示動作に同期し
て例えば順次デクリメント動作を行ってその値を出力す
る。出力された値は選択回路９を介して表示ＲＡＭ４に
供給され、当該表示ＲＡＭ４から表示文字コード（キャ
ラクタコードとも記す）が読み出される。特に制限され
ないが、本実施例に従えば、表示文字コードは８ビット
とされる。

【００２８】ＣＰＵ１による表示ＲＡＭ４内のデ−タの
書き換え又は読み出しアクセス（ＣＰＵアクセス）と、
液晶表示を行うために表示ＲＡＭ４内のデ−タを読み出
しするアクセス（表示アクセス）は、特に制限されない
が、時分割に交互に行われ、それに同期して選択回路９
の選択状態も交互に切換え制御される。この制御は後述
するタイミング発生回路２６が行う。

【００２９】表示動作時に表示ＲＡＭ４から読み出され
たキャラクタコードはキャラクタジェネレータＲＯＭ５
に対するアクセスアドレス信号の一部とされ、当該アク
セスアドレス信号の残りはラインアドレスカウンタ３０
の出力とされる。

【００３０】上記キャラクタジェネレータＲＯＭ５は、
英数字、アルファベット、カタカナ、ひらがな、漢字、
及び記号などのフォントパターンデータを格納する。特
に制限されないが夫々の文字には文字コードが割り当て
られる。特に制限されないが、各文字は横が５ドット、
縦が８ドットによって構成される。キャラクタジェネレ
ータＲＯＭ５は、文字コードによって指定される一つの
文字のフォントデータを５ドット単位（本実施例に従え
ば５ビット単位）で合計８回のリード動作によって読出
し可能にされている。すなわち、キャラクタジェネレー
タＲＯＭ５は、上記表示ＲＡＭ４から読み出された文字
コードをアドレスの上位側８ビットとし、ラインアドレ
スカウンタ３０の出力をアドレスの下位側３ビットとし
てリードアクセスされる。アドレスの上位側８ビットを
構成する文字コードは文字を指定するための信号とみな
され、ラインアドレスカウンタ３０の３ビットの出力は
文字コードによって指定される文字フォントの縦８ライ
ン分を１ラインづつ指定するための信号とみなされる。

【００３１】キャラクタジェネレータＲＯＭ５から読出
されたフォントパターンデータ（このようなフォントパ
ターンデータの読み出しをフォントパターンの展開とも
称する）は、パラレル／シリアル変換回路１０でシリア
ルデータに変換され、後述するスクロールレジスタ１１
を介してセグメント側シフトレジスタ１２（本実施例に
従えば６０ビット分）に逐次送られ、１ライン（液晶表
示パネル３の１本の走査線若しくはコモン電極）分のデ
ータが全部当該セグメント側シフトレジスタ１２に格納
された時点で、当該データをセグメントラッチ回路１３
にラッチさせ、セグメント液晶ドライバ１４に供給す
る。セグメント液晶ドライバ１４は、液晶表示パネルの
各表示素子即ち各画素の選択（点灯）または非選択（非
点灯）を制御するセグメント駆動信号ＳＥＧ１〜ＳＥＧ
６０を上記セグメントラッチ回路１３の出力データに基
づいて形成し、液晶表示パネル３のセグメント電極を駆
動する。各ラインのコモン電極はコモン側シフトレジス
タ１９及びコモン液晶ドライバ１８によって形成される
コモン駆動信号ＣＯＭ１〜ＣＯＭ３２によって順次時分
割的に駆動される。

【００３２】液晶表示制御装置２の内部タイミングは、
ＣＲ発振回路１５の発振出力を入力するタイミング発生
回路２６が生成する。これが生成するタイミング信号
は、表示用アドレスカウンタ８及びラインアドレスカウ
ンタ３０のインクリメントタイミング、コモン側シフト
レジスタ１９のシフトタイミング、スクロールシフトレ
ジスタ１１及びセグメント側シフトレジスタ１２のシフ
トタイミング、そしてセグメントラッチ回路１３のラッ
チタイミングなどを生成する。スクロールシフトレジス
タ１１及びセグメント側シフトレジスタ１２のシフトタ
イミングは、ドットクロックによって規定される。その
ような各種タイミングは、コモン液晶ドライバ１８及び
セグメント液晶ドライバ１４などの動作タイミングを表
示用アドレスカウンタ８やラインアドレスカウンタ３０
の動作に同期させ、キャラクタジェネレータＲＯＭ５か
ら順次読出されるデータをそれが表示されるべき位置に
表示できるように、コモン電極の順次駆動とセグメント
電極の駆動タイミングを決定する。

【００３３】図１において２４はインストラクションレ
ジスタ群であり、液晶表示制御レジスタ１３、スクロー
ル表示行指定レジスタ１５、スクロールドット量レジス
タ１６などの制御レジスタを含み、それらはＣＰＵイン
タフェース７を介してＣＰＵ１にて設定される。液晶表
示パネル３上で左右にスクロールを行う場合、ＣＰＵ１
はＣＰＵインターフェース７を介して、スクロールを行
う表示行を指定するスクロール表示行指定レジスタ１５
と、スクロール量を画素単位に指定するスクロールドッ
ト量レジスタ１６にスクロ−ル情報を書き込む。この場
合、表示ＲＡＭ４内のキャラクタコ−ドデ−タを書換え
る必要はない。スクロール表示行指定レジスタ１５及び
スクロールドット量レジスタ１６に格納された情報は、
スクロール制御を行うスクロール制御回路１７に供給さ
れ、このスクロール制御回路１７は上記スクロールシフ
トレジスタ１１を制御する。

【００３４】図２にはスクロールのための詳細な回路図
が示される。５×８ドットで構成されるキャラクタフォ
ントパタ−ンを垂直方向に４行表示する場合、各表示文
字行は８ラインになるのでコモン液晶ドライバ１８は合
計３２個の駆動回路を有する。このコモン液晶ドライバ
１８は液晶表示パネル３のコモン電極にコモン駆動信号
ＣＯＭ１〜ＣＯＭ３２を出力して、第１文字行から第４
文字行までの３２ライン分のコモン電極に時分割的に選
択電圧レベルを供給する。コモン液晶ドライバ１８が順
次選択電圧レベルを出力する順番はコモン側シフトレジ
スタ１９によって制御される。

【００３５】このコモン側シフトレジスタ１９は直列に
３２段の記憶段を有し、例えば、１ライン駆動毎に所定
論理値（例えば論理値１）のビットデータが１段ずつシ
フトする。上記ビットデータが最終段にシフトされた後
は、引き続いてタイミング発生回路２６が初段に再び上
記ビットデータを供給して、サイクリックに動作が繰り
返される。上記コモン側シフトレジスタ１９は第１文字
行から第４文字行まで順次選択していくので、それを参
照することによって現在どこの表示文字行を選択してい
るかを認識できる。そこで図３に示すようにコモン側シ
フトレジスタ１９は現在表示中の表示行信号φ１〜φ４
を順次出力する。例えば、１行目表示信号φ１は、シフ
トレジスタ１９の初段から８段目までの各記憶段の出力
に対して論理和を採った信号として理解することができ
る。スクロ−ル制御回路１７はこのコモン側シフトレジ
スタ１９から出力される４ビットの表示行信号φ１〜φ
４と、スクロ−ル表示行指定レジスタ１５の４ビットの
設定値とをビット対応で比較して夫々が論理値１で一致
する場合を検出する行一致検出回路２０を有する。この
比較結果が一致すると、図３に示すように行一致検出回
路２０から出力されるスクロール行一致信号φ５はその
期間だけハイレベルとなる。例えば、スクロール表示行
指定レジスタ１５の４ビットは第１表示文字行から第４
表示文字行の指定ビットとされ、スクロール表示行指定
レジスタ１５に設定される４ビットの各ビットは論理値
１がスクロールの指定とみなされる。行一致検出回路２
０は当該指定レジスタ１５のビットと対応行の表示信号
との論理積を夫々採り、その４ビットの論理積信号に対
して一つの論理和を採ることによって一つのスクロール
行一致信号φ５を得る。

【００３６】上記スクロールドット量レジスタ１６は、
特に制限されないが、６ビットとされ、各ビットは、ゲ
ート回路３１に入力される。このゲート回路３１は、上
記スクロール行一致信号φ５がハイレベルである時にス
クロールドット量レジスタ１６の出力をスクロールドッ
ト量指示信号ＳＥＬとしてスクロールシフトレジスタ１
１に伝達する。スクロール行一致信号φ５がロウレベル
のときゲート回路３１は、例えば全６ビットが論理値０
の信号ＳＥＬをスクロールシフトレジスタ１１に供給す
る。そのようなゲート回路３１は、例えばスクロールド
ット量レジスタ１６の出力をビット毎に受け、スクロー
ル行一致信号φ５を夫々共通に受ける６個の２入力アン
ドゲートによって構成できる。したがって、スクロール
ドット量レジスタ１６に格納されたスクロールドット量
指定データは、パネル３での表示行がレジスタ１５で指
定されたスクロール行に一致した時だけスクロールドッ
ト量指示信号ＳＥＬとしてスクロールシフトレジスタ１
１に供給される。

【００３７】上記スクロールレジスタ１１は、直列接続
された複数段のラッチ回路２２とマルチプレクサ２１に
よって構成される。各ラッチ回路２２は、夫々１ドット
分のビットデータを記憶するもので、パラレル／シリア
ル変換回路１０の出力に同期して、換言すればドットク
ロックに同期して、当該パラレル／シリアル変換回路１
０から出力されるシリアルデータを順次後段に伝達して
いく。マルチプレクサ２１は、パラレル／シリアル変換
回路１０の出力と各ラッチ回路２２の出力を受け、上記
ゲート回路３１の６ビット出力のデコード結果に基づい
て、それらの内の何れか一つの入力を選択してセグメン
ト側シフトレジスタ１２に供給する。このとき、上記ゲ
ート回路３１の出力が全ビット論理値０であるとき、換
言すればスクロールが行われない時、マルチプレクサ２
１はパラレル／シリアル変換回路１０の出力を選択し、
スクロールドット量レジスタ１６で指定されるスクロー
ル量が多い程、換言すればゲート回路３１の出力値が大
きくされる程、後段側のラッチ回路２２の出力を選択す
る。

【００３８】このように、上記行一致検出回路２０での
比較結果が一致すると、該回路２０から出力されるスク
ロール行一致信号φ５はその期間だけハイレベルにさ
れ、スクロ−ルドット量レジスタ１６で設定されたスク
ロ−ル画素数だけスクロ−ルシフトレジスタ１１でシフ
トされた結果をマルチプレクサ２１が選択してセグメン
ト側シフトレジスタ１２にキャラクタパタ−ンを出力す
る。例えば、表示期間のある瞬間において５画素スクロ
ールする場合には、スクロ−ルシフトレジスタ１１内の
５段のラッチ回路２２でシフトされたキャラクタパタ−
ンデータをマルチプレクサ２１で選択してセグメント側
シフトレジスタ１２に出力する。

【００３９】ここで、前述のように表示ＲＡＭ４は最大
２０桁４行分のキャラクタコードを格納可能な記憶領域
を有する。ディクリメント動作される表示用アドレスカ
ウンタ８による表示ＲＡＭ４のリードアクセスは、例え
ば、各行において第２０桁目の記憶領域から第１桁目の
記憶領域に至る順番で行われる。また、前記セグメント
側シフトレジスタ１２は液晶表示パネル３の最大表示桁
数である１２桁に対応して６０ビットで構成されている
が、セグメント側シフトレジスタ１２からセグメントラ
ッチ回路１３に１表示ライン分のパターンデータを転送
するタイミングは、表示ＲＡＭ４の最大記憶桁数に対応
してセグメント側シフトレジスタ１２が１００回シフト
動作を行う毎とされる。そのようなシフト動作はラッチ
回路２２のラッチ動作と同様にドットクロックに同期し
て行われる。したがって、１表示ライン分のパターンデ
ータが所定ドット数分遅れてスクロールレジスタ１１か
ら出力されると、そのドット数分だけ図２における左方
向へずれた表示が実現される。所定時間間隔例えば複数
フレームの表示期間を置いて順次スクロールドット量レ
ジスタ１６の値を順次大きくしていけば（順次後段のラ
ッチ回路出力を選択していけば）、図２の左方向へのド
ット単位のスクロールが実現される。逆に、スクロール
ドット量レジスタ１６の初期値を順次デクリメントして
いけば右方向へのスクロールが実現される。

【００４０】スクロール表示行指定レジスタ１５で指定
された行と表示中の行が一致しない場合は、スクロール
行一致信号はロウレベルのままであるので、スクロール
は行われず通常の表示となる。即ちキャラクタパタ−ン
データはスクロ−ルシフトレジスタ１１内のラッチ回路
２２を経由せず直接マルチプレクサ２１からセグメント
側シフトレジスタ１２に出力される。

【００４１】スクロール表示行指定レジスタ１５は表示
行単位に設定できる。例えば、４行表示を行う場合、独
立した４ビットの情報を持つ。したがって、各表示行に
対し独立してスクロ−ルを指定できるので、同時に複数
行のスクロールを行うことができる。またスクロールド
ット量レジスタ１６の設定値を変えることによりスクロ
−ルを行う画素数を任意に指定できるので、この設定値
を定期的に順次インクリメントまたはデクリメントする
ことにより、左右にスクロ−ルすることができる。また
この設定値のインクリメントまたはデクリメントの間隔
を調整することにより、スクロ−ルを行う速度を変える
ことができる。上記スクロール表示行指定レジスタ１５
とスクロールドット量レジスタ１６を組み合わせること
で、任意の表示行のみ選択的に左右にスムーススクロー
ルすることができる。

【００４２】図４には各表示行単位で独立にスクロール
を行った場合の状態が示される。スクロール表示行指定
レジスタ１５の４ビットは、それぞれ液晶表示パネル３
の表示行に対応している。図４の（Ａ）に示されるよう
に、スクロール表示行指定レジスタ１５の内容が全て”
０”であるときは、スクロールドット量レジスタ1６に
よりスクロールドット量が指定されていてもスクロール
は行われない。図４の（Ｂ）に示されるように、スクロ
ール表示行指定レジスタ１５の第２ビットが”１”の場
合は、このビットに対応する表示行のみがスクロールド
ット量レジスタ1６の設定値に従ってスクロール可能に
される。また、図４の（Ｃ）に示されるように、２つの
ビットを”１”にした場合は、同時にこの２つのビット
に対応する表示行がそれぞれ行単位でスクロール可能に
される。図４から明らかなように、指定された表示行の
表示状態は、スクロールドット量に比例して図の左側に
ずれている。

【００４３】図５にはスクロール量を変化させた場合の
表示例が示される。スクロールドット量レジスタ１６に
より指定された画素単位のスクロールが可能にされる。
スクロールドット量レジスタ１６の設定値を定期的に順
次インクリメントすることにより、スクロ−ル指定され
た表示行は液晶表示パネル３上で左方向に滑らかにスク
ロ−ルすることができる。尚、図５においては、第２行
目（ａｂｃｄｅｆｇｈ）のみがスクロールされ、他の行
はスクロールされない状態が示されている。すなわち図
５（Ａ）に対して図５（Ｂ），図５（Ｃ），図５（Ｄ）
は、第２行目のみがそれぞれスクロールされている。

【００４４】図６には特定の表示行に対し１画素単位に
連続して８画素分のスム−ススクロ−ルを行うためのＣ
ＰＵ１でのソフトウェア制御手順が示される。スクロ−
ルを開始する前に、スクロ−ルドット量レジスタ１６を
クリアしスクロ−ルドット量を"０"にする。さらにスク
ロ−ルを行う表示行をスクロ−ル表示行指定レジスタ１
５に設定する。スクロ−ルはスクロ−ルドット量レジス
タ１６に１画素分のスクロ−ルを設定することで開始す
る。さらにスクロ−ルドット量レジスタ１６のスクロ−
ルドット量を順次増やすように設定を変更して行くこと
で、画素単位で左方向へのスム−ススクロ−ルを行うこ
とができる。またスクロ−ルドット量レジスタ１６のス
クロ−ルドット量を順次減らすように設定を変更してい
くことで右方向への連続的スム−ススクロ−ルを行うこ
とができる。また、液晶の反応速度との関係において滑
らかなスム−ススクロ−ルを行うため、スクロ−ルドッ
ト量レジスタ１６のインクリメントまたはデクリメント
を行うタイミングにインタ−バル時間（ウェイトステッ
プＳｗ）を挿入する必要がある。液晶表示制御装置２は
このインターバル期間において同一フレームを繰返し表
示させる。スムーススクロ−ルの実行時間は、ＣＰＵ１
がこのインタ−バル時間を調整することで変えることが
できる。

【００４５】ＣＰＵ１と液晶表示制御装置２との間のデ
−タの授受は液晶表示制御装置２内のＣＰＵインタフェ
−ス７を介して行われる。液晶表示制御装置２は、ＣＰ
Ｕ１からデ−タを書き込むためのシリアルデ−タ入力端
子（以下、ＳＩＤと略す）、ＣＰＵ１がデ−タを読み出
すためのシリアルデ−タ出力端子（以下、ＳＯＤと略
す）、液晶表示制御装置２での上記入力デ−タの取り込
みタイミングまたは読み出しタイミングを示すシリアル
転送クロック入力端子（以下ＳＣＬＫと略す）の計３本
のインタフェ−ス信号を備えている。

【００４６】図７には上記インタフェ−ス信号を用いた
書き込み手順が示され、図８にはその読み出し手順が示
される。入力（ＳＩＤ）または出力（ＳＯＤ）されるデ
−タはシリアル転送クロック（ＳＣＬＫ）に同期してイ
ンタフェ−スされる。まずＣＰＵ１は転送の開始時にＳ
ＩＤ端子からスタートバイトを入力する。ＣＰＵインタ
フェ−ス７は、"１"が連続的に５ビット入力されたと
き、スタートバイトが開始されたと認識する。この連続
した５ビットの"1"デ−タ列を同期ビット列と定義す
る。ＣＰＵインタフェ−ス７は、同期ビット列を認識す
ると、同期ビット列に続くビットをＲ／Ｗビット、さら
にその次のビットをＲＳビットとみなし、入力ビットの
状態を記憶する。なおスタートバイトの最終ビットは"
０"を入力する必要がある。その次に続く４ビットの下
位データＤ0〜Ｄ3が全ビット"１"のとき、当該最終ビッ
トが"１"であるなら、それらが同期ビット列であると認
識されてしまうからである。上記Ｒ／ＷビットはＣＰＵ
１が液晶表示制御装置２へのリ−ド／ライト（読み出し
／書き込みを指示するビット）であり、"０"のとき書き
込みを意味し、"１"のとき読み出しを意味する。さらに
上記ＲＳビットはレジスタを選択するビットであり、"
０"のときＣＰＵアドレスカウンタ６またはインストラ
クションレジスタ群２４の選択を意味し、"１"のとき表
示ＲＡＭ４の選択を意味する。インストラクションレジ
スタ群２４は前述のスクロ−ル表示行指示レジスタ１
５、スクロ−ルドット量レジスタ１６および各種液晶表
示制御レジスタ２３から構成される。

【００４７】ここで上記Ｒ／Ｗ及びＲＳビットと動作モ
−ドとの関係をまとめると、Ｒ／Ｗビット＝０，ＲＳビ
ット＝０のときは、ＣＰＵアドレスカウンタ６及びイン
ストラクションレジスタ群２４への設定値書き込みの動
作モードとされ、Ｒ／Ｗビット＝０，ＲＳビット＝１の
ときは、表示ＲＡＭ４へのデ−タ書き込みの動作モード
とされ、Ｒ／Ｗビット＝１，ＲＳビット＝０のときは、
ＣＰＵアドレスカウンタ６からのカウント値読み出しの
動作モードとされ、Ｒ／Ｗビット＝１，ＲＳビット＝１
のときは、表示ＲＡＭ４からのデ−タ読み出しの動作モ
ードとされる。

【００４８】スタ−トバイト内のＲ／Ｗビットで書き込
みを指定すると、そのスタ−トバイトに続く２バイト
（１６ビット）で、８ビットのデ−タ列を書き込む。即
ち８ビットのデ−タ列を上下４ビットのデ−タ列に２分
割し、スタ−トバイトの次のバイト（下位バイト）で下
位４ビットのデ−タ列と４ビットの連続した"０"列を入
力し、さらにその次のバイト（上位バイト）で上位４ビ
ットのデ−タ列と４ビットの連続した"０"列を入力す
る。したがって同期ビット列以外、ＳＩＤ上に"１"が５
ビット以上連続することがない。

【００４９】またスタ−トバイト内のＲ／Ｗビットで読
み出しを指定すると、そのスタ−トバイトに続く１バイ
ト（８ビット）で、ＳＯＤ端子から８ビットのデ−タ列
を連続して読み出す。ＳＯＤ端子からデ−タ列を読み出
している最中においても、ＳＩＤから入力される５ビッ
トの同期ビット列を監視している。図９に読み出しシ−
ケンスから書き込みシ−ケンスへの変更手順を示す。例
えば、第１バイト目で最初のスタ−トバイトのＲ／Ｗビ
ットを"１"、ＲＳビットを"０"にして、第２バイト目で
ＣＰＵアドレスカウンタ６の内容を読み出す。この読み
出しを行っている第２バイト目で、同時に次のスタ−ト
バイトのＲ／Ｗビットを"０"、ＲＳビットを"１"にし
て、第３バイト目と４バイト目で表示ＲＡＭ４にデ−タ
を書き込む。これにより書き込みと読み出しの切り替え
をＳＣＬＫ、ＳＩＤ、ＳＯＤの３本のインタフェ−ス信
号で実現することができる。なお液晶表示制御装置２か
らデ−タを読み出す必要がない場合には、ＳＣＬＫとＳ
ＩＤの２本の端子でインタフェ−スすることができる。

【００５０】このようなインタフェースの手順を採用す
ることにより、単なるクロック信号に同期して上記動作
モード毎に情報伝送を行うことができる。換言すれば、
特別な波形のクロック信号若しくはタイミング信号を用
いた専用的なデータ伝送プロトコルを必要としない。し
たがって、本実施例の液晶表示制御装置２を制御するＣ
ＰＵ１は一般的なシリアルインタフェース若しくはポー
トを有していればよく、どのようなＣＰＵでも幅広く利
用できるというＣＰＵに対する汎用性を増すことができ
る。

【００５１】図１０にはＣＰＵインタフェ−ス７内のブ
ロック図が示される。ＳＩＤ端子から入力されたデ−タ
はＳＣＬＫの立上りエッジでカスケ−ド接続されたラッ
チ回路（１）５１〜ラッチ回路（８）５８に逐次取り込
まれる。スタ−ト同期検出回路５９は、ラッチ回路
（４）５４〜ラッチ回路（８）５８に取り込まれたデ−
タの出力を常時監視し、その出力が全て"１"になった場
合、同期ビット列とみなす。同期ビット列を検出したと
き、その時点でラッチ回路（２）５２とラッチ回路
（３）５３の出力デ−タをそれぞれＲＳビットおよびＲ
／Ｗビットとみなし、その出力をＲＳラッチ回路６１と
Ｒ／Ｗラッチ回路６０にラッチする。

【００５２】転送ビットカウンタ６２は、入力されたデ
−タ列から有効な下位４ビットのデ−タ列と上位４ビッ
トのデ−タ列をそれぞれ下位デ−タラッチ回路６３およ
び上位デ−タラッチ回路６４へ取り込むためのラッチタ
イミングを発生する。上記転送ビットカウンタ６２は、
ＳＣＬＫで逐次カウントアップする。上述のＲＳラッチ
回路６１、Ｒ／Ｗラッチ回路６０、下位デ−タラッチ回
路６３および上位デ−タラッチ回路６４からの出力は、
ＲＳ信号、Ｒ／Ｗ信号、ＤＢ０〜ＤＢ７信号と液晶表示
制御装置２内部の各ブロックに供給される。

【００５３】また前述のスタ−ト同期検出回路５９で検
出された同期ビット列により、転送ビットカウンタ６２
を強制的にリセットし初期化する。電源投入時の転送状
態が不定の場合、または転送中にシリアル転送クロック
入力端子（ＳＣＬＫ）にノイズがのりＣＰＵ１が扱うデ
−タ列とＣＰＵインタフェ−ス７で扱うデ−タ列とがビ
ットずれを起こす場合など、同期ビット列で転送ビット
カウンタ６２を初期化することで、転送手順を正常状態
に復帰させることができる。

【００５４】シリアルデ−タの読み出しは、シリアル転
送クロック入力端子ＳＣＬＫから入力されたクロックの
立ち下がりエッジでパラレル／シリアル変換回路６５か
らシリアルアウトされたデ−タをＳＯＤ端子からＣＰＵ
１に出力する。液晶表示制御装置２内部の各ブロックか
ら供給されたデ−タはＤＢ０〜ＤＢ７を介しパラレル／
シリアル変換回路６５にロ−ドされる。このロ−ドタイ
ミングはバイト単位に前述の転送ビットカウンタ６２か
ら供給する。なおＣＰＵ１はＳＯＤ端子から出力された
シリアルデ−タをＳＣＬＫの立上りエッジで取り込む。

【００５５】スタートバイト内のＲ／ＷビットおよびＲ
Ｓビットを変更する必要がない場合、複数のバイト情報
を連続的に転送することができる。例えば、表示ＲＡＭ
４の複数のバイトをまとめて連続的に書換える場合、最
初にスタ−トバイトでＲ／Ｗビットを"０"、ＲＳビット
を"１"に設定すると、その後はスタ−トバイトなしに連
続して表示ＲＡＭ４内のデ−タを書換えることができ
る。このとき表示ＲＡＭ４の書換えアドレスを供給する
ＣＰＵアドレスカウンタ６は１バイト書換え毎に自動的
にインクリメントするようにしてあるので、ＣＰＵ１は
ＣＰＵアドレスカウンタ６を逐次再セットする必要はな
い。

【００５６】上記実施例によれば以下の作用効果があ
る。 （１）表示行単位に選択的に左右にスクロ−ルを行うた
めのスクロ−ル表示行指定レジスタ１５とスクロ−ルド
ット量レジスタ１６を採用し、現在表示中の表示行がス
クロールを行うべき表示行かを検出するための行一致検
出回路２０と、表示を行うキャラクタパタ−ンを画素単
位にシフトするためのスクロールシフトレジスタ１１と
を設けることで、任意の表示行のみを選択的に画素単位
に左又は右方向にスクロ−ルすることができる。 （２）これにより、特定の表示行に対してスム−ススク
ロ−ルを実現できる。文字パターン毎のスクロールに比
べて表示品質は著しく向上される。 （３）さらに上記スクロ−ルを行うときにキャラクタコ
−ドを格納する表示ＲＡＭ４内のデ−タを書換える必要
はなく、この点においてＣＰＵ１の負担を軽減できてそ
のソフトウェア処理を簡素化することができる。 （４）例えば携帯電話機などの小型機器において限られ
た表示スペース内で表示行毎に異なる性質の情報表示を
行うような場合、所要の表示行だけを順次スクロールし
てその内容を表示させることができる。これによって、
小型表示装置に対する情報表示の性能若しくは情報表示
量を簡単に高めることができ、特に携帯通信端末若しく
は移動体通信端末における将来の各種情報サービスによ
る情報表示に即応することができるようになる。例え
ば、特定の表示行に天気予報や交通渋滞の情報を順次表
示していくような場合である。 （５）シリアル転送クロックに同期した同期ビット列の
検出に同期して転送ビットカウンタ６２をリセットして
バイト単位でのデータ伝送を制御することにより、ＣＰ
Ｕ１との間でのデータビットのずれが生じても次の同期
ビット列の検出に呼応して伝送手順を正常に復帰させる
ことができる。 （６）出力端子ＳＯＤを介するＣＰＵ１による読出し動
作中においても入力端子ＳＩＤからの入力を受けて同期
ビット列とそれに続くＲ／Ｗビットを監視するので、書
込みと読み出しの切換えをＳＣＬＫ，ＳＩＤ，ＳＯＤの
３本のインタフェース信号で実現できる。 （７）上記インタフェースの手順を採用することによ
り、単なるクロック信号としてのＳＣＬＫに同期して複
数動作モードに応ずる情報伝送を行うことができる。換
言すれば、特別な波形のクロック信号若しくはタイミン
グ信号を用いた専用的なデータ伝送プロトコルを必要と
しない。したがって、本実施例の液晶表示制御装置２を
制御するＣＰＵ１は一般的なシリアルインタフェース若
しくはポートを有していればよく、液晶表示制御装置の
制御主体として比較的広い範囲でどのようなＣＰＵでも
幅広く利用できるようになる。

【００５７】図１１には本発明の第２実施例に係る液晶
表示制御装置１０４を用いたシステム構成例が示され
る。図１で説明したものと同一機能を有する回路ブロッ
クには同一符号を付してその詳細説明を省略する。図１
で説明した実施例に対し、インストラクションレジスタ
群２４にスクロール表示桁指定レジスタ１１１が付加さ
れている。このスクロール表示桁指示レジスタ１１１
は、ＣＰＵインタフェース７を介してＣＰＵ１にて値が
設定される。すなわち、スクロール表示桁指定レジスタ
１１１にはスクロールを行う表示桁の位置情報が書き込
まれる。この場合、スクロール表示行指定レジスタ１５
で指定された表示行のうち、スクロール表示桁指定レジ
スタ１１１で指定された表示桁に対し、スクロールドッ
ト量レジスタ１６で指定された画素単位のスクロールが
制御される。これらのスクロールは上記インストラクシ
ョンレジスタ群２４とスクロール制御回路１１５とスク
ロールシフトレジスタ１１で制御される。

【００５８】図１２には上記スクロールのための詳細な
回路図が示される。特に制限されないが、第２実施例
は、６×８ドットで構成されるキャラクタフォントパタ
ーンを垂直方向に４行、水平方向に８桁表示する場合を
一例とする。各文字行は８ラインになるので、４行表示
ではコモン液晶ドライバ１８は３２個の駆動回路を有す
る。また６ドット幅で８桁表示をするので、セグメント
液晶ドライバ１４は４８個の駆動回路を有する。

【００５９】図１２において行一致検出回路２０は図２
の実施例と同様に、現在駆動中の表示行とスクロール表
示行指定レジスタ１５に設定される４ビットの情報とを
比較し、結果が一致すると図１３のスクロール行一致信
号φ５はその期間中ハイレベルとなる。また桁一致検出
回路１１３は、現在表示中の表示桁カウンタ１１２とス
クロール表示桁指定レジスタ１１１に設定される８ビッ
トの情報とを比較し、結果が一致すると図１３のスクロ
ール桁一致信号φ６はその期間中ハイレベルとなる。な
お表示桁カウンタ１１２は１ライン毎に文字単位にデク
リメントするカウンタである。ゲート回路３１は、スク
ロールを行う表示行期間中、スクロールドット量レジス
タ１６で指定された６ビットのスクロールドット量を出
力する。ゲート回路１１４は、スクロールを行う表示桁
期間だけ上記６ビットのスクロールドット量を出力し、
スクロールシフトレジスタ１１に供給する。スクロール
行一致信号φ５またはスクロール桁一致信号φ６がロウ
レベルであるとき、ゲート回路３１またはゲート回路１
１４はスクロールドット量指示信号ＳＥＬの６ビットが
全て論理値０となるようにマスクして、該信号ＳＥＬを
スクロールシフトレジスタ１１に供給する。したがっ
て、スクロールドット量レジスタ１６に格納されたスク
ロールドット量指定データは、パネル３で表示行がレジ
スタ１５で指定されるスクロール行に一致し、かつレジ
スタ１１１で指定されるスクロール桁に一致した時だけ
にスクロールシフトレジスタ１１に供給される。

【００６０】図１３には上記のタイミング発生例が示さ
れる。φ１からφ４は時分割に各々１行目から４行目ま
で駆動している期間中ハイレベルとなる。φ５はスクロ
ール表示行指定レジスタ１５でスクロール指定された表
示行の駆動期間中のみハイレベルになる。またφ６はス
クロール表示桁指定レジスタ１１１でスクロール指定さ
れた表示桁の駆動期間中のみハイレベルになる。スクロ
ールドット量指示信号ＳＥＬは、上記のスクロール期間
中、スクロールドット量レジスタ１６に格納されている
スクロール量を出力し、それ以外の期間は論理値０とさ
れる。

【００６１】図１４及び図１５には一部の表示桁のみを
スクロールする表示例が順を追って（Ａ）〜（Ｄ）に示
される。スクロール表示行指示レジスタ１５でパネル３
の第２行目のスクロールを指示し、スクロール表示桁指
定レジスタ１１１でパネル３の２桁目から８桁目のスク
ロールを指示する。そして（Ａ）〜（Ｄ）のように順を
追ってスクロールドット量を増やしていく。これによ
り、パネル３の第２行目の２桁目から８桁目の７文字
が、スクロールドット量指定レジスタ１６で指示される
スクロール量でスクロール表示される。

【００６２】上記スクロール表示行指定レジスタ１５は
表示行単位に設定可能であるが、スクロールは表示桁指
定レジスタ１１１による表示桁単位の設定に限定される
ものではない。例えばスクロール表示桁レジスタを１ビ
ットで構成し、パネル３の左端の１桁以外の桁をスクロ
ールできるように指定することも可能である。この場
合、そのビットが１のとき、パネル３の２桁目以降の表
示をスクロール表示し、左端の１桁をスクロールせずに
固定表示することができる。またそのビットが０のと
き、全ての表示桁がスクロール表示することができる。

【００６３】図１６には本発明の第３実施例に係る液晶
表示制御装置１０２を用いたシステム構成例が示され
る。図１で説明したものと同一機能を有する回路ブロッ
クには同一符合を付してその詳細な説明を省略する。同
図に示される液晶表示パネル１０３は、特に制限されな
いが、５×８ドットのフォントを最大１２桁１行で表示
するものであり、８本のコモン電極と６０本のセグメン
ト電極を持つ。図１の実施例と同様に、液晶表示パネル
１０３に表示すべき文字の文字コードはＣＰＵ１が表示
ＲＡＭ４に書き込む。書き込まれた文字コードは、表示
用アドレスカウンタ８のデクリメント動作に応じて第２
０桁目から第１桁目に向かって逐次表示ＲＡＭ４から出
力される。出力された文字コードはラインアドレスカウ
ンタ３０の出力と共にキャラクタジェネレータＲＯＭ５
のアドレス情報とされ、これによってキャラクタジェネ
レータＲＯＭ５から５ビット単位でフォントデータが出
力される。この５ビット単位のフォントデータはパラレ
ルシリアル変換回路１０でシリアルデータに変換され、
スクロールシフトレジスタ１１及びセグメントシフトレ
ジスタ１２を介してセグメント液晶ドライバ１４に供給
される。

【００６４】本実施例では上記スムーススクロールを実
現するために第１図のスクロール制御回路１７及びイン
ストラクションレジスタ群２４に代えて、スクロ−ル制
御情報を記憶するスクロールレジスタ７０、ドット単位
（画素単位）のスクロ−ルを行うためのスクロ−ル周期
を発生させるスクロ−ル周期発生回路８０、スクロ−ル
量をカウントするスクロールカウンタ９０、スクロ−ル
終了を検出するスクロ−ル終了検出回路９１を設け、ス
ムーススクロールに際してＣＰＵ１はスクロールレジス
タ７０に初期設定を行えば済むようにして、ＣＰＵ１の
負担を軽減するようにものである。スクロールレジスタ
７０はＣＰＵ１がＣＰＵインタフェース７を介して初期
設定する。

【００６５】図１７には本実施例におけるスクロールの
ための詳細な構成ブロック図が示される。上記スクロー
ル周期発生回路８０はスクロール動作の間隔時間即ちス
クロール速度を規定するためのスクロール周期信号８１
を発生する。本実施例では当該スクロール周期信号８１
はクロック信号とされ、夫々周期の異なるクロック信号
を生成するカウンタ回路若しくはクロックパルスジェネ
レータ８２の出力をマルチプレクサ８３で選択して所定
周期のスクロール周期信号８１を出力するようになてい
る。スクロール周期信号８１の周期は液晶の反応速度と
の関係において決定することができ、例えば選択可能な
周期は数１０ｍｓｅｃ〜数１００ｍｓｅｃの間の複数種
類とされる。その選択はスクロールレジスタ７０に格納
されたスクロール速度情報（第１の情報）７１がマルチ
プレクサ８３に供給されて行われる。

【００６６】上記スクロールカウンタ９０はクロック入
力端子ＩＮにスクロール周期信号８１を受け、例えばそ
の立上がり変化を計数し、出力端子ＯＵＴからその計数
値をスクロールドット量としてスクロールシフトレジス
タ１１に供給する。スクロールシフトレジスタ１１は図
１の場合と同様にスクロールドット量が大きいほど後段
のラッチ回路２２の出力を選択してセグメントシフトレ
ジスタ１２に供給する。上記スクロールカウンタ９０に
おいてＩ／Ｄは計数方向即ち計数動作のインクリメント
又はデクリメントが指示される端子である。本実施例に
従えば、スクロールカウンタ９０の計数方向はスクロー
ルレジスタ７０に格納されたスクロール方向情報（第２
の情報）７２によって指示される。

【００６７】スクロールカウンタ９０においてその計数
ビットの全ビットを計数値として出力する場合、スクロ
ール周期信号８１の１回の変化によってスクロールカウ
ンタ９０の出力値は１だけインクリメント又はデクリメ
ントされる。したがって、スクロール周期信号８１の１
周期毎に１ドットのスクロールが行われることになる。
スクロール周期信号８１の１周期毎に２ドットのスクロ
ールを行う場合には、スクロールカウンタ９０の出力最
下位ビットに常時”０”のダミービットを付加してマル
チプレクサ２１の選択端子に供給すればよい。

【００６８】スクロールカウンタ９０のＲｅｓｅｔはリ
セット端子である。スクロールカウンタ９０のリセット
状態においてその出力は、特に制限されないが、全ビッ
ト”０”に初期化され、このリセット状態はスクロール
ドット量が０とされる状態である。本実施例においてス
クロールレジスタ７０にはトータルスクロール量情報
（第３の情報）７３が格納され、スクロール終了検出回
路９１に供給される。スクロール終了検出回路９１はス
クロールカウンタ９０の出力がトータルスクロール量情
報７３に一致したことを検出してスクロールカウンタ９
０をリセットし、一連のスクロールを終了させる。

【００６９】次に本第３実施例の作用を説明する。この
作用説明ではスクロール周期信号８１の１周期毎に１ド
ットのスクロールを行うものとする。表示行のスクロー
ルを行う場合、ＣＰＵ１からトータルスクロール量情報
（ドット数）７３、スクロール方向情報７２、及びスク
ロール速度情報７１の各スクロール情報がスクロールレ
ジスタ７０にセットされる。これに従い、スクロールカ
ウンタ９０は、選択されたスクロール周期信号８１の１
周期毎にスクロール量を１ドットづつ進めるようにイン
クリメン又はデクリメント動作を行って、この計数値を
スクロールシフトレジスタ１１に供給する。スクロール
シフトレジスタ１１はその計数値が漸増される毎に後段
側のラッチ回路２２の出力を選択し、計数値が漸減され
る毎に前段側のラッチ回路の出力を選択して、画素デー
タ列のセグメントシフトレジスタ１２への転送スキュ−
量(遅延量)を操作しながら、表示行を１ドット毎にスク
ロールさせる。スクロールカウンタ９０の出力がトータ
ルスクロール量に一致されるとその時点でスクロールカ
ウンタ９０がリセットされてスムーススクロールが終了
される。尚、本実施例の構成において右方向スクロール
は、左方向へスクロールした画面を一旦右方向に戻すよ
うな処理に利用されるものと理解されたい。その場合に
は左方向スクロールの途中でＣＰＵ１がスクロールシフ
トレジスタ７１の内容を右スクロールを指示するように
再設定すればよい。

【００７０】上述の左方向スクロールを例えば横２０ド
ット分行う場合、本実施例では、図１８の（Ａ）に示さ
れるようにＣＰＵ１がスクロールレジスタ７０にトータ
ルスクロール量情報７３、スクロール方向情報７２、ス
クロール速度情報７１の各スクロール情報を書き込むだ
けでよい。このスクロールレジスタ７０に書き込まれた
データに従い、スクロ−ル周期発生回路８０のカウント
周期に従いスクロールカウンタ９０がスクロール量を０
ドットから２０ドットまで順次インクリメントし、スク
ロ−ルシフトレジスタ１１で０ドットから２０ドットま
でのスクロ−ル処理が自動的に行われる。またスクロ−
ル終了検出回路９１は、スクロールカウンタ９０が２０
ドットカウントしたことを検出すると、スクロールカウ
ンタ２０のインクリメント動作を停止させる。停止され
るまでＣＰＵ１は表示制御を必要とせず待っていればよ
い（表示ウェイト）。これに対し、図１で説明した実施
例の場合には、図１８の（Ｂ）に示されるように、１ド
ットスクロールさせる毎にＣＰＵ１から液晶表示制御装
置に対し、スクロールドット量レジスタ１６を書換える
ための表示スクロール命令を発行しその都度実行しなけ
ればならず、合計２０回の命令実行を繰り返さなければ
ならない。更に、スクロールを滑らかに見せるため各命
令の発行間隔若しくは実行間隔を等間隔にしたりするた
めにＣＰＵ１はインタ−バル時間の管理をしなくてはな
らない。

【００７１】したがって、本実施例の液晶表示制御装置
１０２によれば、スクロール命令を１度発行するだけで
以後のスクロール動作をＣＰＵ１から独立して自律的に
制御でき、スクロ−ルを実行する時間管理も不要とな
り、図１の実施例に比べてスムーススクロールに伴うＣ
ＰＵ１の負担を著しく軽減することができる。尚、図１
の実施例はスクロールドット量をレジスタ１６で任意に
設定できるので、採り得るスクロールの態様に対しては
本実施例よりも自由度が高い。

【００７２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７３】例えば、図１７の実施例は単一表示行をス
クロールする場合を代表的に説明したが、複数表示行か
ら任意行を選択してスクロール可能にする場合にも適用
可能である。例えば、図１７のスクロールカウンタ９０
の出力を図２の実施例で説明したゲート回路３１を介し
てマルチプレクサ２１の選択端子に供給し、そのゲート
回路を図２同様の一致検出回路２０で制御する。この場
合に当該行一致検出回路２０に供給すべきスクロール表
示行情報を格納する領域をスクロールレジスタ７１に設
けておけばよい。また、上記実施例では表示用アドレス
カウンタ８をデクリメントし、これに同期して画素デー
タ列をセグメント側シフトレジスタ１２の左側から入力
する構成とし、スクロール量を順次大きくすれば左方向
に、そしてスクロール量を順次小さくすれば右方向にス
クロールするように構成した。これとは逆に、表示用ア
ドレスカウンタ８をインクリメントし、これに同期して
画素データ列をセグメント側シフトレジスタ１２の右側
から入力する構成とし、スクロール量を順次大きくすれ
ば右方向に、そしてスクロール量を順次小さくすれば左
方向にスクロールするように構成することもできる。ま
た、スクロール表示行を固定にしたり、或はスクロール
表示行制御手段を採用せずに構成することも可能であ
る。フォントの構成画素数、液晶表示パネルの表示サイ
ズ、及び表示ＲＡＭの記憶容量なども上記実施例に限定
されず適宜変更可能である。また、画素データ列を駆動
回路に供給するタイミングを画素データ単位でずらすた
めの構成として上記実施例ではスクロールシフトレジス
タ１１を採用したが、そのラッチ回路からの並列出力を
数段おきにマルチプレクサ２１に導くようにすること
も、上記ずらすための一つの構成例とされる。また、表
示装置の特定ウインドウ内においての表示にも本発明は
適用可能である。

【００７４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である液晶表
示技術に適用して述べたが、本発明はこれに限定される
ものではなく、蛍光表示管表示、プラズマディスプレイ
表示などの各種表示装置の駆動制御に適用することがで
きる。

【００７５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００７６】すなわち、信号電極を駆動する画素データ
列の供給タイミングを画素データ単位で所定量ずらすス
クロール量制御手段を採用するから、上記ずれ量の漸増
又は漸減によって画素単位でのスムーススクロールが実
現できる。

【００７７】スクロール表示行制御手段を採用すること
により、任意の表示行に対して上記スムーススクロール
を実現できる。

【００７８】スクロール表示桁制御手段を採用すること
により、任意の表示桁に対して上記スムーススクロール
を実現できる。

【００７９】スクロールドット量のようなずれ量の指定
やスクロール表示行の指定を記憶手段に対して任意に行
えるようにすることにより、スクロール態様を任意に指
定できる自由度を向上させることができる。

【００８０】スムーススクロ−ルを行うときにキャラク
タコ−ドを格納する表示ＲＡＭ内のデ−タを書換える必
要がないので、この点においてＣＰＵの負担を軽減でき
てそのソフトウェア処理を簡素化することができる。ま
た、ビットマップメモリのような大容量メモリの逐次書
換えを要しないので、ビットマップ形式の表示制御に比
べてＣＰＵの負担を軽減して上記スムーススクロールを
実現できる。

【００８１】更に、スクロール速度とスクロールドット
量の逐次更新とを自律的に行うスクロール量制御手段を
採用することにより、ＣＰＵの負担を著しく軽減するこ
とができる。

【００８２】シリアルクロック信号に同期した同期ビッ
ト列の検出に同期して転送制御カウンタをリセットして
データ伝送を制御し、また、シリアルデータ出力端子か
らの読出し動作中にもシリアル入力端子からの入力を受
けて同期ビット列とそれに続くアクセス制御情報を監視
するインタフェース手段を採用することにより、データ
プロセッサ若しくはマイクロコンピュータのようなＣＰ
Ｕとのインタフェースを単なるシリアルクロックを用い
て行うことができ、これによって、データプロセッサ若
しくはマイクロコンピュータのようなＣＰＵとのインタ
フェースを単なるシリアルクロックを用いて行うことが
できるようになり、制御主体として利用可能なＣＰＵを
実質的に制限することのない表示制御装置を実現でき
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る液晶表示制御装置の
ブロック図である。

【図２】スクロ−ル制御回路の詳細な一例を示す説明図
である。

【図３】図２のスクロ−ル制御回路における表示行信
号、スクロ−ル表示行指示信号などの生成タイミングの
一例を示すタイミング図である。

【図４】指定した表示行のみを選択的にスクロ−ルさせ
るときの動作例を示す説明図である。

【図５】スクロ−ルドット量の設定値を変えたときに指
定した表示行のみを選択的にスクロ−ルさせるときの動
作例を示す説明図である。

【図６】画素単位のスム−ススクロ−ルを行うときのＣ
ＰＵによる制御フロ−の一例を示す説明図である。

【図７】ＣＰＵと液晶表示制御装置間をシリアルでデ−
タ転送を行う場合の書込み手順を示す説明図である。

【図８】ＣＰＵと液晶表示制御装置間をシリアルでデ−
タ転送を行う場合の読出し手順を示す説明図である。

【図９】シリアルな読み出しからシリアルな書き込みに
動作を変更する動作手順を示す説明図である。

【図１０】液晶表示制御装置内のＣＰＵインタフェ−ス
の詳細回路図である。

【図１１】本発明の第２実施例に係る液晶表示制御装置
のブロック図である。

【図１２】スクロール制御回路の詳細な一例を示す説明
図である。

【図１３】図１２のスクロール制御回路における表示行
信号、スクロール表示行指定信号、スクロール表示桁指
定信号などの生成タイミングの一例を示すタイミング図
である。

【図１４】指定された表示行および表示桁を選択的にス
クロールされるときの動作例の前半を示す説明図であ
る。

【図１５】図１４に続く後半の動作例を示す説明図であ
る。

【図１６】本発明の第３実施例に係る液晶表示制御装置
を用いたシステム構成ブロック図である。

【図１７】図１６の実施例におけるスクロールのための
詳細な構成ブロック図である。

【図１８】図１の実施例と図１６の実施例におけるスム
ーススクロールのためのＣＰＵの負担を比較するための
説明図である。

【符号の説明】

１ ＣＰＵ（セントラル・プロセッシング・ユニット） ２ 液晶表示制御装置 １０２ 液晶表示制御装置 ３ 液晶表示パネル １０３ 液晶表示パネル ４ 表示ＲＡＭ ５ キャラクタジェネレ−タＲＯＭ（ＣＧＲＯＭ） ６ ＣＰＵアドレスカウンタ ７ ＣＰＵインタフェ−ス ８ 表示アドレスカウンタ ９ アドレスマルチプレクサ １０ パラレル／シリアル変換回路 １１ スクロ−ルシフトレジスタ １２ セグメント側シフトレジスタ １３ セグメントラッチ回路 １４ セグメント液晶ドライバ １５ スクロ−ル表示行指定レジスタ １６ スクロ−ルドット量レジスタ １７ スクロ−ル制御回路 １８ コモン液晶ドライバ １９ コモン側シフトレジスタ ２０ 行一致検出回路 ２１ マルチプレクサ ２２ ラッチ回路 ２３ 液晶表示制御レジスタ ２４ インストラクションレジスタ群 ２５ ＣＲ発振回路 ２６ タイミング発生回路 ３１ ゲート回路 ５１〜５８ ラッチ回路（１）〜ラッチ回路（８） ５９ スタ−ト同期検出回路 ６０ Ｒ／Ｗラッチ回路 ６１ ＲＳラッチ回路 ６２ 転送ビットカウンタ ６３ 下位デ−タラッチ回路 ６４ 上位デ−タラッチ回路 ６５ パラレル／シリアル変換回路 ７０ スクロールレジスタ ７１ スクロール速度情報 ７２ ｋスクロール方向情報 ７３ トータルスクロール量情報 ８０ スクロール周期発生回路 ９０ スクロールカウンタ ９１ スクロール終了検出回路 １０４ 液晶表示制御装置 １１１ スクロール表示桁指定レジスタ １１２ 表示桁カウンタ １１３ 桁一致検出回路 １１４ ゲート回路 １１５ スクロール制御回路 ＣＯＭ１〜ＣＯＭ３２ コモン駆動信号 ＳＥＧ１〜ＳＥＧ６０ セグメント駆動信号 ＳＣＬＫ シリアル転送クロック入力端子 ＳＩＤ シリアルデ−タ入力端子 ＳＯＤ シリアルデ−タ出力端子 ＤＢ０〜ＤＢ７ デ−タバス信号 Ｒ／Ｗ リ−ド／ライト指示信号 ＲＳ レジスタ選択信号

Claims (11)

【特許請求の範囲】
1. 【請求項１】 走査電極と信号電極の交差位置にドット
   マトリクス状に配置された多数の表示素子に複数画素か
   らなるパターンを所定桁数を以って表示制御する表示制
   御装置であって、 上記走査電極を時分割駆動する第１の駆動回路と、 上記走査電極の駆動切換間隔毎に画素データ列を保持し
   て上記信号電極を駆動する第２の駆動回路と、 上記所定桁数以上のコードデータを格納可能な表示ＲＡ
   Ｍと、 上記表示ＲＡＭから順次読出されたコードデータに応じ
   た表示パターンの画素データを出力するパターンデータ
   メモリと、 上記パターンデータメモリから順次出力される画素デー
   タ列を入力し、これを上記第２の駆動回路に供給するタ
   イミングを画素データ単位で所定量ずらして第２の駆動
   回路に出力可能な画素データ列供給回路と、 上記画素データ列供給回路の出力タイミングのずれ量を
   可変に制御するスクロール量制御手段と、を備えて成る
   ものであることを特徴とする表示制御装置。
2. 【請求項２】 画素データ列供給回路によって出力タイ
   ミングをずらすべき画素データ列の表示行を可変に制御
   するスクロール表示行制御手段を更に備えて成るもので
   あることを特徴とする請求項１記載の表示制御装置。
3. 【請求項３】 画素データ列供給回路によって出力タイ
   ミングをずらすべき画素データ列の桁位置を可変に制御
   するスクロール桁制御手段を更に備えて成るものである
   ことを特徴とする請求項１又は２記載の表示制御装置。
4. 【請求項４】 上記画素データ列供給回路は、上記パタ
   ーンデータメモリから順次出力される画素データ列を画
   素単位で順次直列に保持するシフト回路と、上記シフト
   回路の各記憶段の入力又は出力ノードの中から一つのノ
   ードを選択して出力とする選択回路と、を備えて成るも
   のであることを特徴とする請求項１乃至３の何れか１項
   記載の表示制御装置。
5. 【請求項５】 上記スクロール量制御手段は、上記デー
   タ列供給回路での出力タイミングのずれ量を指示するた
   めのスクロール量を書換え可能に記憶し、記憶したスク
   ロール量を上記選択回路に与える第１の記憶手段を備え
   て成るものであることを特徴とする請求項４記載の表示
   制御装置。
6. 【請求項６】 上記スクロール量制御手段は、スクロー
   ルすべきスクロール行を書換え可能に記憶する第２の記
   憶手段と、現在の表示行が第２の記憶手段で指定された
   スクロール行に一致するかを検出する行検出回路と、上
   記行検出回路にて一致が検出されたときに上記第１の記
   憶手段が保持するスクロール量を上記選択回路に供給可
   能にするゲート回路と、を備えて成るものであることを
   特徴とする請求項５記載の表示制御装置。
7. 【請求項７】 上記スクロール桁制御手段はスクロール
   行のうちスクロールすべき表示桁を書換え可能に記憶す
   る第３の記憶手段と、現在の表示桁が第３の記憶手段に
   指定されたスクロール桁に一致するかを検出する桁検出
   回路とを備えて成るものであることを特徴とする請求項
   ５又は６記載の表示制御装置。
8. 【請求項８】 上記スクロール量制御手段は、スクロー
   ル速度を規定するためのスクロール周期信号の発生回路
   と、上記データ列供給回路での出力タイミングのずれ量
   を指示するためのスクロール量を上記スクロール周期信
   号の変化に同期しながら更新して出力するスクロールカ
   ウンタとを備えて成るものであることを特徴とする請求
   項１乃至３の何れか１項記載の表示制御装置。
9. 【請求項９】 上記スクロール量制御手段は、上記スク
   ロール周期信号の発生回路に対してスクロール周期信号
   の周期を指定するための第１の制御情報、上記スクロー
   ルカウンタに対するカウント方向を指示する第２の制御
   情報、及び全体のスクロール量を指示する第３の制御情
   報を書換え可能に記憶する第４の記憶手段と、上記スク
   ロールカウンタの出力が上記第４の記憶手段に記憶され
   た第３の制御情報に到達したことを検出してスクロール
   カウンタをリセットするスクロール終了検出回路と、を
   更に備えて成るものであることを特徴とする請求項８記
   載の表示制御装置。
10. 【請求項１０】 上記記憶手段を外部とインタフェース
    するためのインタフェース手段を備え、この上記インタ
    フェース手段は、 上記記憶手段の入力に結合された内部バスと、 シリアルクロック入力端子と、 シリアルデータ入力端子と、 シリアルデータ入力端子に結合された複数のラッチ回路
    から成る直列記憶回路と、 上記直列記憶回路に含まれる所定複数段のラッチ回路の
    各出力ノードが並列入力端子に結合され、並列出力端子
    が上記内部バスに接続された並列データラッチ回路と、 上記並列ラッチ回路の入力に出力が結合されるラッチ回
    路とその他のラッチ回路の出力を並列的に受けてそれら
    が所定論理値であるときに第１の信号を出力する同期ビ
    ット列検出回路と、 上記論理回路の入力に出力が結合されたラッチ回路以外
    のラッチ回路の記憶情報を第１の信号によって取り込む
    アクセス制御情報ラッチ回路と、 上記第１の信号によって計数動作がリセットされ、その
    計数値に応じて上記並列データラッチ回路のラッチタイ
    ミングを制御する転送制御カウンタと、を備えて成るも
    のであることを特徴とする請求項５、６、又は９の何れ
    か１項記載の表示制御装置。
11. 【請求項１１】 シリアルデータ出力端子と、 入力が内部バスに並列に結合されると共に出力がシリア
    ルデータ出力端子に結合され、シリアル出力が上記シリ
    アルクロック信号に同期されるパラレル／シリアル変換
    回路と、を更に備え、 上記転送制御カウンタは更に、その計数値に応じて上記
    パラレル／シリアル変換回路の出力開始タイミングを制
    御する制御信号を生成するものであることを特徴とする
    請求項１０記載の表示制御装置。