JP2006010742A - マトリクス型表示装置およびその駆動方法 - Google Patents

Abstract

【課題】 特に高解像度化かつ大画面化を図った場合における蛍光体の輝度飽和を改善し、かつ発光輝度の向上を行うことができるようにする。
【解決手段】 １列内の表示画素につき、２本の列配線１５−Ａ１，１５−Ａ２が交互に接続された交互配線構造を有する表示パネルにおいて、各行について走査信号（行配線選択電圧Ｖｒｏｗ）のパルスを間欠的に２回出力して、所定期間後に遅延走査を行う。また、変調信号（列配線駆動電圧Ｖｃｏｌ）として、各列の奇数行用列配線に奇数行列配線駆動電圧を印加すると共に、各列の偶数行用列配線に偶数行列配線駆動電圧を同時に印加することで、奇数行目のライン上の画素と偶数行目のライン上の画素とを独立、かつ同時に駆動する。これにより、各行での発光は２Ｈ時間の連続発光ではなく、１Ｈ期間の発光が所定期間分（例えば２Ｈ期間分）空けて２回行われる。
【選択図】 図７

Description

本発明は、行列状に配列された電極配線の交差点に表示画素が形成され、線順次走査により発光制御がなされる表示装置、例えばＦＥＤ（Field Emission Display）やＥＬ（Electroluminescence）ディスプレイ等に好適なマトリクス型表示装置およびその駆動方法に関する。

近年、表示装置の薄型化および平面化が進んでいる。表示装置に使用される平面パネル状のディスプレイ部（フラットパネルディスプレイ、以下単にディスプレイと呼ぶ。）の一つとして、例えば電界放出型カソードを用いたディスプレイが開発されている。この電界放出型カソードを用いたディスプレイとして、ＦＥＤが存在する。このＦＥＤは、視野角を確保したまま諧調を高くすることができ、画質に優れ、生産効率が高く、応答速度も速く、非常に低温の環境下でも動作し、輝度が高く、電力効率も高い等の多くの優れた特徴を持っている。また、ＦＥＤの製造工程は、いわゆるアクティブ・マトリクス方式の液晶ディスプレイの製造工程と比較して簡単であり、製造コストは少なくともアクティブ・マトリクス方式の液晶ディスプレイの４０％〜６０％も低くなると期待されている。

ここで、ＦＥＤの基本構造とその動作を説明する。ＦＥＤは、電界電子放出特性を利用して電界放出型カソードから電子を放出させると共に、その電子を加速電界を印加して加速させ、蛍光体が塗布されたアノード電極に衝突させて発光を得るようにした表示素子である。

電界放出型カソードは、例えば円錐形状のカソード素子（冷陰極素子）と、このカソード素子の底面に電気的に接続されたカソード電極とで構成される。また、カソード電極に対向する側にはカソード素子を介してゲート電極が配置されている。これら対向配置されたカソード電極とゲート電極との間に電圧Ｖｇｃを印加することで、カソード素子から電子が放出される。電界放出型カソードおよびゲート電極に対向する側には、さらに加速電極であるアノード電極が配置されている。このアノード電極に高電圧ＨＶを印加することで、カソード素子から放出された電子が加速され、アノード電極に塗布された蛍光体に衝突して発光がなされる。

一般にＦＥＤでは、ゲート電極を行方向（Ｒｏｗ）配線、カソード電極を列方向（Ｃｏｌｕｍｎ）配線に接続して行列配線を行い、それらの各交差点にカソード素子を配置し、マトリクス状の画素を形成している。そして、列方向配線側から変調信号を入力し、行方向配線側から順次、走査信号を印加して走査を行う。行方向からゲート電極に走査信号として行配線選択電圧Ｖｒｏｗを印加すると共に、列方向からカソード電極に変調信号として列配線駆動電圧Ｖｃｏｌを印加することで、ゲート電極とカソード電極との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子から電子が放出される。このとき、アノード電極に対して高電圧ＨＶを印加しておくと、
ＨＶ＞Ｖｒｏｗ ……（１）
の条件で電子がアノード電極に引きつけられ、これによりアノード電流Ｉａがアノード電極からカソード電極に向かう方向に流れる。このとき、アノード電極の上に蛍光体を塗布しておくと、電子のエネルギーにより蛍光体が発光することになる。

なお、電子は電圧Ｖｇｃの大きさにより、その放出量が変化し、したがってアノード電流Ｉａも変化する。ここで、蛍光体の発光量すなわち発光輝度Ｌは、
Ｌ∝Ｉａ ……（２）
の関係がある。したがって、電圧Ｖｇｃを変化させるようにすれば、発光輝度Ｌを変化させることができることになる。すなわち、電圧Ｖｇｃの大きさにより電子放出量を制御して任意の発光を得ることができる。このため、電圧Ｖｇｃを表示すべき信号に応じて変調することで輝度変調を実現できる。

図９に、カソード素子における電子放出特性（電流電圧特性（ＩＶ特性））の一例を示す。横軸は電圧Ｖｇｃ、縦軸は電流Ｉｃを示す。図９に示したように、カソード素子では、ある閾値Ｖｏから微小な電流が流れ始めるものの、あるカットオフ電圧Ｖｏｎ（例えば２０Ｖ）以下では発光に寄与する電子は放出されず、Ｖｇｃとしてカットオフ電圧Ｖｏｎを超える電圧が印加されたときに電子が放出され、発光に寄与する電流が発生する。

このような放出特性を有するＦＥＤの具体的な駆動方法を説明する。行配線選択電圧Ｖｒｏｗとしては、例えば選択時は３５Ｖ、非選択時は０Ｖを印加する。一方、列配線駆動電圧Ｖｃｏｌとしては、入力映像信号レベルに応じて、例えば０〜１５Ｖの変調信号を印加する。

例えば、行配線選択電圧Ｖｒｏｗが選択状態すなわち３５Ｖ印加時には、列配線駆動電圧Ｖｃｏｌが０Ｖならば、ゲート・カソード間の差電圧Ｖｇｃは３５Ｖとなり、カソード素子から放出される電子量が増え、蛍光体における発光は高輝度となる。

また同じく、行配線選択電圧Ｖｒｏｗが選択状態すなわち３５Ｖ印加時で、列配線駆動電圧Ｖｃｏｌが１５Ｖならば、ゲート・カソード間の差電圧Ｖｇｃは２０Ｖとなるが、放出電子は図９に示すような放出特性を有しているため、差電圧Ｖｇｃが２０Ｖでは発光に寄与するだけの電子は放出されない。よって発光は起こらない。以上のように、行配線選択電圧Ｖｒｏｗを選択状態にしておいて、列配線駆動電圧Ｖｃｏｌを入力映像信号レベルに応じて０〜１５Ｖで制御することで、所望の輝度表示を行うことができる。

パネルを連続表示する際には、ゲート電極に行配線選択電圧Ｖｒｏｗを与えることでカソード素子列を１行ずつ順次駆動（走査）するのと同期して、カソード電極群に画像１ライン分の変調信号（列配線駆動電圧Ｖｃｏｌ）を同時に印加することにより、蛍光体への電子ビーム照射量を制御し、画像を１ラインずつ表示していく。

ここで、行配線選択電圧Ｖｒｏｗおよび列配線駆動電圧Ｖｃｏｌを生成するための従来の回路構成を簡単に説明する。行配線選択電圧Ｖｒｏｗおよび列配線駆動電圧Ｖｃｏｌは、図示しない映像信号処理部から出力される映像信号に基づいて生成される。映像信号は、例えばＲ（赤），Ｇ（緑），Ｂ（青）それぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号とで構成される。

このうち、Ｒ，Ｇ，Ｂのデジタル映像信号は図１０（Ａ）に示したように、列方向駆動電圧生成部１３０に入力される。列方向駆動電圧生成部１３０は、図示していないが主に１ライン分（＝１Ｈ期間（１水平走査期間）分）のデジタル映像信号を入力するためのシフトレジスタ、その映像信号を１Ｈ期間分保持するためのラインメモリ、および１Ｈ期間分のデジタル映像信号をアナログ電圧に変換し、１Ｈ期間印加するためのＤ／Ａ（デジタル／アナログ）変換器などを含んでいる。列方向駆動電圧生成部１３０には、Ｒ，Ｇ，Ｂそれぞれについて複数の列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮ（以下、個々の配線を総称して列方向配線１５０と記す。）が接続されており、各列方向配線に１Ｈ期間分同時に列配線駆動電圧Ｖｃｏｌを印加するようになっている。なお、従来では一般に、図１０（Ｂ）に示したように、１本の列方向配線１５０には、一列分のすべてのカソード電極３１０が接続されている。

一方、水平、垂直同期信号は、図示しない制御信号生成部に入力され、ここで列方向駆動電圧生成部１３０における映像取り込み開始タイミングを指示する列配線駆動用映像取り込み開始パルス、および列方向駆動電圧生成部１３０におけるＤ／Ａ変換されたアナログ映像電圧発生タイミングを指示する列配線駆動開始パルスが作成される。

さらに制御信号生成部は、図示しない行方向選択電圧生成部における、行配線選択電圧Ｖｒｏｗの駆動開始タイミングを指示する行配線駆動開始パルス、および行配線選択電圧Ｖｒｏｗを１ラインごとに上から順次選択駆動するための基準シフトクロックとなる行配線選択用シフトクロックを作成する。

図１１（Ａ）〜（Ｊ）は、従来のＦＥＤにおける駆動タイミングを示している。図１１（Ｂ）の列配線駆動用映像入力とは、図１０（Ａ）の列方向駆動電圧生成部１３０にパラレル入力される例えばＲ，Ｇ，Ｂ各８ｂｉｔ、計２４ｂｉｔのデジタル映像信号であり、ここでは図示していないがデジタル映像信号再生用の基準ドットクロックで１画素がサンプリングされている。

列方向駆動電圧生成部１３０では、列配線駆動用映像入力の直前（例えばドットクロックで１クロック前）に上述の列配線駆動用映像取り込み開始パルス（図１１（Ａ））を検出し、その後、列配線駆動用映像入力を例えばドットクロックに同期して順次記憶される水平１ライン画素分のシフトレジスタに取り込むなどして保持する。

列方向駆動電圧生成部１３０では、次に、列配線駆動用映像入力データの１ライン分の取り込みが完了した後に検出される上述の列配線駆動開始パルス（図１１（Ｃ））に同期して、例えばラインメモリにこれら１ライン分の映像データを転送し、そのラインメモリにホールドされた１ライン分の映像データを１画素ごとに同時にＤ／Ａ変換を行い、アナログ電圧である列配線駆動電圧Ｖｃｏｌ（図１１（Ｄ））として出力する。図１１（Ｄ）では、例として、水平方向の第Ａ番目の画素（第Ａ列目の画素）を駆動するための列配線駆動電圧Ｖｃｏｌを代表して第Ａ列配線駆動電圧として示している。

一方、行方向選択電圧生成部では、上述の行配線駆動開始パルス（図１１（Ｆ））のオン状態を例えば列配線駆動開始パルス（図１１（Ｃ））の立ち上がりで検出する。そして、そこを基点として行配線選択用シフトクロック（図１１（Ｅ））に同期して、第１行から最下行まで順に１ラインずつ順次択一的に行配線選択電圧Ｖｒｏｗを印加する（図１１（Ｇ）〜（Ｊ））。なお、図では、第１行から第４行までの選択電圧を示す。

このようなタイミングで、カソード素子に行配線選択電圧Ｖｒｏｗと列配線駆動電圧Ｖｃｏｌとの差電圧Ｖｇｃが印加されることで、蛍光体への電子ビーム照射量が制御され、画像が１ラインずつ、線順次駆動によって表示されていく。このときの1ライン当たりの発光時間の最大値は映像信号の水平周期によって決まるものである。

ところが、このような線順次駆動では、将来的にディスプレイの画素数を増やした高解像度化、および大画面表示を目的とした大型化を試みる場合、水平周期の減少による１ライン当たりの発光時間の減少に伴う輝度の低下という問題が生ずる。例えば、８００×６００画素（一般にＳＶＧＡ解像度と呼ばれる。）の映像信号の場合、１水平周期は、約２６．４μｓｅｃであるのに対して、解像度を１９２０×１０８０（一般にＨＤ解像度と呼ばれる。）の映像信号では、１水平周期は約１４．４μｓｅｃとなり、１ライン当たりの発光時間は、
１４．４／２６．４≒０．５４倍
というように垂直ライン数の増加にほぼ反比例して減少し、同様の倍率で輝度も低下することとなる。よって、線順次駆動の場合、このようなディスプレイ解像度の増大に伴う発光輝度の減少をなんらかの方法で補償する必要が生ずるのである。

そこで従来から行われている発光輝度の補償方法としては大別すると、
ａ）１水平周期当たりの発光輝度の増加を行うことで発光輝度の向上を行う。
ｂ）発光時間を１水平周期より延ばすことで発光輝度の向上を行う。
といったものが挙げられる。この中で、ａ）の方法は、前述の式（２）から分かるように発光素子（カソード素子）の蛍光体に対する１水平周期当たりの放出電流密度を増加させることで実現が可能である。

また、ａ）の手法に加えてｂ）の手法が従来行われてきたが、ｂ）の手法としては列方向配線の構造によって、主に以下の２つに分類できる。
ｃ）列方向配線を上下分割してカソード電極に配線する方法（上下分割配線構造による方法）。
ｄ）列方向配線数を水平方向に２倍にして各行のカソード電極に交互に配線する方法（交互配線構造による方法）。

図１３（Ａ），（Ｂ）に、ｃ）の方法による配線構造の概念図を示す。ｃ）の方法は、図１３（Ｂ）に示したように、列方向配線を上下に２分割し、それら上下の列方向配線１５０−１，１５０−２を、上下別々の列方向駆動手段（列方向駆動電圧生成部１３０−１，１３０−２）によって制御するものである。すなわち、ディスプレイの表示領域が真中を境に上下別々に駆動制御されるものである。ｃ）の方法で従来行われてきた発光時間の延長方法について説明する。

はじめに比較のために通常配線（図１０（Ｂ））における通常の走査タイミングの例を図１２（Ａ），（Ｂ）に示す。図１２（Ａ）は、水平方向の各走査ラインにおける走査タイミングをマクロ的に表現したものであり、横方向は時間、縦方向は走査ライン番号を示している。図１２（Ｂ）は、図１２（Ａ）の部分拡大図である。他の走査手法との差異を説明するため、便宜上、フレームを偶数フレームと奇数フレームとで区別して表現している。図１２（Ａ），（Ｂ）に示したように、通常の表示では１ライン当たりの発光時間は１水平周期（＝１Ｈ）であり、最上位ラインから１ライン（＝１Ｈ）ずつ走査している。

次に、ｃ）の上下分割配線構造による方法により発光時間の向上を行った場合の走査タイミングの一例を図１４（Ａ），（Ｂ）に示す。これは、１ライン当たりの発光時間を２水平周期（＝２Ｈ）分に延長すると共に、上下行配線および対応する画素の上下列配線を同時に走査することで１垂直周期内に２倍の発光時間で１画面の表示を行うものである。しかし、この場合、上下分割がなされている画面中央部（上下画面の境）にて動画像を追従視した際に不連続感が生じるという問題があった。これは映像信号の１垂直周期内における走査順序の不一致が原因であった。

そこで、この問題を改善すべく上下の境における走査順序の不連続を改善した図１５（Ａ），（Ｂ）のような駆動方法が提案された。この駆動方法において、１ライン当たりの発光時間を２Ｈ分に延長している点と上下同時走査を行っている点については図１４（Ａ），（Ｂ）の方法と同じである。しかしこの走査方法の場合、上下の境で生じる走査順序の不連続を解消するために下画面半分の走査の順番を１フレーム分遅らせている。このことにより上下の境での画面走査の時間的な連続性を持たせている。このような駆動を行うと確かに画面中央部における動画像の不連続感はなくなる。

ところが、この駆動方法の場合、図１５（Ａ），（Ｂ）からも分かるように一画面を走査する映像垂直周期が通常入力映像（一周期１／６０ｓｅｃ）の場合の半分の１／３０ｓｅｃになってしまっている。このような制御タイミングで通常の入力映像に基づいて走査を行うと、動画像で画面歪み（ディストーション）が通常走査時に比べてより多く生じて不自然な表示となってしまうという問題があった。例えば静止状態では図１６（Ａ）のように表示される物体が、画面左から右へ水平移動するような動画像表示にした場合、図１６（Ｂ）に示したように歪んで見えてしまうような問題があった。

次に、上記ｄ）の配線構造による輝度改善方法について述べる。図１７（Ａ），（Ｂ）は、ｄ）の方法による配線構造の概念図を示している。この配線構造は、１本の列方向配線１５０に一列分のすべてのカソード電極３１０が接続された従来の構造（図１０（Ｂ））に対し、従来１本であった列方向配線１５０を２本で構成し、それら２本の列配線１５０−Ａ１，１５０−Ａ２を、一列のカソード電極３１０−１，３１０−２，３１０−３，…に対して交互に接続している。すなわち、図１０（Ｂ）の構造と比較すると、Ｒ，Ｇ，Ｂそれぞれの列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮが、それぞれ２本の配線（Ｒ１１，Ｒ１２），（Ｇ１１，Ｇ１２），（Ｂ１１，Ｂ１２），…（ＲＮ１，ＲＮ２），（ＧＮ１，ＧＮ２），（ＢＮ１，ＢＮ２）の組で構成されている。

このような交互配線構造によれば、偶数行と奇数行のラインをそれぞれ独立に走査できる。図１８（Ａ），（Ｂ）は、この配線構造を用いた駆動方法により発光時間の向上を図った場合の走査タイミングの一例を示している。また図１９（Ａ），（Ｂ）は、その駆動方法による走査の概念を模式的に示している。この駆動方法によれば、隣接する２つのラインを同時に走査して２ライン分の画素を同時に発光させることで、発光輝度の改善を図ることができる。この場合、常に各行において２Ｈ時間の連続発光が行われる。この駆動方法の場合には画質的な問題が少なく輝度を向上させることが可能である。なお、図１９（Ａ）では、太い点線で強調したラインが走査されていることを示しており、図１９（Ｂ）において点線で囲んだ部分での走査に対応している。すなわち、この駆動方法では、隣接する２ラインについて連続して走査が行われ、例えば図１９（Ａ）に示したように、１行目と２行目とを同時に走査したら、次に２行目と３行目とを同時に走査していくようなことが行われる。この駆動方法は、以下の特許文献１に記載されている。
特開２００２−１２３２１０号公報

しかしながら、上述のいずれの方法をとっても、ＦＥＤのようなフラットパネルディスプレイ方式ではＣＲＴ（陰極線管）と比較して１画素に電子ビームを当てる時間が長く電流密度が高くなることにより、蛍光体の発光状態が飽和し易い。このようなことが起きるとピーク輝度の減少のみならず、特に高輝度側での階調表現能力が劣化することとなり問題となっていた。

本発明はかかる問題点に鑑みてなされたもので、その目的は、特に高解像度化かつ大画面化を図った場合における蛍光体の輝度飽和を改善し、かつ発光輝度の向上を行うことができるようにしたマトリクス型表示装置およびその駆動方法を提供することにある。

本発明によるマトリクス型表示装置は、複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されたマトリクス型表示装置であって、各行配線に１ラインずつ順次択一的に通常の走査タイミングで走査信号を印加すると共に、走査信号を印加した後、所定期間経過後に、通常の走査タイミングに対して遅延した走査タイミングで再度、走査信号を順次択一的に印加する走査を、１フレームの映像表示ごとに行う走査信号印加手段と、各列配線を介して、通常の走査タイミングによる走査信号が印加されているライン上の画素と遅延した走査タイミングによる走査信号が印加されているライン上の画素とに、それぞれの画素に対応した変調信号を印加する変調信号印加手段とを備えたものである。

本発明によるマトリクス型表示装置の駆動方法は、複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されたマトリクス型表示装置、を駆動する方法であって、各行配線に１ラインずつ順次択一的に通常の走査タイミングで走査信号を印加すると共に、走査信号を印加した後、所定期間経過後に、通常の走査タイミングに対して遅延した走査タイミングで再度、走査信号を順次択一的に印加する走査を、１フレームの映像表示ごとに行う走査信号印加ステップと、各列配線を介して、通常の走査タイミングによる走査信号が印加されているライン上の画素と遅延した走査タイミングによる走査信号が印加されているライン上の画素とに、それぞれの画素に対応した変調信号を印加する変調信号印加ステップとを含むものである。

本発明によるマトリクス型表示装置およびその駆動方法において、各列配線は例えば、各表示画素列ごとに第１および第２の列配線を有し、第１の列配線は奇数行目の表示画素に対応するように設けられ、第２の列配線は偶数行目の表示画素に対応するように設けられている。この場合、例えば、奇数行目の行配線に通常の走査タイミングによる走査信号を印加しているときには、偶数行目の行配線に遅延した走査タイミングによる走査信号を印加し、かつ、偶数行目の行配線に通常の走査タイミングによる走査信号を印加しているときには、奇数行目の行配線に遅延した走査タイミングによる走査信号を印加するような走査を行えば良い。また例えば、第１および第２の列配線のそれぞれに独立して変調信号を印加することにより、奇数行目の表示画素と偶数行目の表示画素とに独立、かつ同時に各ライン用の変調信号を印加するような制御を行えば良い。

本発明によるマトリクス型表示装置およびその駆動方法では、通常の走査タイミングによる走査信号とその走査信号が印加されているライン上の画素に対応した変調信号とにより、通常のタイミングで各表示画素が発光制御される。また、遅延した走査タイミングによる走査信号とその走査信号が印加されているライン上の画素に対応した変調信号とにより、遅延したタイミングで各表示画素が発光制御される。このような通常の走査タイミングによる画素の発光と遅延した走査タイミングによる画素の発光とが、１フレームの映像表示ごとに行われる。

すなわち、本発明による駆動方法では、従来の一般的な線順次走査が、所定期間分（例えば数Ｈ期間分）の遅延時間を空けて複数回行われる。これにより、従来の一般的な線順次走査の場合に比べて、輝度を向上させることができる。例えば１回の遅延走査を行えば、発光時間が２倍に延びることと等価となり、従来の一般的な線順次走査の場合に比べて、輝度が２倍となる。また、同一ラインについて、第１回目の走査時（通常の走査時）の発光と第２回目（遅延走査時）の走査時の発光との間に時間間隔があるため、例えば２Ｈ期間分の連続発光を行って輝度の向上を図る場合に比べて、蛍光体の輝度飽和が改善される。またこのことによって高輝度側の階調表現能力も改善される。

本発明のマトリクス型表示装置またはその駆動方法によれば、１フレームの映像表示ごとに、通常の走査タイミングによる画素の表示を行うと共に、通常の走査信号を印加した後、所定期間経過後に、通常の走査タイミングに対して遅延した走査タイミングで再度、同一画素の表示を行うようにしたので、従来の一般的な線順次走査を、所定期間分（例えば数Ｈ期間分）の遅延時間を空けて複数回行うことができ、これにより、従来の一般的な線順次走査の場合に比べて、輝度を向上させることができる。また、同一画素について、通常の走査による表示を行う期間と遅延走査による表示を行う期間とに時間間隔があるため、例えば２Ｈ期間分の連続発光を行って輝度の向上を図る場合に比べて、蛍光体の輝度飽和が改善される。このようにして、特に高解像度化かつ大画面化を図った場合における蛍光体の輝度飽和を改善し、かつ発光輝度の向上を行うことができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の一実施の形態に係るマトリクス型表示装置の全体構成を示している。図２は、このマトリクス型表示装置における表示パネルの概略構造を示している。図３は、その表示パネルの画素部分の概略構造を示している。本実施の形態では、表示パネルとしてＦＥＤを用いたマトリクス型表示装置を例に説明する。

図１に示したように、このマトリクス型表示装置は、アナログ映像信号をデジタル信号に変換して出力するＡ／Ｄ（アナログ／デジタル）変換部１０と、デジタル映像信号に対して画質調整等の各種の信号処理を施す映像信号処理部１１と、表示パネルを駆動する列方向駆動電圧生成部１３および行方向選択電圧生成部１４と、映像信号に含まれる水平同期信号Ｈおよび垂直同期信号Ｖを入力として、列方向駆動電圧生成部１３および行方向選択電圧生成部１４に適切なタイミングパルスを出力する制御信号生成部１２とを備えている。映像信号処理部１１に入力される映像信号は、例えばＲ（赤），Ｇ（緑），Ｂ（青）それぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号Ｈ，Ｖとで構成される。なお、映像信号として初めからデジタル信号が入力される場合には、Ａ／Ｄ変換部１０を構成から省くことができる。

表示パネルは、図２および図３に示したように、アノードパネル２０とカソードパネル３０とを有し、それらが所定間隔をおいて対向配置された構造となっている。アノードパネル２０とカソードパネル３０との間の電子放出領域３６は、略真空状態に保たれている。

アノードパネル２０は、例えばガラス基板よりなる基板部２３に、透明体からなるアノード電極２１を層状に形成して構成されている。アノード電極２１には、蛍光体層２２が塗布されている。蛍光体層２２は、Ｒ（赤），Ｇ（緑），Ｂ（青）の光の３原色に対応する３つの蛍光体層２２Ｒ，２２Ｇ，２２Ｂを含んでいる。これらの蛍光体層２２Ｒ，２２Ｇ，２２Ｂの発光により、カラー表示を行うことが可能となっている。各蛍光体層２２Ｒ，２２Ｇ，２２Ｂの間には、ブラックマトリクス２４が形成されている。なお、本実施の形態では、説明を簡略化するため、特に必要のある場合を除き、カラー表示における各色を区別することなく説明する。

カソードパネル３０は、支持体１７と、この上方に配置された列方向配線１５および行方向配線１６とを有している。列方向配線１５は、列方向（図１のＹ方向）に延在し、行方向（図１のＸ方向）に複数配列されている。列方向配線１５の一端は、列方向駆動電圧生成部１３に電気的に接続されている。なお、本実施の形態における配線構造は、後に図４（Ｂ）を用いて説明するように交互配線構造であり、列方向配線１５として、１列分の画素に対して２本の列配線１５−Ａ１，１５−Ａ２が設けられている。行方向配線１６は、行方向に延在し、列方向に複数配列されている。行方向配線１６の一端は、行方向選択電圧生成部１４に電気的に接続されている。このように互いに交差するように行列状に配列された列方向配線１５および行方向配線１６の各交差点にマトリクス状に表示画素が形成され、列方向配線１５を介して印加された列配線駆動電圧Ｖｃｏｌと行方向配線１６を介して印加された行配線選択電圧Ｖｒｏｗとの電圧差に応じて、それらの交差点の表示画素が発光するようになされている。

ここで、本実施の形態において、行方向選択電圧生成部１４が、本発明における「走査信号印加手段」の一具体例に対応し、列方向駆動電圧生成部１３が、本発明における「変調信号印加手段」の一具体例に対応する。また本実施の形態において、行配線選択電圧Ｖｒｏｗが、本発明における「走査信号」の一具体例に対応し、列配線駆動電圧Ｖｃｏｌが、本発明における「変調信号」の一具体例に対応する。

カソードパネル３０において、支持体１７の上にはカソード電極３１が形成されている。カソード電極３１の上には、図３に示したように例えば円錐形状のカソード素子（冷陰極素子）３２が設けられている。カソード素子３２は通常、１画素につき複数個設けられる。カソード電極３１とカソード素子３２は、電気的に接続されている。カソード電極３１とカソード素子３２とで、電界放出型カソードが形成されている。

カソード電極３１に対向する側にはカソード素子３２および絶縁層３５を介してゲート電極３３が配置されている。これら対向配置されたカソード電極３１とゲート電極３３との間に電圧Ｖｇｃを印加することで、カソード素子３２から電子ｅが放出されるようになっている。ゲート電極３３において、カソード素子３２に対応する部分には、カソード素子３２から放出された電子ｅが通過する開口部３４が設けられている。

アノード電極２１は、カソード素子３２から電子ｅが放出される方向側において、ゲート電極３３に対向配置されている。アノード電極２１は、加速電極の役割を有している。すなわち、アノード電極２１に高電圧ＨＶを印加することで、カソード素子３２から放出された電子ｅがアノード電極２１に向けて加速されるようになっている。

このような画素構造が、カソードパネル３０において行方向配線１６および列方向配線１５の各交差点に形成され、マトリクス状の画素を形成している。一般に、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されている。そして、行方向からゲート電極３３に走査信号として行配線選択電圧Ｖｒｏｗが印加されると共に、列方向からカソード電極３１に変調信号として列配線駆動電圧Ｖｃｏｌが印加されることで、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出されるようになっている。このとき、アノード電極２１に対して高電圧ＨＶを印加しておくことで、電子ｅがアノード電極２１に引きつけられ、これによりアノード電流Ｉａがアノード電極２１からカソード電極３１に向かう方向に流れる。このとき、アノード電極２１に到達した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光することになる。

行方向選択電圧生成部１４は、各行方向配線１６に順次、走査信号を印加するためのものであり、制御信号生成部１２から出力されたタイミングパルスに基づいて、各行方向配線１６に適切なタイミングで走査信号（行配線選択電圧Ｖｒｏｗ）を印加するようになっている。行配線選択電圧Ｖｒｏｗは、画素を１ラインずつ順次択一的に選択駆動するためのものであり、従来の一般的な線順次駆動方法では、図１１（Ｇ）〜（Ｊ）からも分かるように、各行の行配線選択電圧Ｖｒｏｗのパルスが１フレーム内で１つのみ存在する。しかし、本実施の形態では、後に詳述する図５（Ｈ）〜（Ｌ）に示したように、行方向選択電圧生成部１４から、各行ごとに、１フレーム内で行配線選択電圧Ｖｒｏｗのパルスが２回出力されるようになっている。２つの選択電圧パルスは、間欠的に出力され、例えば２Ｈ時間分の間隔で出力されるようになっている。

列方向駆動電圧生成部１３は、各列方向配線１５に変調信号を印加するためのものであり、図示していないが主に、複数ライン分のデジタル映像信号を入力するためのシフトレジスタ、その映像信号を１Ｈ期間（＝１Ｈ期間（１水平走査期間））分保持するための複数ライン分のラインメモリ、および１Ｈ期間分のデジタル映像信号をアナログ電圧に変換し、１Ｈ期間印加するためのＤ／Ａ（デジタル／アナログ）変換器などを含んでいる。列方向駆動電圧生成部１３は、映像信号処理部１１からのデジタル映像信号に応じた変調信号を、図示しないＤ／Ａ変換器によってアナログ変調信号に変換し、列配線駆動電圧Ｖｃｏｌとして各列方向配線１５に印加するようになっている。

なお、列方向駆動電圧生成部１３は、例えば水平４ライン画素分のデジタル映像信号をシフトレジスタに取り込み、それをラインメモリに水平４ライン画素分保持することが可能となっている。ここで、４ライン分というのは、本実施の形態による駆動方法を実現するために必要なラインバッファ量であり、後述する遅延走査時間Ｄに応じた値に設定される。

列方向駆動電圧生成部１３には、列方向配線１５として、Ｒ，Ｇ，Ｂの各画素列それぞれについて複数の列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮ（Ｎ＝整数）が接続されている。

図４（Ａ），（Ｂ）は、列方向配線１５の接続構造の概念図を示している。図４（Ｂ）では、第Ａ列目の画素列の配線構造を代表して示している。従来の一般的な配線構造は、図１０（Ａ），（Ｂ）に示したように、１本の列方向配線１５０に、一列分のすべてのカソード電極３１０が接続されている構造が一般的である。これに対し、本実施の形態では、従来の１本の列方向配線１５０を２本で構成し、それら２本の列配線１５−Ａ１，１５−Ａ２を、１列内の複数の表示画素に対して、１行置きに交互に対応するように、一列のカソード電極３１に対して交互に接続した構造となっている。

すなわち、従来の構造と比較すると、図４（Ａ）に示したように、Ｒ，Ｇ，Ｂそれぞれの列方向配線Ｒ１，Ｇ１，Ｂ１，…ＲＮ，ＧＮ，ＢＮが、それぞれ２本の配線（Ｒ１１，Ｒ１２），（Ｇ１１，Ｇ１２），（Ｂ１１，Ｂ１２），…（ＲＮ１，ＲＮ２），（ＧＮ１，ＧＮ２），（ＢＮ１，ＢＮ２）の組で構成されている。そして、例えば配線Ｒ１１，Ｒ１２については、図４（Ｂ）に示したように、一列のカソード電極３１−１，３１−２，３１−３，…に対して交互に接続されている。

このように、任意の第Ａ列目の列方向配線１５−Ａが、第１および第２の配線（第Ａ１列配線１５−Ａ１，第Ａ２列配線１５−Ａ２）からなる２つの配線で構成され、第１の列配線１５−Ａ１に第Ａ列における奇数行目のカソード電極３１−１，３１−３，…が接続され、第２の列配線１５−Ａ２に、偶数行目のカソード電極３１−２，３１−４，…が接続されている。これにより、第Ａ１列配線１５−Ａ１と奇数行目の行方向配線とで、第Ａ列における奇数行目の画素が駆動され、第Ａ２列配線１５−Ａ２と偶数行目の行方向配線とで、第Ａ列における偶数行目の画素が駆動されるようになっている。

列方向駆動電圧生成部１３は、第Ａ列の２本の列配線１５−Ａ１，１５−Ａ２にそれぞれ、奇数行第Ａ列配線駆動電圧および偶数行第Ａ列配線駆動電圧を出力するようになっている。これにより、２本の列配線１５−Ａ１，１５−Ａ２に対応する画素はそれぞれ独立して駆動されるようになっている。この列方向駆動電圧生成部１３による駆動制御の具体例については後に詳述する。

次に、以上のように構成されたマトリクス型表示装置の動作を説明する。

まず、このマトリクス型表示装置の基本動作を説明する。図１において、Ａ／Ｄ変換部１０に入力されたアナログ映像信号は、デジタル映像信号に変換され、映像信号処理部１１に出力される。映像信号処理部１１では、デジタル映像信号に対して画質調整等の各種の信号処理を施す。映像信号には、例えばＲ，Ｇ，Ｂそれぞれ８ｂｉｔのデジタル映像信号と水平、垂直同期信号Ｈ，Ｖとが含まれている。Ｒ，Ｇ，Ｂのデジタル映像信号は、列方向駆動電圧生成部１３に入力される。

一方、水平、垂直同期信号Ｈ，Ｖは、制御信号生成部１２に入力され、ここで列方向駆動電圧生成部１３における映像取り込み開始タイミングを指示する列配線駆動用映像取り込み開始パルス、および列方向駆動電圧生成部１３におけるＤ／Ａ変換されたアナログ映像電圧発生タイミングを指示する列配線駆動開始パルスが作成される。制御信号生成部１２はさらに、行方向選択電圧生成部１４における、行配線選択電圧Ｖｒｏｗの駆動開始タイミングを指示する行配線駆動開始パルス、および行配線選択電圧Ｖｒｏｗを１ラインごとに上から順次選択駆動するための基準シフトクロックとなる行配線選択用シフトクロックを作成する。列方向駆動電圧生成部１３および行方向選択電圧生成部１４は、これら同期信号に基づいて生成された駆動タイミングパルスに基づくタイミングで、表示パネルを駆動する。

行方向選択電圧生成部１４は、各行方向配線１６に順次、走査信号として行配線選択電圧Ｖｒｏｗを印加する。列方向駆動電圧生成部１３は、各列方向配線１５に変調信号として列配線駆動電圧Ｖｃｏｌを印加する。図２および図３に示したパネル構造において、ゲート電極３３が行方向配線１６に、カソード電極３１が列方向配線１５に電気的に接続されているので、行方向からゲート電極３３に行配線選択電圧Ｖｒｏｗが印加され、列方向からカソード電極３１に列配線駆動電圧Ｖｃｏｌが印加される。これにより、ゲート電極３３とカソード電極３１との間に電圧Ｖｇｃで表される電圧差が生じ、それにより発生する電界によって、カソード素子３２から電子ｅが放出される。放出された電子ｅは、アノード電極２１によって加速され、アノード電極２１に衝突する。その衝突した電子ｅのエネルギーにより、それに対応する位置の蛍光体層２２が発光する。この発光により、映像表示がなされる。

次に、このマトリクス型表示装置の特徴部分である、表示パネルの駆動動作を、より具体的に説明する。図５（Ａ）〜（Ｌ）は、このマトリクス型表示装置における表示パネルの駆動タイミングを示している。図５（Ｂ）の列配線駆動用映像入力とは、図４（Ａ）に示したように列方向駆動電圧生成部１３にパラレル入力される例えばＲ，Ｇ，Ｂ各８ｂｉｔ、計２４ｂｉｔのデジタル映像信号であり、ここでは図示していないがデジタル映像信号再生用の基準ドットクロックで１画素がサンプリングされている。

列方向駆動電圧生成部１３では、列配線駆動用映像入力の直前（例えばドットクロックで１クロック前）に制御信号生成部１２からの列配線駆動用映像取り込み開始パルス（図５（Ａ））を検出し、その後、列配線駆動用映像入力を例えばドットクロックに同期して順次記憶される、例えば水平４ライン画素分のシフトレジスタに取り込むなどして保持する。４ライン分というのは、本実施の形態による駆動方法を実現するために必要なラインバッファ量である。

列方向駆動電圧生成部１３では、次に、列配線駆動用映像入力データの１ライン分の取り込みが完了した後に検出される、制御信号生成部１２からの列配線駆動開始パルス（図５（Ｃ））に同期して、例えばラインメモリにこれら１ライン分の映像データを転送し、そのラインメモリにホールドされた１ライン分の映像データを１画素ごとに同時にＤ／Ａ変換を行い、アナログ電圧である奇数行列配線駆動電圧および偶数行列配線駆動電圧として出力する。図５（Ｄ），（Ｅ）では、例として水平方向の第Ａ番目の画素を駆動するための列配線駆動電圧を代表して奇数行第Ａ列配線駆動電圧および偶数行第Ａ列配線駆動電圧として示している。奇数行第Ａ列配線駆動電圧は図４（Ｂ）の第Ａ１列配線１５−Ａ１に出力され、偶数行第Ａ列配線駆動電圧は、図４（Ｂ）の第Ａ２列配線１５−Ａ２に出力される。

一方、行方向選択電圧生成部１４では、制御信号生成部１２からの行配線駆動開始パルス（図５（Ｇ））のオン状態を例えば列配線駆動開始パルス（図５（Ｃ））の立ち上がりで検出する。そして、そこを基点として行配線選択用シフトクロック（図５（Ｆ））に同期して、第１行から最下行まで順次、行配線選択電圧Ｖｒｏｗを印加する（図５（Ｈ）〜（Ｌ））。なお、図では、第１行から第５行までの選択電圧を示す。

このようなタイミングで、カソード素子３２に行配線選択電圧Ｖｒｏｗと列配線駆動電圧Ｖｃｏｌとの差電圧Ｖｇｃが印加されることで、蛍光体への電子ビーム照射量が制御され、画像が表示されていく。

ここで、本実施の形態では、行方向選択電圧生成部１４から、各行ごとに、１フレーム内で行配線選択電圧Ｖｒｏｗのパルスが２回出力される。図５（Ｈ）に示したように、２回目の電圧パルスは、１回目の電圧パルスから例えば２Ｈ時間分の間隔を空けて出力される。すなわち、本実施の形態では、行配線選択電圧Ｖｒｏｗのパルスを間欠的に２回出力することにより、所定期間後に遅延走査を行っている。

本実施の形態の駆動方法における走査タイミングの概念を図７（Ａ），（Ｂ）に模式的に示す。なお、交互配線構造における従来の駆動方法は、既に図１９（Ａ），（Ｂ）に示したとおりである。従来の駆動方法では、隣接する２ラインについて連続して走査が行われる。例えば１行目と２行目とを同時に走査したら、次に２行目と３行目とを同時に走査していく。この従来の駆動方法の場合は、行配線選択電圧Ｖｒｏｗのパルスが各行で２Ｈ期間の間、連続的に出力され、すなわち２Ｈ期間のパルス幅を有するパルスが出力され、常に各行において２Ｈ期間分の連続発光が起こっている。

一方、本実施の形態における駆動方法では、各行について行配線選択電圧Ｖｒｏｗのパルスを間欠的に２回出力して、所定期間後に遅延走査を行うことにより、各行での発光は２Ｈ時間の連続発光ではなく、１Ｈ期間の発光を２Ｈ期間分空けて２回行われる。なお、図７（Ａ）では、太い点線で強調したラインが走査されていることを示しており、図７（Ｂ）において点線で囲んだ部分での走査に対応している。すなわち、図７（Ａ）では、第４行目のラインが通常のタイミングで走査されていると共に、第１行目のラインが遅延走査されている。当然このとき、通常走査と遅延走査とに対応した列配線駆動電圧Ｖｃｏｌが印加される。ここで、本実施の形態における表示パネルは、１列内の表示画素につき、２本の列配線１５−Ａ１，１５−Ａ２が交互に接続された交互配線構造を有しているため、列配線駆動電圧Ｖｃｏｌとして、各列の奇数行用列配線（第１の列配線）に奇数行列配線駆動電圧を印加すると共に、各列の偶数行用列配線（第２の列配線）に偶数行列配線駆動電圧を同時に印加することで、奇数行目のライン上の画素と偶数行目のライン上の画素とを独立、かつ同時に駆動することができる。すなわち、第４行目のライン上の画素と第１行目のライン上の画素とを同時に独立駆動することができる。これにより、第１行目のラインが遅延走査されていることで、第１行目の画素で２回目の発光が行われる。その後、第５行目のラインが通常のタイミングで走査されると共に、第２行目のラインが遅延走査される。以下同様にして、各ラインにつき順次択一的に、通常走査と遅延走査とが行われ、各行の画素につき間欠的に２回の発光が行われる。

再び、図５（Ａ）〜（Ｌ）に戻って説明する。以下では、差電圧Ｖｇｃのカットオフ電圧Ｖｏｎ（図９参照）は２０Ｖ、行配線選択電圧Ｖｒｏｗとしては選択時に３５Ｖ、非選択時に０Ｖ、列配線駆動電圧Ｖｃｏｌとしては入力映像信号レベルに応じて０Ｖ（白レベル）〜１５Ｖ（黒レベル）の範囲で可変制御するものとして説明する。

まず、時刻Ｔ１において、列方向駆動電圧生成部１３では、図示しないラインメモリによって保持された第１行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ１〜Ｔ２の間、奇数行第Ａ列配線駆動電圧（図５（Ｄ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第１行配線選択電圧（図５（Ｈ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第１行Ａ列の画素が駆動される。このとき偶数行第Ａ列目の画素が発光しないように、偶数行第Ａ列配線駆動電圧（図５（Ｅ））としては１５Ｖを出力する。

次に時刻Ｔ２では、列方向駆動電圧生成部１３において、図示しないラインメモリによって保持された第２行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ２〜Ｔ３の間、偶数行第Ａ列配線駆動電圧（図５（Ｅ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第２行配線選択電圧（図５（Ｉ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第２行Ａ列の画素が駆動される。このとき奇数行第Ａ列目の画素が発光しないように、奇数行第Ａ列配線駆動電圧（図５（Ｄ））としては１５Ｖを出力する。

次に時刻Ｔ３では、列方向駆動電圧生成部１３において、図示しないラインメモリによって保持された第３行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ３〜Ｔ４の間、奇数行第Ａ列配線駆動電圧（図５（Ｄ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第３行配線選択電圧（図５（Ｊ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第３行Ａ列の画素が駆動される。このとき偶数行第Ａ列目の画素が発光しないように、偶数行第Ａ列配線駆動電圧（図５（Ｅ））としては１５Ｖを出力する。

次に時刻Ｔ４では、列方向駆動電圧生成部１３において、図示しないラインメモリによって保持された第４行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ４〜Ｔ５の間、偶数行第Ａ列配線駆動電圧（図５（Ｅ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第４行配線選択電圧（図５（Ｋ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第４行Ａ列の画素が駆動される。

時刻Ｔ４ではさらに、列方向駆動電圧生成部１３において、図示しないラインメモリによって時刻Ｔ１より継続保持しておいた第１行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ４〜Ｔ５の間、奇数行第Ａ列配線駆動電圧（図５（Ｄ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第１行配線選択電圧（図５（Ｈ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第１行Ａ列が再び駆動される。すなわち、時刻Ｔ４〜Ｔ５の間は、通常の走査タイミングによって第４行Ａ列の画素が駆動されると共に、遅延走査によって第１行Ａ列が再駆動される。

次に時刻Ｔ５では、列方向駆動電圧生成部１３において、図示しないラインメモリによって保持された第５行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ５〜Ｔ６の間、奇数行第Ａ列配線駆動電圧（図５（Ｄ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第５行配線選択電圧（図５（Ｌ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第５行Ａ列の画素が駆動される。

時刻Ｔ５ではさらに、列方向駆動電圧生成部１３において、図示しないラインメモリによって時刻Ｔ２より継続保持しておいた第２行映像データ（図５（Ｂ））のうち第Ａ列の画素データが、時刻Ｔ５〜Ｔ６の間、偶数行第Ａ列配線駆動電圧（図５（Ｅ））としてＤ／Ａ変換出力される。また、行方向選択電圧生成部１４からは行配線選択電圧Ｖｒｏｗとして、３５Ｖの第２行配線選択電圧（図５（Ｉ））が出力され、これによる差電圧Ｖｇｃがゲート電極３３とカソード電極３１との間に与えられることで第２行Ａ列が再び駆動される。すなわち、時刻Ｔ５〜Ｔ６の間は、通常の走査タイミングによって第５行Ａ列の画素が駆動されると共に、遅延走査によって第２行Ａ列が再駆動される。

このように、本実施の形態では、列方向駆動電圧生成部１３が４ライン分の画素データを保持するためのラインメモリを持ち、現在の走査ラインに対応する画素データと３ライン前の走査ラインに対応する画素データとを同時に読み出し、それぞれを走査時刻に応じて偶数行配線駆動電圧と偶数行配線駆動電圧とに割り当てて出力する駆動制御を行うことで遅延走査を実現している。

なお、以上では時刻Ｔ１〜Ｔ５までの期間のみについて説明したが、本実施の形態では、このような駆動が１垂直走査期間中、常に行われる。

このような駆動方法でパネルを走査した場合の各ラインにおける走査タイミングをマクロ的に表現した例を図６（Ａ），（Ｂ）に示す。横方向は時間、縦方向は走査ライン番号を示している。図６（Ｂ）は、図６（Ａ）の部分拡大図である。図では、便宜上、通常タイミングによるフレームを偶数フレームと奇数フレームとで区別して表現している。図６（Ａ）における時刻Ｔ１とは図５（Ａ）〜（Ｌ）における時刻Ｔ１を示す。

図６（Ａ），（Ｂ）からも明らかなように、本実施の形態による駆動方法では、従来の一般的な線順次走査（図１２（Ａ），（Ｂ）参照）が、数Ｈ期間分の遅延時間を空けて２度行われるのである。すなわち、走査による１ライン当たりの表示期間は、入力映像信号の１Ｈ期間のままであるため、入力映像信号の垂直走査期間１Ｖに換算すると１Ｈ期間の発光が２度起こる、すなわち、発光時間が２倍に延びることと等価となり、従来の一般的な線順次走査の場合（図１２（Ａ），（Ｂ））に比べて、輝度は２倍となるのである。

また、同一ラインについて、第１回目の走査時の発光と第２回目の走査時の発光との間に時間間隔（例えば２Ｈ期間分）があるため、図１４（Ａ），（Ｂ）や図１８（Ａ），（Ｂ）のような２Ｈ期間分の連続発光を行う場合に比べて、蛍光体の輝度飽和が改善される。またこのことによって高輝度側の階調表現能力も改善される。

また、画質について考えてみると、本実施の形態による駆動方法では同じ映像を一定時間の遅延の後、再び表示することになるが、この場合、動画表示の追従視時において、図８（Ｂ）に示すようないわゆる画像ボケが生ずることが知られている。すなわち、静止状態では図８（Ａ）のように表示される物体像８０が、画面左から右へ水平移動するような動画像表示にした場合、図８（Ｂ）に示したように本来の物体像８０の左側に遅延表示による物体像８１が生じてしまう。しかしながら、遅延時間が数Ｈ期間と短い場合にはこのような画質劣化はほとんど目立たない。遅延時間を長く取った場合でも、例えば内挿フレーム作成回路を用いて、第２回目の走査時には遅延時間に応じて補正された映像信号を作り、それに基づいた列方向駆動電圧を与えてやれば画質劣化を改善できる。逆にいうと、遅延時間が数Ｈ期間と短い場合には、画像ボケ改善のための内挿フレーム作成回路のようなものを設ける必要がなくなる。

また、本実施の形態による駆動方法では、１画面当たりの実際の映像走査周期が入力映像信号の垂直走査期間と符合しているため、前述の上下分割配線構造による第２の駆動方法の場合（図１５（Ａ），（Ｂ））に生じていた、実際の映像走査のタイミングと入力映像信号のタイミング周期との不整合による図１６（Ｂ）に示したような大きな画面歪み（ディストーション）は起こらない。また、上下分割配線構造による第１の駆動方法の場合（図１４（Ａ），（Ｂ））に生じていた、動画表示時での画面中央部での不連続感も起こらない。本実施の形態による駆動方法では、輝度の改善を行いつつ、良好な映像表示を実現できる。

なお、本実施の形態では、第１回目の走査開始時刻から第２回目の走査開始時刻までの走査遅延時間Ｄ（図６（Ｂ），図７（Ｂ）参照）を３Ｈ期間とし、発光間隔が２Ｈ期間となるような場合を例に説明したが、この値はもちろん変更してもかまわない。すなわち、映像垂直ライン数に応じて、輝度飽和を適切に改善可能でかつ画像ボケが目立たない範囲の値に調節を行うことが可能である。ただし、前述の列方向駆動電圧生成部１３における映像データの保持ライン数もそれに応じて増減させる必要が生ずることはいうまでもない。また、遅延時間Ｄは、図８（Ｂ）に示した画像ボケの問題もあるので、垂直走査期間１Ｖの半分、Ｖ／２以下の時間に設定することが実用上、適当であると考えられる。より好ましくは、上述したように数Ｈ期間であれば画質劣化がほとんど目立たないので、数Ｈ期間に設定すると良い。

以上説明したように、本実施の形態によれば、交互配線構造の表示パネルを駆動する際に、通常の走査信号を印加した後、所定期間経過後に、通常の走査タイミングに対して遅延した走査タイミングで再度、同一画素の表示を行うようにしたので、高解像度化かつ大画面化を図った場合においても、画質を損ねることなく、簡易な回路構成で蛍光体の輝度飽和を改善し、かつ発光輝度を向上させることが可能となる。これにより、良好な表示輝度と良好な階調特性を得ることができる。

なお、本発明は、以上で説明した実施の形態に限定されず、さらに種々の変形実施が可能である。例えば、上記実施の形態では、入力映像信号の垂直走査周期を１／６０ｓｅｃとした例を述べたが、この周期が他の任意の値の場合であっても同様のことが実現できるとともに同様の効果が見込まれ、本発明の適用範囲内であることはいうまでもない。また、１フレームの映像表示につき、通常走査と遅延走査とを一回ずつ行うようにしたが、遅延走査を複数回行うようにしても良い。これにより、より輝度の向上を図ることができる。

また、上記実施の形態では、ゲート・カソード間電圧Ｖｇｃの電圧レベルに応じて輝度の大きさを可変とする、電圧駆動型の駆動方法を例にして説明を行ったが、ゲート・カソード間電圧Ｖｇｃの電圧レベルを一定とし、電圧Ｖｇｃを印加する時間によって階調表現を行うようなパルス駆動型の駆動方法にした場合にも、本発明は容易に適用可能である。また以上では表示パネルとしてＦＥＤを用いた場合を例に説明したが、ＥＬ型の表示パネル等、他のタイプの表示パネルを用いた場合にも、本発明は適用可能である。

本発明の一実施の形態に係るマトリクス型表示装置の全体構成を示すブロック図である。 図１に示したマトリクス型表示装置における表示パネルの概略構造を示す図である。 図１に示したマトリクス型表示装置における画素部分の概略構造を示す断面図である。 図１に示したマトリクス型表示装置における列方向配線の構造を示す図である。 図１に示したマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。 本発明の一実施の形態に係るマトリクス型表示装置の駆動方法による走査タイミングの一例を示す図である。 本発明の一実施の形態に係るマトリクス型表示装置における駆動方法の一例を示す図である。 遅延走査を行った場合における画像劣化の一例を示す図である。 ＦＥＤのカソード素子における電子放出特性（電流電圧特性（ＩＶ特性））を示す特性図である。 従来のマトリクス型表示装置における列方向配線の構造の一例を示す図である。 従来のマトリクス型表示装置における各種駆動信号の波形を示すタイミングチャートである。 図１０に示した配線構造のマトリクス型表示装置における走査タイミングの一例を示す図である。 上下分割された列方向配線の構造を示す図である。 図１３に示した上下分割構造のマトリクス型表示装置における走査タイミングの第１の例を示す図である。 図１３に示した上下分割構造のマトリクス型表示装置における走査タイミングの第２の例を示す図である。 図１５に示した走査タイミングによる問題点を示す図である。 交互配線による列方向配線の構造を示す図である。 図１７に示した交互配線構造のマトリクス型表示装置における走査タイミングの一例を示す図である。 図１７に示した交互配線構造のマトリクス型表示装置における駆動方法の一例を示す図である。

符号の説明

Ｖｃｏｌ…列配線駆動電圧、Ｖｒｏｗ…行配線選択電圧、１２…制御信号生成部、１３…列方向駆動電圧生成部、１４…行方向選択電圧生成部、１５（１５−Ａ１，１５−Ａ２）…列方向配線、１６…行方向配線、２０…アノードパネル、２１…アノード電極、２２（２２Ｒ，２２Ｇ，２２Ｂ）…蛍光体層、３０…カソードパネル、３１…カソード電極、３２…カソード素子、３３…ゲート電極。

Claims (4)

1. 複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されたマトリクス型表示装置であって、
   前記各行配線に１ラインずつ順次択一的に通常の走査タイミングで走査信号を印加すると共に、前記走査信号を印加した後、所定期間経過後に、前記通常の走査タイミングに対して遅延した走査タイミングで再度、前記走査信号を順次択一的に印加する走査を、１フレームの映像表示ごとに行う走査信号印加手段と、
   前記各列配線を介して、前記通常の走査タイミングによる走査信号が印加されているライン上の画素と前記遅延した走査タイミングによる走査信号が印加されているライン上の画素とに、それぞれの画素に対応した変調信号を印加する変調信号印加手段と
   を備えたことを特徴とするマトリクス型表示装置。
2. 前記各列配線として、各表示画素列ごとに第１および第２の列配線を有し、前記第１の列配線は奇数行目の表示画素に対応するように設けられ、前記第２の列配線は偶数行目の表示画素に対応するように設けられており、
   前記走査信号印加手段は、奇数行目の行配線に前記通常の走査タイミングによる走査信号を印加しているときには、偶数行目の行配線に前記遅延した走査タイミングによる走査信号を印加し、かつ、偶数行目の行配線に前記通常の走査タイミングによる走査信号を印加しているときには、奇数行目の行配線に前記遅延した走査タイミングによる走査信号を印加するようになされ、
   前記変調信号印加手段は、前記第１および第２の列配線のそれぞれに独立して変調信号を印加することにより、奇数行目の表示画素と偶数行目の表示画素とに独立、かつ同時に各ライン用の変調信号を印加可能となっている
   ことを特徴とする請求項１に記載のマトリクス型表示装置。
3. 複数の行配線と、これらの行配線に交差するように設けられた複数の列配線とを備え、それらの各交差点に対応してマトリクス状に複数の表示画素が形成されたマトリクス型表示装置、を駆動する方法であって、
   前記各行配線に１ラインずつ順次択一的に通常の走査タイミングで走査信号を印加すると共に、前記走査信号を印加した後、所定期間経過後に、前記通常の走査タイミングに対して遅延した走査タイミングで再度、前記走査信号を順次択一的に印加する走査を、１フレームの映像表示ごとに行う走査信号印加ステップと、
   前記各列配線を介して、前記通常の走査タイミングによる走査信号が印加されているライン上の画素と前記遅延した走査タイミングによる走査信号が印加されているライン上の画素とに、それぞれの画素に対応した変調信号を印加する変調信号印加ステップと
   を含むことを特徴とするマトリクス型表示装置の駆動方法。
4. 前記各列配線として、各表示画素列ごとに第１および第２の列配線を有し、前記第１の列配線は奇数行目の表示画素に対応するように設けられ、前記第２の列配線は偶数行目の表示画素に対応するように設けられており、
   前記走査信号印加ステップにおいて、奇数行目の行配線に前記通常の走査タイミングによる走査信号を印加しているときには、偶数行目の行配線に前記遅延した走査タイミングによる走査信号を印加し、かつ、偶数行目の行配線に前記通常の走査タイミングによる走査信号を印加しているときには、奇数行目の行配線に前記遅延した走査タイミングによる走査信号を印加し、
   前記変調信号印加ステップにおいて、前記第１および第２の列配線のそれぞれに独立して変調信号を印加することにより、奇数行目の表示画素と偶数行目の表示画素とに独立、かつ同時に各ライン用の変調信号を印加する
   ことを特徴とする請求項３に記載のマトリクス型表示装置の駆動方法。
   

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