JP3523938B2 - 表示制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、表示制御技術、さらに
はキャラクタパターンの通常表示に加えて選択的に倍角
表示を行う技術に係り、例えばキャラクタジェネレータ
を内蔵したドットマトリクス型のキャラクタ表示用の液
晶表示制御装置に適用して有効な技術に関する。

【０００２】

【従来の技術】従来のドットマトリクス方式のキャラク
タジェネレータを内蔵した液晶表示制御装置では、キャ
ラクタコ−ドを格納する表示デ−タＲＡＭ（ＤＤＲＡＭ
とも称する）と、文字フォントなどキャラクタパタ−ン
を格納するキャラクタジェネレータＲＡＭ（ＣＧＲＡＭ
共称する）又はＲＯＭ（ＣＧＲＯＭとも称する略す）
と、ＤＤＲＡＭを液晶表示パネルの駆動位置に合わせて
読み出すためのアドレスを発生する表示アドレスカウン
タと、液晶表示パネルの駆動を行う液晶駆動回路から構
成されていた。ここで、セントラル・プロセッシング・
ユニット（ＣＰＵとも称する）は、液晶表示パネル上に
表示を行うキャラクタに対応するキャラクタコ−ドをＤ
ＤＲＡＭに書き込む。表示アドレスカウンタは液晶表示
パネルの駆動位置に合わせて順次ＤＤＲＡＭを読み出
し、読み出されたキャラクタコ−ドをアドレスの一部と
してＣＧＲＡＭまたはＣＧＲＯＭからキャラクタパタ−
ンを読み出す。順次読み出されたキャラクタパタ−ン
は、液晶の点灯／非点灯デ−タとして液晶駆動回路内の
シフトレジスタに順次送られ、１ライン分のデ−タが蓄
積された時点で全液晶ドライバ回路が一斉に点灯／非点
灯電圧レベルを出力し、液晶表示パネルを駆動する。な
お各キャラクタは垂直方向に複数のラインで構成されて
いるため、前記の制御を各表示行毎にキャラクタのライ
ン数分だけ繰り返して行う必要がある。

【０００３】ここで従来のキャラクタコ−ドを用いた液
晶表示制御装置において、表示画面上のキャラクタを垂
直方向に倍角表示すには以下の手段を採用することがで
きる。倍角表示を行うキャラクタを垂直方向に上下２つ
のフォントパタ−ンに分割し、ＣＧＲＯＭまたはＣＧＲ
ＡＭに倍角表示専用の倍角キャラクタフォントパタ−ン
として格納し、ＤＤＲＡＭ内にそれぞれ上下部分に対応
する２個のキャラクタコ−ドを設定して１つの倍角キャ
ラクタを表示する。この技術では、キャラクタ単位に倍
角表示が可能となるが、倍角を行わない通常表示用のキ
ャラクタフォントパタ−ンとは別に倍角専用のキャラク
タフォントパタ−ンを準備する必要があり、ＣＧＲＯＭ
の情報量が３倍になってしまう。５×８ドットサイズの
キャラクタフォントパタ−ンを２００種、ＣＧＲＯＭに
内蔵する場合、通常表示用には５×８×２００＝８,０
００ビットのＲＯＭが必要となる。さらに倍角専用のキ
ャラクタフォント用として、５×１６×２００＝１６,
０００ビットのＲＯＭが必要となる。またキャラクタコ
−ドの情報量も３倍になる。通常表示用に２００種のキ
ャラクタフォントを表示する場合、キャラクタコ−ドは
８ビットでよい。しかし倍角表示を行う場合、６００種
のキャラクタコ−ドを必要とするため、キャラクタコ−
ドとして１０ビットを必要とする。なおキャラクタコ−
ドが１バイト（８ビット）で制約があるシステムの場
合、最大２５６種のキャラクタコ−ドとなるため、倍角
表示可能なキャラクタ数は１／３となり８５種に限定さ
れてしまうことになる。更に、上記のような技術では、
通常表示と倍角表示を切り替える場合、ＤＤＲＡＭ内の
キャラクタコ−ドをその都度ＣＰＵが書き替える必要が
ある。

【０００４】特定の表示行に対してのみ倍角表示を実現
する別の技術として、各画素単位に表示の点灯／非点灯
情報をもつフレームバッファメモリのようなビットマッ
プ状ＲＡＭ（ＢＭＲＡＭと称する）を搭載した液晶駆動
装置を用い、ＣＰＵ自身がキャラクタパタ−ンを生成し
キャラクタパタ−ンを直接ＢＰＲＡＭに書き込み、さら
に特定の表示行に対応するＢＰＲＡＭ内のデ−タを２倍
に引き伸ばす演算を行って書き込む技術がある。但しこ
の手法はキャラクタコ−ドを用いた液晶駆動装置に比
べ、大容量のビットマップ状のＢＰＲＡＭを持たなけれ
ばならないこと、またＣＰＵがビットマップ状のデ−タ
を書き込む必要があり、ＣＰＵのデータ処理負担が著し
く重くなるなどの問題がある。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
ドットマトリクス方式のキャラクタジェネレータを内蔵
した液晶表示制御装置においては、英数字・カタカナ・
記号などを表示する場合のキャラクタコ−ドはＡＳＣＩ
Ｉコ−ドに代表されるように１バイト（８ビット）構成
が扱いやすい。しかし通常、英数字で６２種類、カタカ
ナで４６種類以上必要となる。また濁点や特殊記号を加
えるとト−タル１６０種程度のキャラクタを表示する必
要がある。したがって倍角表示用に専用のキャラクタコ
−ドを独立に割り当てると、１バイト（８ビット、２５
６種）では不十分となり、全ての英数字キャラクタを倍
角表示できない。また通常表示から倍角表示に切り替て
表示する場合、ＤＤＲＡＭのキャラクタコ−ドデ−タを
書き替える必要があり、ＣＰＵのソフトウェア処理負担
は大きくなる。

【０００６】また、ＢＰＲＡＭを搭載した液晶表示制御
装置では、ＣＰＵがドット単位の全てキャラクタパタ−
ンデ−タを直接管理しているため、任意の倍角表示はソ
フトウェアで実現できるが、ＣＰＵは１画素単位に倍角
処理して表示行に対応するＢＰＲＡＭの内容を全て書き
替える必要があり、ＣＰＵのデータ処理負担が著しく重
くなる。

【０００７】本発明の目的は、ドットマトリクス方式の
キャラクタ表示装置に対し、ＣＰＵに大きな負担をかけ
ることなく、任意の表示行に対して選択的に垂直方向に
倍角表示を実現できる表示制御装置を提供することにあ
る。また、本発明の別の目的は、小型携帯機器などのよ
うに表示のためのエリアに制約がある場合、限られた小
さな表示画面内に重要な情報を随時倍角で表示すること
で表示を見え易くすることができる表示制御装置を提供
することにある。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】表示制御装置（２）は、キャラクタパタ−
ンに対応するコ−ドデ−タを記憶する表示メモリ（９）
と、複数のキャラクタパタ−ンを格納するキャラクタメ
モリ（１３，１４）を供え、前記表示メモリキャラクタ
メモリの読み出しアドレスを制御するアドレス制御手段
（７，１０，３０）は、キャラクタパターンを水平方向
に複数桁数且つ垂直方向に複数行数を以て表示可能な表
示画面の表示位置に合わせ前記表示メモリから前記コー
ドデータを読み出し、読み出されたコ−ドデ−タをアド
レスの一部として前記キャラクタメモリからキャラクタ
パターンのデータを読み出し制御する。前記アドレス制
御手段にてキャラクタメモリから読出されたキャラクタ
パターンのデータは表示駆動回路（２１，２２，２３）
が前記表示位置のドットマトリクス状に配置された各画
素の点灯及び非点灯を制御するために取り込む。表示制
御装置（２）は、前記表示画面の任意行の表示位置に対
し、同一キャラクタパターンのデータの読み出しをキャ
ラクタパターンのライン毎に複数回行うための前記表示
メモリとキャラクタメモリのアドレスを前記アドレス制
御手段に生成させる倍角表示制御手段を有し、これによ
って任意表示行に対する倍角表示を実現する。例えばキ
ャラクタメモリに５×８ドットのキャラクタフォントを
内蔵する場合、通常表示では各ライン毎に５ドットのパ
タ−ンをト−タル８回読み出して、１つのキャラクタフ
ォントを表示する。倍角表示では各駆動ライン毎に５ド
ットのパタ−ンを繰り返し２回読み出し、ト−タル１６
回読み出すことで、１つの倍角キャラクタフォントを表
示する。

【００１１】前記倍角表示制御手段には、倍角表示を行
う表示行を複数行の中から任意に指定可能にされる倍角
表示行指定手段（３１）を設けることができる。同指定
手段は記憶手段によって構成でき、それを外部から書き
換え可能にするインタフェース手段（４）を設けること
ができる。

【００１２】本発明の具体的な態様において、前記アド
レス制御手段は、キャラクタパターンのラインアドレス
を計数するラインカウンタ（１０）と、前記ラインカウ
ンタのインクリメント動作による出力値が前記ラインカ
ウンタの初期値に戻される毎に計数する行カウンタ（３
０）と、前記ラインカウンタが次の値にインクリメント
されるまでの間に計数動作される表示アドレスカウンタ
（７）と、前記行カウンタの値を上位側アドレスとし前
記表示アドレスカウンタの値を下位側アドレスとして前
記表示メモリに供給する第１のアドレス供給手段（３
２）と、第１のアドレス供給手段から与えられるアドレ
ス信号によって表示メモリから読み出されるコードデー
タと前記ラインカウンタから出力されるラインアドレス
を前記キャラクタメモリに供給する第２のアドレス供給
手段（１１）とによって構成できる。

【００１３】前記具体的な態様において倍角表示制御手
段は、ラインカウンタによる計数動作の間隔時間を規定
するタイミング信号を通常表示用（φ６０）と倍角表示
用（φ１２０）との中から選択させる選択手段（３３）
を含んで構成できる。更に選択手段に対する制御という
観点では、倍角表示を行う表示行を複数行の中から任意
に設定可能にされるレジスタ手段尾のような倍角表示行
指定手段（３１）と、現在の表示行が倍角表示行指定手
段によって指定された表示行に一致するか否かを前記行
カウンタの値に基づいて判定する比較手段（３４）を更
に備え、前記選択手段は比較手段による一致の判定結果
に応じて前記倍角表示用タイミング信号を選択する。

【００１４】

【作用】通常表示では一つのキャラクタフォントに対し
各表示ライン毎にパタ−ンをキャラクタメモリ（１３，
１４）から１回読み出して、１つのキャラクタフォント
を表示する。倍角表示では一つのキャラクタフォントに
対し各表示ライン毎にパタ−ンを繰り返し複数回づつキ
ャラクタメモリから読み出して１つの倍角キャラクタフ
ォントを表示する。倍角表示行指定手段（３１）に倍角
表示を行う任意の表示行を単数若しくは複数行指定すれ
ば、現在の表示行を示す行カウンタ（３０）の値が前記
倍角表示行指定手段で指定される表示行に一致したとき
前記倍角表示を行う。したがって、任意の表示行に対し
てのみ選択的に垂直方向に倍角表示を行うことができ
る。ＣＰＵにとって必要な倍角表示の制御は倍角表示行
指定手段への制御情報の書込みだけであり、ＣＰＵは倍
角表示に伴い表示メモリ内のキャラクタコ−ドを書き換
えることを要しない。これにより、ＣＰＵに負担をかけ
ることなく任意行に対して倍角表示を行うことができ
る。更に、キャラクタメモリには倍角表示専用のキャラ
クタフォントパタ−ンを内蔵する必要はなく、また、通
常表示と倍角表示でキャラクタコ−ドを別々に割り当て
る必要もない。

【００１５】

【実施例】図１には本発明の一実施例に係る液晶表示制
御装置を適用した液晶表示システムが示される。同図に
示されるシステムは、液晶表示制御装置２の表示動作を
制御するＣＰＵ（セントラル・プロセシング・ユニッ
ト）１、液晶表示制御装置２、及び液晶表示パネル３か
ら成る。

【００１６】最初に、前記液晶表示パネル３に供給され
る表示データの１フレームは、特に制限されないが、横
６０ドット、縦３２ドットとされる。１キャラクタは横
５ドット、縦８ドットとされる。本明細書において”
行”とは１フレームにおけるキャラクタ単位の行を意味
し、”ライン”とは１フレームにおける横方向のドット
列を意味する。したがって、本実施例における１フレー
ムは３２ラインから構成され、最大で４行１２桁でキャ
ラクタ表示を行うことができる。特に制限されないが、
前記液晶表示パネル３も前記１フレームのサイズに対応
され、走査電極としてのコモン電極ＣＯＭ１〜ＣＯＭ３
２と信号電極としてのセグメント電極ＳＥＧ１〜ＳＥＧ
６０がＸ，Ｙ方向に交差的に配置され、夫々の交差位置
に１ドット分の液晶表示素子が形成された、ドットマト
リクス型で構成されている。例えばコモン電極が順次Ｃ
ＯＭ１からＣＯＭ３２の順番で駆動されるとき、当該駆
動されるコモン電極に対応される表示素子の点灯又は非
点灯は、セグメント電極ＳＥＧ１〜せＧ６０に並列的に
与えられる表示信号によって決定される。

【００１７】液晶表示制御装置２の各種タイミング信号
はタイミング発生回路１８が生成する。タイミング発生
回路１８は外部クロック信号ＯＳＣ１を受けるクロック
パルスジェネレータ１７で生成されるクロック信号ＣＬ
Ｋを動作基準クロック信号とする。図１においてタイミ
ング発生回路１８が出力するタイミング信号としてφ、
φ５、φ６０、φ１２０、φ４８０、φ１９２０が代表
的に示されている。タイミング信号φはクロック信号Ｃ
ＬＫと同一周期であり、タイミング信号φ５は周期がタ
イミング信号φの５倍、タイミング信号φ６０は周期が
タイミング信号φの６０倍、タイミング信号φ１２０は
周期がタイミング信号φの１２０倍、タイミング信号φ
４８０は周期がタイミング信号φの４８０倍、タイミン
グ信号φ１９２０は周期がタイミング信号φの１９２０
倍のクロック信号とされる。ここでタイミング信号φは
１ドットの期間を規定し、タイミング信号φ５は５ドッ
トの期間を規定し、タイミング信号φ６０は１表示ライ
ンの期間を規定し、タイミング信号φ１２０は２表示ラ
インの期間を規定し、タイミング信号φ４８０は１表示
行期間を規定し、タイミング信号φ１９２０は１フレー
ムの期間を規定する。

【００１８】前記液晶表示制御装置２は、液晶画面上に
表示を行う文字のキャラクタコードを記憶する表示デー
タＲＡＭ９（ＤＤＲＡＭ）、そしてキャラクタコードに
対応してドットマトリクス状の文字フォント等のキャラ
クタフォントのパターンデータを保有するキャラクタジ
ェネレータＲＯＭ（ＣＧＲＯＭ）１４及びキャラクタジ
ェネレータＲＡＭ（ＣＧＲＡＭ）１３を備える。ＣＰＵ
１は、表示を行うキャラクタのコードを液晶表示位置に
対応させて前記ＤＤＲＡＭ９に書き込むことで任意のキ
ャラクタを液晶表示パネル３に表示させる。またＣＧＲ
ＡＭ１３はＣＰＵ１から任意キャラクタのパタ−ンデー
タが書込み可能にされ、ＣＰＵ１のソフトウェアに基づ
いて任意のキャラクタを表示可能になっている。ＤＤＲ
ＡＭ９及びＣＧＲＡＭ１３へのデータ書き込みは、ＣＰ
Ｕアドレスカウンタ６で指定したアドレスに対して行わ
れる。ＣＰＵ１はインストラクションレジスタ群５を介
して任意のアドレスをＣＰＵアドレスカウンタ６にセッ
トできる。インストラクションレジスタ群５には詳細を
後述する倍角表示行指定レジスタ３１などの各種インス
トラクションレジスタを有し、システムインタフェース
４を介してＣＰＵ１は所望のインストラクションを任意
にインストラクションレジスタ群５に書き込むことがで
きる。例えばＣＧＲＡＭ１３又はＤＤＲＡＭ９への書込
みを指示するインストラクション及び先頭アドレスが書
き込まれると、書込み先頭アドレスがＣＰＵアドレスカ
ウンタ６にセットされ、所定のタイミングで順次ＣＰＵ
アドレスカウンタ６がインクリメントされるタイミング
に同期して、データバスＤＢ７〜ＤＢ０から供給される
データがＣＧＲＡＭ１３又はＤＤＲＡＭ９に書き込まれ
る。ＣＰＵアドレスカウンタ６の出力アドレス信号はマ
ルチプレクサ１２を介して前記ＣＧＲＡＭ１３に供給さ
れる。尚、ＲＳはインストラクションレジスタ群５のレ
ジスタを選択する信号、Ｅは液晶表示制御装置２に対す
る選択信号、Ｒ／Ｗはリード／ライト信号である。

【００１９】液晶表示のための表示アドレスを生成する
ためのアドレスカウンタとして、表示アドレスカウンタ
７、行カウンタ３０、及びラインカウンタ１０を備え
る。先ず、それらカウンタの機能を図２を参照しながら
概略的に説明する。本実施例に従えば、ＤＤＲＡＭ９は
１表示フレームに対応して４行１２桁分の記憶領域を有
し、各領域にはＣＰＵ１によってキャラクタコードが書
き込まれる。表示アドレスカウンタ７はキャラクタコー
ドを指定するための桁番号を指定し、行カウンタ３０は
キャラクタコードを指定するための行番号を指定する。
キャラクタコードによって指定されるキャラクタパター
ンのデータは横５ドット縦８ドットとされ、ラインカウ
ンタ１０は個々のキャラクタパターンのライン番号を指
定する。ＣＧＲＯＭ１４又はＣＧＲＡＭ１３からは、前
記ＤＤＲＡＭ９から読出されたキャラクタコードとパタ
ーンのライン番号を合わせた情報をアドレスとして、前
記キャラクタコードにて指定されたキャラクタパターン
のデータがライン単位で読出される。行カウンタ３０
は、ラインカウンタ１０が第１ラインから第８ラインま
での計数動作を行う毎にインクリメントされる。表示ア
ドレスカウンタ７は、ラインカウンタ１０が次の値にイ
ンクリメントされるまでの間に第１桁から第１２桁まで
の計数動作を行うように動作される。例えば、行カウン
タ３０が次の値に更新されるまでの間では、表示アドレ
スカウンタ７は第１桁〜第１２桁までの計数動作を８回
繰返し、その間にラインカウンタ１０は第１ライン〜第
８ラインまでの計数動作を１回行う。これによって、１
行１２桁分の表示用キャラクタパターンのデータが１ラ
インづつ８回に分けて液晶表示パネル３のセグメント電
極ＳＥＧ１〜ＳＥＧ６０に供給される。

【００２０】図１において前記表示アドレスカウンタ７
により生成された表示アドレスは行カウンタ３０の出力
が合成器３２で合成されて、アドレスマルチプレクサ８
を介してＤＤＲＡＭ９へ送られる。これによって、表示
を行うべきキャラクタコ−ドがＤＤＲＡＭ９から読出さ
れる。ＣＰＵ１がＤＤＲＡＭ９内のデ−タを書き換え又
は読み出しするアクセス（ＣＰＵアクセス）と、液晶表
示を行うためにＤＤＲＡＭ９内のデ−タを読み出しする
アクセス（表示アクセス）は、時分割で交互に可能にさ
れる。本実施例に従えば、タイミング信号φ５がハイレ
ベルにされる２．５クロックサイクルの期間が表示アク
セスの期間とされ、タイミング信号φ５がローレベルに
される２．５クロックサイクルの期間がＣＰＵアクセス
の期間とされる。前記表示アクセス時にＤＤＲＡＭ９か
ら読み出されたキャラクタコードとラインカウンタ１０
が発生する各キャラクタを構成するの垂直方向のライン
アドレスはＣＧアドレス発生回路１１で合成され、それ
がＣＧＲＡＭ１３及びＣＧＲＯＭ１４に供給される。こ
れにより、ＣＧＲＡＭ１３及びＣＧＲＯＭ１４から読出
されたキャラクタパタ−ンデータは、セレクタ回路１５
でＣＧＲＡＭ１３又はＣＧＲＯＭ１４の何れかが選択さ
れる。順次そのようにして読出される１ライン分のデー
タは並直変換回路１６でシリアルデータに変換され、セ
グメントシフトレジスタ２１に順次送られる。セグメン
トシフトレジスタ２１のシフト動作はタイミング信号φ
の立ち上がりに同期して行われる。１ライン分のデータ
がセグメントシフトレジスタ２１に蓄積されたところ
で、当該蓄積データは並列的にラッチ回路２２にラッチ
され、セグメントＬＣＤドライバ２３がそのラッチデー
タに従って点灯／非点灯電圧レベルを選択して、選択さ
れた信号が液晶表示パネル３のセグメント電極ＳＥＧ１
〜ＳＥＧ６０に並列的に供給される。前記点灯／非点灯
駆動の電圧レベルは液晶駆動電圧選択回路２４で発生す
る。前記セグメントシフトレジスタ２１、ラッチ回路２
２及びセグメントＬＣＤドライバ２３はセグメント駆動
回路を構成する。本実施例では、５×８ドットで構成さ
れるキャラクタフォントパタ−ンを垂直方向に最大で４
行表示するので、各表示行は８ラインになり、コモンＬ
ＣＤドライバ２０は合計３２個の出力回路を有する。こ
のコモンＬＣＤドライバ２０は液晶表示パネル３のコモ
ン電極ＣＯＭ１〜ＣＯＭ３２を第１行の第１ライン目か
ら第４行の第８ライン目まで時分割に順次選択電圧レベ
ルに駆動する。駆動電圧は前記液晶駆動電圧選択回路２
４から供給される。コモン電極ＣＯＭ１〜ＣＯＭ３２を
順次時分割駆動するための情報は、フレーム同期信号と
してのタイミング信号φ１９２０を前記タイミング信号
φ６０の立ち上がりに同期して順次後段にシフトする直
列３２段のコモンシフトレジスタ１９によって生成され
る。コモンシフトレジスタ１９の直列３２段に各ビット
が並列的にコモンＬＣＤドライバ２０に与えられ、並列
的に与えられた３２ビットのデータに含まれる論理値”
１”のビット位置に対応されるコモン電極が駆動対象と
される。前記コモンシフトレジスタ１９及びコモンＬＣ
Ｄドライバ２０はコモン駆動回路を構成する。

【００２１】次に前記図２の説明に対応する各カウンタ
の７，３０，１０の詳細を説明する。表示アドレスカウ
ンタ７は、タイミング信号φ５の立ち上がり変化を計数
し、タイミング信号φ６０の立ち上がり変化に同期して
リセットされる４ビットのバイナリカウンタであり、０
０’Ｈ〜０Ｂ’Ｈ（’Ｈはそれが付された値が１６進数
であることを意味する）を順次サイクリックに出力す
る。００’Ｈ〜０Ｂ’Ｈは図２の第１桁〜第１２桁まで
の桁番号に相当される。前記行カウンタ３０は２ビット
のバイナリカウンタであり、０’Ｈ〜３’Ｈを表示行の
行番号として出力する。行カウンタ３０の２ビットの出
力は、合成回路３２にて表示アドレスカウンタ７の４ビ
ットの出力の最上位ビット側に付加され、６ビットのア
ドレス信号として表示データＲＡＭ９に供給される。ラ
インカウンタ１０は３ビットのバイナリカウンタであり
０’Ｈ〜７’Ｈをライン番号として出力する。ラインカ
ウンタ１０はセレクタ３３で選択されたタイミング信号
φ６０又はφ１２０の立ち上がり変化を計数する。行カ
ウンタ３０はラインカウンタ１０の出力が７’Ｈから
０’Ｈに変化される毎に計数動作を行う。これにより、
セレクタ３３にてタイミング信号φ１２０が選択されて
いる場合とタイミング信号φ６０が選択されている場合
を比較すると、ラインカウンタ１０のインクリメント動
作と行カウンタ３０のインクリメント動作に要する時間
は前者が後者の２倍にされる。したがって、表示アドレ
スカウンタ７がサイクリックに計数動作を行っていると
き、タイミング信号φ６０に代えてタイミング信号φ１
２０を選択すると、行カウンタ３０が同一行を指してい
る期間が２倍とされ、且つ、ラインカウンタ１０が同一
ラインを指している期間が２倍にされる。これにより、
その２倍の期間において、ＣＧＲＯＭ１４又はＣＧＲＡ
Ｍ１３から２回同一データが読出される。これによっ
て、縦方向への倍角表示が可能になる。前記行カウンタ
３０はタイミング信号φ１９２０の立ち上がり変化に同
期して（１フレーム期間毎に）リセットされる。前記ラ
インカウンタ１０は３ビットのバイナリカウンタなの
で、本実施例に従えばリセット信号が供給されなくても
よい。尚、図示はしないが、ラインカウンタ１０のビッ
ト数と必要な計数範囲との関係でリセット信号を利用し
なければならない場合には、通常表示時はタイミング信
号φ４８０の立上がり変化に同期してラインカウンタ１
０をリセットし、倍角表示時はタイミング信号φ９６０
の立上がり変化に同期してラインカウンタ１０をリセッ
トすればよい。このとき、タイミング信号φ４８０又は
φ９６０の選択には、前記セレクタ３３と同様に、比較
器３４の出力によって選択動作を行う図示しないセレク
タを用いればよい。

【００２２】ここで図４及び図５を参照しながら前記縦
方向への倍角表示の原理を更に詳述する。図５の通常表
示時の制御タイミング（φ６０選択）と倍角表示時に制
御タイミング（φ１２０選択）の双方において、表示ア
ドレスカウンタ７による００’Ｈ〜０Ｂ’Ｈのインクリ
メント動作は共に同じであり、そのときの行カウンタ３
０の値が表示アドレスカウンタ７の値に合成されてＤＤ
ＲＡＭ９からキャラクタコードが順次読出される。この
ときにおけるコモンシフトレジスタの論理値”１”のビ
ットのシフト動作も、通常表示時と倍角表示時の何れに
おいてもφ６０に同期して行われ、それによるコモン電
極の駆動タイミングも双方で同一にされている。セグメ
ントシフトレジスタ２１，ラッチ回路２２の動作も通常
表示時と倍角表示時の何れにおいてもタイミング信号
φ，φ６０に同期して行われ、それによるセグメント電
極に対する駆動タイミングも双方で同一にされている。
通常表示時と倍角表示時の相違点は、ラインカウンタ１
０のインクリメント動作であり、タイミング信号φ１２
０に同期される倍角表示時はタイミング信号φ６０に同
期される倍角表示時に比べてインクリメントまでの期間
が２倍にされる。したがって、図４に例示されるよう
に、通常表示時にラインアドレスが２ライン分変化され
る期間において、倍角表示時ではラインアドレスは同一
ラインとされ、結果的に、縦方向に倍角表示が行われ
る。このとき、前記行カウンタ３０はラインカウンタ１
０の出力が０７’Ｈ〜００’Ｈに変化するタイミングを
以てインクリメントされるから縦方向への倍角表示の期
間当該倍角表示されるべきキャラクタコードがＤＤＲＡ
Ｍ９から読出されるようになる。

【００２３】前記セレクタ３３を制御することによって
どの表示行を倍角表示にするかを選択できる。図１にお
いてインストラクションレジスタ群５には倍角を行う表
示行を指定するための倍角表示行指定レジスタ３１を備
える。倍角表示行指定レジスタ３１には、ＣＰＵ１がシ
ステムインターフェース４を介して所望の表示行を設定
することができる。倍角表示行指定レジスタ３１に設定
された値は前記行カウンタ３０の出力と比較され、行カ
ウンタ３０が指す現在の表示行が倍角表示行指定レジス
タ３１に設定された表示行に一致するとき、セレクタ３
３は前記タイミング信号φ１２０を選択する。所望の表
示行に対する倍角表示は、倍角表示行指定レジスタ３１
に情報を書き込むだけでよく、倍角表示用のキャラクタ
コ−ドと倍角表示を行わない通常表示用キャラクタコ−
ドは同一であり、ＤＤＲＡＭ９内のキャラクタコ−ドデ
−タを書き替える必要はない。

【００２４】前記ＣＰＵ１は倍角表示を行う表示行を倍
角表示指定レジスタ３１にセットする。図３に示される
ように、倍角表示指定レジスタ３１は各表示行単位に倍
角表示指定てきるように、制御ビットは表示行毎に独立
している。例えば倍角表示指定レジスタ３１中のＤＬ１
ビットに”１”をセットすれば第１行目を倍角制御して
表示し、ＤＬ１ビットに”０”をセットすれば倍角制御
せずに通常表示する。同様にＤＬ２、ＤＬ３、ＤＬ４ビ
ットはそれぞれ第２行目、第３行目、第４行目の倍角表
示を各々独立に制御する。図３の例では４行表示に対
し、各々独立した４ビットの倍角指定用制御ビットを持
っているが、表示行単位に倍角指定ができれば、全ての
表示行に対して前記制御ビットを設ける必要はない。本
実施例では理解を容易にするために、縦方向への表示画
面のスクロールについての説明は省略しているが、仮に
スクロール機能がサポートされている場合には、第４行
目に倍角指定をしても、画面をスクロールさせることに
よって第４行目全体を倍角表示させることができる。ス
クロール機能がサポートされていない場合には、ＤＬ１
〜ＤＬ３に対して何れか１つだけ”１”を設定すること
と、ＤＬ１，ＤＬ２の双方に”１”を設定することこと
を許容すればよい。

【００２５】次に液晶表示制御装置２の全体的な動作を
説明する。ラインカウンタ１０は各キャラクタの表示ラ
インを生成する。例えば５×８ドットのキャラクタを表
示する場合、倍角表示を行わない通常表示時には、ライ
ンカウンタは各表示ライン毎に００’Ｈ〜０７’Ｈまで
順次インクリメントする。また倍角表示を行う場合、ラ
インカウンタ１０は２表示ライン毎に００’Ｈ〜０７’
Ｈまでインクリメントするので、１キャラクタを構成す
る表示ライン数は図４に示されるように１６ラインとな
る。なおコモンシフトレジスタ１９は倍角表示の有無に
係わらず、各表示ライン毎に順次シフトし、液晶表示パ
ネル３を時分割に駆動する。

【００２６】表示アドレスカウンタ７はＤＤＲＡＭ９内
のキャラクタコードを読み出すためのＤＤＲＡＭアドレ
スを生成する。例えば５×８ドットのキャラクタを表示
する場合、倍角表示を行わない通常表示時には、表示ア
ドレスカウンタ７は各表示ライン毎にＤＤＲＡＭアドレ
スを繰り返し８回生成し、ＤＤＲＡＭ９を８回アクセス
する。また倍角表示を行う場合、表示アドレスカウンタ
７は各表示ライン毎にＤＤＲＡＭアドレスを繰り返し１
６回生成し、ＤＤＲＡＭ９を１６回アクセスする。

【００２７】ＤＤＲＡＭ９から読み出されたキャラクタ
コードとラインカウンタ１０の出力値はＣＧアドレス発
生回路１１で合成され、ＣＧＲＡＭ１３又はＣＧＲＯＭ
１４にアドレスとして供給される。例えばキャラクタコ
ードが８ビット（２５６種分）、ラインカウンタ１０が
３ビット（８ライン分）とするとＣＧアドレス発生回路
１１の出力は計１１ビットとなる。倍角表示を行わない
通常表示では、ラインカウンタ１０は各表示ライン毎に
インクリメントされるのでＣＧＲＯＭ１４又はＣＧＲＡ
Ｍ１３の出力は倍角されずにキャラクタパターンが読み
出される。また倍角表示では、ラインカウンタ１０は２
表示ライン毎にインクリメントされるのでＣＧＲＯＭ１
４又はＣＧＲＡＭ１３から同一のラインパターンが２回
ずつ繰り返し読み出される。ＣＧＲＯＭ１４又はＣＧＲ
ＡＭ１３から読み出されたキャラクタフォントのパター
ンデータはセレクタ回路１５、並直変換回路１６、セグ
メントシフトレジスタ２１、ラッチ回路２２を経由して
セグメントＬＣＤドライバ２３より出力される。

【００２８】図６に倍角表示行指定レジスタ３１を用い
て、一部の表示行のみを選択的に倍角表示した場合のラ
インカウンタ１０の動作タイミング例が示される。図６
の（a）は倍角表示を行わないで通常の４行表示を行う
時の動作例、図６の（ｂ）は１行目と２行目を通常表示
し３行目のみを倍角表示指定した時の動作例、図６の
（ｃ）では１行目と３行目を通常表示し２行目のみを倍
角表示指定した時の動作例、図６の（ｄ）では１行目と
２行目を同時に倍角表示指定した時の動作例を示す。図
７は図６の（a）に、図８は図６の（ｂ）に、図９は図
６の（ｃ）に、図１０は図６の（ｄ）に、夫々対応され
る動作時における実際に液晶表示パネル３の表示状態と
倍角表示行指定レジスタ３１の設定状態が示される。

【００２９】図１１及び図１２にはＣＧＲＯＭ１４のキ
ャラクタフォントパターンの一例が示される。ＣＧＲＯ
Ｍ１４又はＣＣＲＡＭ１３はＤＤＲＡＭ９から読み出さ
せるキャラクタコードとラインカウンタ１０のカウンタ
値をアドレスとして入力することにより、対応されるキ
ャラクタパターンのデータを出力する。尚、ＤＤＲＡＭ
９から読出されるキャラクタコードデータの内、上位４
ビットが００００のコードはＣＧＲＡＭ１３のアドレス
に割り当てられている。その場合、キャラクタコードデ
ータの下位側４ビットの内の上位側第４ビット目は無視
され、実際にはＣＧＲＡＭ１３は８種類のキャラクタパ
ターンを格納可能にされている。

【００３０】上記実施例によれば以下の作用効果があ
る。〔１〕通常表示では一つのキャラクタフォントに対
し各表示ライン毎に５ドットのパタ−ンをＣＧＲＡＭ１
３又はＣＧＲＯＭ１４からト−タル８回読み出して、１
つのキャラクタフォントを表示する。倍角表示では一つ
のキャラクタフォントに対し各表示ライン毎に５ドット
のパタ−ンを繰り返して２回づつト−タル１６回前記Ｃ
ＧＲＡＭ１３又はＣＧＲＯＭ１４から読み出して１つの
倍角キャラクタフォントを表示する。更に、ＣＰＵ１か
ら書き替え可能な倍角表示行指定レジスタ３１を供え、
当該レジスタ３１は、倍角表示を行う任意の表示行を単
数若しくは複数行指定できる制御ビットを有する。現在
の表示行を示す行カウンタ３０の値が前記制御ビットで
指定される表示に一致したとき前記倍角表示を行う。し
たがって、任意の表示行に対してのみ選択的に垂直方向
に倍角表示を行うことができる。

【００３１】〔２〕ＣＰＵ１にとって必要な倍角表示の
制御は倍角表示行指定レジスタへの制御情報の書込みだ
けであり、ＣＰＵ１は倍角表示に伴いＤＤＲＡＭ９内の
キャラクタコ−ドを書き替える必要はないから、ＣＰＵ
１若しくはそののソフトウェアに負担をかけることなく
任意行に対して倍角表示を行うことができる。

【００３２】〔３〕上記により、ＣＧＲＡＭ１３または
ＣＧＲＯＭ１４に倍角表示専用のキャラクタフォントパ
タ−ンを内蔵する必要はなく、さらに通常表示と倍角表
示でキャラクタコ−ドを別々に割り当てる必要もないた
め、情報容量を増やさずに倍角表示を実現できる。更に
フレームバッファメモリのようなビットマップ用のＲＡ
Ｍも必要性としない。これにより、液晶表示制御装置の
大型化や部品点数の増大という事態を引き起こすことな
く、倍角表示を行うことができる。

【００３３】〔４〕上記により、ドットマトリクス方式
によるキャラクタ表示のための表示制御装置のように、
小型携帯機器に適用され、また表示エリアに制約がある
場合、限られた小さな表示画面内に重要な情報を随時倍
角で表示することで表示を見易くすることができる。

【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えばフ
ォントのドット構成、１フレームのサイズ、表示行数、
表示桁数等は適宜変更することができる。また、コモン
電極の駆動手法も上記実施例のようにＣＯＭ１〜ＣＯＭ
３２の順番に行うことに限定されない。例えば１フォン
と８ラインとすると、各表示行に対して順次第１ライン
〜第８ラインを駆動するようにしてもよい。その場合に
は表示アドレスカウンタ７の計数動作もそれに対応され
る。換言すれば、表示アドレスカウンタ７は表示位置に
応じてキャラクタコードを読み出すためのアドレス信号
の一部を生成する。また倍角表示は表示全体の中で完全
任意に指定できることに限定されない。また、倍角表示
は実施例のような縦方向の２倍表示に限定されず３倍以
上にすることも可能である。上記実施例に従えば、セレ
クタ３３で選択可能な信号周期を変更すればよい。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である液晶表
示制御装置に適用した場合について説明したが、本発明
はそれに限定されるものではなく、例えば蛍光表示管の
表示制御、プラズマディスプレイの表示制御など各種表
示装置の表示駆動駆動制御に広く適用することができ
る。

【００３６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３７】通常表示では一つのキャラクタフォントに
対し各表示ライン毎にパタ−ンをキャラクタメモリから
１回読み出して、１つのキャラクタフォントを表示す
る。倍角表示では一つのキャラクタフォントに対し各表
示ライン毎にパタ−ンを繰り返し複数回づつキャラクタ
メモリから読み出して１つの倍角キャラクタフォントを
表示することができる。

【００３８】倍角表示行指定手段に倍角表示を行う任意
の表示行を単数若しくは複数行指定すれば、現在の表示
行を示す行カウンタの値が倍角表示行指定手段で指定さ
れた表示に一致したとき前記倍角表示を行うことができ
る。

【００３９】したがって、任意の表示行に対してのみ選
択的に垂直方向に倍角表示を行うことができる。ＣＰＵ
にとって必要な倍角表示の制御は倍角表示行指定手段へ
の制御情報の書込みだけであり、ＣＰＵは倍角表示に伴
い表示メモリ内のキャラクタコ−ドを書き換えることを
要しない。これにより、ＣＰＵに負担をかけることなく
任意行に対して倍角表示を行うことができる。

【００４０】更に、キャラクタメモリには倍角表示専用
のキャラクタフォントパタ−ンを内蔵する必要はなく、
さらに通常表示と倍角表示でキャラクタコ−ドを別々に
割り当てる必要もないため、情報容量を増やさずに倍角
表示を実現できる。そして、フレームバッファメモリの
ようなビットマップ用のＲＡＭも必要性とせず、内部の
ハードウェアも簡略化できる。

【００４１】それらにより、液晶表示制御装置の大型化
や部品点数の増大という事態を引き起こすことなく、倍
角表示を行うことができる。そして、ドットマトリクス
方式によるキャラクタ表示のための表示制御装置のよう
に、小型携帯機器に適用され、また表示エリアに制約が
ある場合、限られた小さな表示画面内に重要な情報を随
時倍角で表示することで表示を見易くすることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る液晶表示制御装置を適
用した液晶表示システムのブロック図である。

【図２】表示アドレスカウンタ、行カウンタ及びライン
カウンタによるアドレス生成機能の概略説明図である。

【図３】指定した表示行を選択的に倍角表示するための
ＣＧＲＡＭ，ＣＧＲＯＭのアドレス生成までの一例を示
す詳細説明図である。

【図４】指定した表示行を選択的に倍角表示するために
生成されたＣＧＲＡＭ，ＣＧＲＯＭのアドレスを用いた
倍角表示の一例を示す詳細説明図である。

【図５】倍角表示を行わない通常表示時と倍角表示時の
表示アドレスカウンタ、コモンシフトレジスタ、ライン
カウンタの一例動作タイミングチャートである。

【図６】倍角表示行指定レジスタ３１を用いて一部の表
示行のみを選択的に倍角表示した場合のラインカウンタ
の動作を、倍角表示を行わないで通常の４行表示を行う
場合（ａ）、１行目と２行目を通常表示し３行目のみを
倍角表示する場合（ｂ）、１行目と３行目を通常表示し
２行目のみを倍角表示する場合（ｃ）、１行目と２行目
を同時に倍角表示する場合（ｄ）に夫々分けて示したタ
イミングチャートである。

【図７】図６の（a）に対応される動作時における実際
の液晶表示パネルの表示状態と倍角表示行指定レジスタ
の設定状態を示す説明図である。

【図８】図６の（ｂ）に対応される動作時における実際
の液晶表示パネルの表示状態と倍角表示行指定レジスタ
の設定状態を示す説明図である。

【図９】図６の（ｃ）に対応される動作時における実際
の液晶表示パネルの表示状態と倍角表示行指定レジスタ
の設定状態を示す説明図である。

【図１０】図６の（ｄ）に対応される動作時における実
際の液晶表示パネルの表示状態と倍角表示行指定レジス
タの設定状態を示す説明図である。

【図１１】一部のキャラクタフォントパターンとそのキ
ャラクタコードの一例を示す説明図である。

【図１２】残りのキャラクタフォントパターンとそのキ
ャラクタコードの一例を示す説明図である。

【符号の説明】

１ ＣＰＵ（セントラル・プロセッシング・ユニット） ２ 液晶表示制御装置 ３ 液晶表示パネル ５ インストラクションレジスタ群 ６ ＣＰＵアドレスカウンタ ７ 表示アドレスカウンタ ９ 表示デ−タＲＡＭ（ＤＤＲＡＭ） １０ ラインカウンタ １１ ＣＧアドレス発生回路 １３ キャラクタジェネレ−タＲＡＭ（ＣＧＲＡＭ） １４ キャラクタジェネレ−タＲＯＭ（ＣＧＲＯＭ） １８ タイミング発生回路 ３０ 行カウンタ ３１ 倍角表示行指定レジスタ ３３ セレクタ ３４ 比較器 φ、φ５、φ６０、φ１２０、φ４８０、φ１９２０
タイミング信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柳田 広宣 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 坂巻 五郎 東京都小平市上水本町５丁目20番１号 株式会社日立製作所 半導体事業部内 (56)参考文献 特開 昭57−53786（ＪＰ，Ａ) 特開 昭57−141688（ＪＰ，Ａ) 特開 昭59−61874（ＪＰ，Ａ) 特開 昭61−15185（ＪＰ，Ａ) 特開 昭63−113598（ＪＰ，Ａ) 特開 平７−152339（ＪＰ，Ａ) 実開 昭63−57697（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/20 - 3/36 G09G 5/22 - 5/32

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 パタ−ンに対応するコ−ドデ−タを記憶
   する表示メモリと、 複数のパタ−ンを格納するメモリと、 パタ−ンを水平方向に複数桁数且つ垂直方向に複数行数
   を以て表示可能な表示画面の表示位置に合わせ前記表示
   メモリから前記コードデータを読み出し、読み出された
   コ−ドデ−タをアドレスの一部として前記メモリからパ
   タ−ンのデータを読み出し制御するアドレス制御手段
   と、 前記アドレス制御手段にてメモリから読出されたパタ−
   ンのデータに基づいて前記表示位置のドットマトリクス
   状に配置された各画素の点灯及び非点灯を制御してパタ
   −ンを表示させる表示駆動回路と、 倍角表示を行う表示行を指定する倍角表示行指定手段を
   有し、前記表示画面の任意行の表示位置に対し、同一パ
   タ−ンのデータの読み出しを前記同一パタ−ンのライン
   毎に複数回行うための前記表示メモリとメモリのアドレ
   スを前記アドレス制御手段に生成させる倍角表示制御手
   段とを有する表示制御装置において、 前記アドレス制御手段は、前記パターンのラインアドレ
   スを計数するラインカウンタと、前記ラインカウンタの
   インクリメント動作による出力値が初期値に戻される毎
   に計数し、前記出力値を比較手段に供給する行カウンタ
   とを有し、 前記倍角表示指定手段が指定する倍角表示を行う表示行
   は、前記表示制御装置の外部より書き換え可能であり、 前記倍角表示制御手段は、前記倍角表示指定手段が指定
   する行と、前記行カウンタが示す行とが一致するか否か
   を前記比較手段により検出し、前記比較手段の出力結果
   に応じて前記倍角表示指定手段が指定する行の倍角表示
   を行うことを特徴とする表示制御装置。
2. 【請求項２】 前記倍角表示制御手段は、記憶手段を備
   え、該記憶手段に設定された表示行に対してのみ倍角表
   示を行うものであることを特徴とする請求項１記載の表
   示制御装置。
3. 【請求項３】 前記記憶手段を外部から書き換え可能に
   するインタフェース手段を備えて成るものであることを
   特徴とする請求項２記載の表示制御装置。
4. 【請求項４】 前記アドレス制御手段は、前記ラインカ
   ウンタが次の値にインクリメントされるまでの間に計数
   動作される表示アドレスカウンタと、前記行カウンタの
   値を上位側アドレスとし前記表示アドレスカウンタの値
   を下位側アドレスとして前記表示メモリに供給する第１
   のアドレス供給手段と、該第１のアドレス供給手段から
   与えられるアドレス信号によって表示メモリから読み出
   されるコードデータと前記ラインカウンタから出力され
   るラインアドレスを前記メモリに供給する第２のアドレ
   ス供給手段を備えて成り、 前記倍角表示制御手段は、前記ラインカウンタによる計
   数動作の間隔時間を規定するタイミング信号を通常表示
   用と倍角表示用との中から選択させる選択手段を含んで
   成り、 前記選択手段は、前記比較手段と接続され、前記比較手
   段の出力結果に応じて前記通常表示用と倍角表示用のタ
   イミング信号を出力することを特徴とする請求項１記載
   の表示制御装置。