JP2008139792A - 蛍光表示管の制御装置 - Google Patents

Abstract

【課題】低処理速度なるマイコンを用いて、種々のＶＦＤを制御できる汎用性を有し、高速な処理を可能とする蛍光表示管の制御装置を提供することを目的とする。
【解決手段】表示データを生成するＣＰＵ２１と、ＣＰＵ２１から割込処理によって出力される表示データをシリアルデータＳＤに変換するとともに、シリアルデータＳＤに同期するクロック信号ＣＫを生成するシリアルコントローラ２２と、ラッチ信号ＬＡＴとブランク信号ＢＬＫとを発生するタイマカウンタ２３と、蛍光表示管の電極を駆動する駆動信号を発生するドライバ３０と、を備えるものとし、タイマカウンタ２３は、シリアルコントローラ２２からのクロック信号ＣＫに同期してラッチ信号ＬＡＴおよびブランク信号ＢＬＫを出力するようにして、ＣＰＵ２１の負担を軽減した。
【選択図】図１

Description

本発明は、蛍光表示管の制御装置に関する。

文字や画像を人が視認することを可能とする蛍光表示管（ＶＦＤ）が産業上の種々の用途に用いられている（例えば、特許文献１、特許文献２、非特許文献１を参照）。そして、このようなＶＦＤは制御装置によって、ＶＦＤのアノード、グリッドを制御されるようにして、ＶＦＤの表示内容を変化させる。従来のＶＦＤの制御装置（以下、制御装置と省略する）には、ゲートアレイまたは１（ワン）チップマイコンが用いられている。

これらの制御装置は、外部機器であるホスト機器から送出される制御信号に基づいて、制御装置の内部で表示データを個々のＶＦＤに合わせて生成し、表示データをＶＦＤに送出する処理の機能を有するものである。ここで、表示データをＶＦＤに送る処理は、所定の時間毎におこない、ＶＦＤのちらつきが生じるのを避ける必要がある。
特開平１−１３７３１５号公報 特開平９−２８８４７５号公報 岸野隆雄編、「蛍光表示管」、初版、日本国、産業図書株式会社、平成２年１０月３１日

しかしながら、近年は、ＶＦＤの高細精度化等によって表示データの情報量が増加する傾向がある。このような制御装置をゲートアレイで構成する場合には、ホスト機器から送出される制御信号の受信の処理、個々のＶＦＤに合わせた表示データの生成の処理、表示データをＶＦＤに送出する処理等、の各々の処理は並列処理が可能であり、その処理速度には何ら問題がない。しかしながら、近年はＶＦＤに表示される画像内容の態様も複雑化し、ホスト機器とのインターフェイスの機能も高度化してきた。このために、開発の時間が長くなり、仕様の変更がマイコンのプログラム変更に較べて困難であり、特定のＶＦＤに対応して開発されたゲートアレイの流用も困難であるために、ＶＦＤ毎にゲートアレイを開発して製造する場合には、ユーザの要求に対応できないという問題が生じている。

一方、マイコンを用いる場合には、上述した不具合は解決できるものの、ホスト機器から送出される制御信号の受信の処理、表示データをＶＦＤに送出する処理は、原則として、所定時間毎の割込処理をおこなう必要があり、これらの処理とメインループでおこなわれる個々のＶＦＤに合わせた表示データの生成の処理との処理時間の整合性を確保することは、ＶＦＤの高細精度化がますます要求されるにつれて困難となっている。例えば、低価格（低速）の１チップマイコン、すなわち、中央演算装置における処理速度が遅い１チップマイコンを用いる場合には表示データをＶＦＤに送出する処理の速度が遅く、所定の割込時間毎の処理が維持できなくなるという事態も生じてしまい、この場合にはＶＦＤの画像のちらつきが発生してしまう。

このような事態の発生を防止するために、１チップマイコンを高速なものとして対処する方法、または、１チップマイコンに含まれる周辺機器を強化して対処する方法が考えられる。このような解決方法によれば上述した処理速度の問題は解決するが、制御装置のコストは高額なものとなってしまい、ＶＦＤ装置の産業上の利用分野が狭いものとなってしまう。さらに、ゲートアレイとマイコンとを組み合わせることが考えられるが、この場合においても、結果的には高価なものとなってしまう。

本発明は、上述した課題を解決して、低価格で低処理速度なる中央演算装置を用いて、種々のＶＦＤを制御できる汎用性を有し、高速な処理を可能とする制御装置を提供することを目的とする。

本発明の蛍光表示管の制御装置は、蛍光表示管に表示する内容を制御する蛍光表示管の制御装置において、前記蛍光表示管に表示する内容に対応する表示データを生成する中央演算装置と、前記中央演算装置から割込処理によって出力される前記表示データをシリアルデータに変換するとともに、前記シリアルデータに同期するクロック信号を生成するシリアルコントローラと、前記シリアルデータの区切を示すラッチ信号と前記蛍光表示管を発光させるタイミングを制御するブランク信号とを発生するタイマカウンタと、前記シリアルデータと前記クロック信号と前記ラッチ信号と前記ブランク信号とが入力されて前記蛍光表示管の電極を駆動する駆動信号を発生するドライバと、を備え、前記タイマカウンタは、前記シリアルコントローラからの前記クロック信号に同期して前記ラッチ信号および前記ブランク信号を出力する。

この蛍光表示管の制御装置では、中央演算装置とシリアルコントローラとタイマカウンタとドライバとを備える。中央演算装置で表示データを生成する。また、シリアルコントローラは、中央演算装置から割込処理によって出力される表示データをシリアルデータに変換するとともに、このシリアルデータに同期するクロック信号を生成する。また、タイマカウンタは、シリアルデータの区切を示すラッチ信号と蛍光表示管を発光させるタイミングを制御するブランク信号とを発生する。また、ドライバはシリアルデータとクロック信号とラッチ信号とブランク信号とが入力されて蛍光表示管の電極を駆動する駆動信号を発生する。ここで、タイマカウンタは、シリアルコントローラからのクロック信号に同期してラッチ信号およびブランク信号を出力する。このような構成を採用するので、ラッチ信号およびブランク信号の生成に際して中央演算装置の処理負担とはならず、低速度の中央演算装置によっても表示データを出力する割込処理が適正におこなうことができる。

本発明によれば、低価格で低処理速度なる中央演算装置を用いて、種々のＶＦＤを制御できる汎用性を有し、高速な処理を可能とする制御装置を提供することができる。

本発明を実施するための最良の形態（以下、実施形態という）について説明する。

図１に蛍光表示管装置１０のブロック図を示す。蛍光表示管装置１０は、１チップマイコン２０、ドライバ３０、蛍光表示管（ＶＦＤ）４０を有して構成されている。１チップマイコン２０は、中央演算装置（ＣＰＵ）２１、シリアルコントローラ２２、タイマカウンタ２３、クリスタル発振回路２４を有して構成されている。

ＣＰＵ２１は、いずれも図示しない、演算部、ラム（ＲＡＭ）、ロム（ＲＯＭ）を備えており、演算部はＲＯＭに格納されたプログラムに従って演算を実行する部分であり、ＲＡＭはＣＰＵ２１で取り扱うデータを一時的に格納するものである。また、ＣＰＵ２１は、シリアルコントローラ２２およびタイマカウンタ２３と接続されており、ＣＰＵ２１で処理した結果が、シリアルコントローラ２２に送出され、ＣＰＵ２１によってタイマカウンタ２３の初期設定がなされる。ここで、本実施形態の要部は、シリアルコントローラ２２からタイマカウンタ２３にクロック信号ＣＫを入力する構成を採用している点であるが、クロック信号ＣＫが入力されたタイマカウンタ２３の作用と併せて詳細に後述する。

ここで、ＲＯＭは、例えば、マスクＲＯＭとされており、ＶＦＤ４０を変更した場合には、１チップマイコン２０のシリアルコントローラ２２およびタイマカウンタ２３を変更することなく、このＲＯＭの内容を変更することによって、容易に様々なＶＦＤに適用させることができる。そのために、ゲートアレイを制御装置に採用する場合にはすべてのハードウエアを個々のＶＦＤにあわせて変更しなければならない事情に較べ、１チップマイコンを採用する場合には、プログラムの仕様が決定後に、このＲＯＭの部分のみを変更することによって、より短期間に１チップマイコンのＩＣ化が可能となる。さらに、このＲＯＭをマスクＲＯＭではなくフラッシュＲＯＭとする場合にはさらに、開発終了から製造までの時間の短縮を図ることができる。

シリアルコントローラ２２は、シリアルデータＳＤおよびクロック信号ＣＫを発生して出力する機能を有するハードウエアであり、シリアルデータＳＤはＣＰＵ２１において生成されたパラレルの表示データをシリアルデータとするものである。シリアルデータの内容は、いずれもがシリアルデータであるアノードデータとグリッドデータから構成されている。アノードデータはアノード電極をどのように駆動するかについての情報であり、グリッドデータはグリッド電極をどのように駆動するかについてのデータである。

タイマカウンタ２３は、シリアルコントローラ２２からクロック信号ＣＫが供給されることによって、ラッチ信号ＬＡＴとブランク信号ＢＬＫとを出力する。ここで、ラッチ信号ＬＡＴはシリアルデータＳＤの区切りを示す信号であり、ブランク信号ＢＬＫはＶＦＤ４０の表示（発光）を開始するタイミングを示す信号である、すなわち、ラッチ信号ＬＡＴによって、後述するドライバ３０は、表示データに応じた表示をＶＦＤ４０の所定位置におこなうためのアノード駆動信号３１およびグリッド駆動信号３２を発生させることができ、ＶＦＤ４０を発光させるか否かをブランク信号ＢＬＫによって制御できるものである。また、シリアルデータＳＤの１シリアルデータ分の最後の１ビットと、ラッチ信号ＬＡＴおよびブランク信号ＢＬＫとの位置関係（位相）の同期は、ＣＰＵ２１がおこなうシリアルコントローラ２２およびタイマカウンタ２３の初期設定によって設定される。そして、一旦、設定された後のＶＦＤ４０に表示の動作中においては、この位相の同期状態は維持される。

クリスタル発振回路２４は一定周波数の信号を発振する発振器であり、このクリスタル発振回路２４からの発振信号は、マスタークロックとしてＣＰＵ２１に供給されるとともに、シリアルコントローラ２２に供給され、シリアルコントローラ２２に配されたハードウエアで構成される分周器によってより低い周波数に分周され、後述するクロック信号ＣＫをシリアルコントローラ２２が出力することができるようになされている。

ドライバ３０は、シリアルインターフェイス回路（図示しない）と複数の高電圧駆動器（図示しない）とから構成されている。蛍光表示管４０は、真空管技術を応用した表示素子であり、図示しないカソード電極から飛び出した電子が、図示しないグリッド電極により制御され、図示しないアノード電極に塗布された蛍光体に衝突して発光し、色々な表示を行うものである。ここで、複数のアノード電極の各々は相互に平行に配され、また、複数のグリッド電極の各々は相互に平行に配されている。そして、複数のアノード電極と複数のグリッド電極とは、略、直交するようにされており、ドライバ３０は、ＶＦＤ４０の複数のアノード電極の各々および複数のグリッド電極の各々に電圧を印加するようになされている。このようなＶＦＤ４０の構造およびドライバ３０によるドライブの方式は、いずれも、周知の技術である。

ホスト機器からの蛍光表示管装置１０に対する制御の指令はＣＰＵ２１に入力される。ＣＰＵ２１は、この指令に応じて、予め、定められた手順（プログラム）にしたがって、シリアルコントローラ２２を制御する。ここで、シリアルコントローラ２２の制御は割込み処理とされている。すなわち、ＣＰＵ２１は、シリアルコントローラ２２を所定時間毎に制御する。これによって、その所定時間に同期して、シリアルデータＳＤをドライバ３０に送出する。そして、ドライバ３０は、シリアルデータＳＤを解読して、アノード駆動信号３１とグリッド駆動信号３２とを得て、これをＶＦＤ４０に送出する。この結果として、割込み処理がされる所定時間毎にＶＦＤ４０の蛍光体の発光として表示される画像の内容が変化することとなる。

このようにして、ＶＦＤ４０の発光を制御する割込み処理は、常時おこなわれるものであるので、ＣＰＵ２１として比較的に低価格な比較的に低速度仕様のものを採用する場合には、ＣＰＵ２１は、この割込み処理以外の他の処理をおこなう余裕は殆どないこととなる。すなわち、他の処理によって、割込み処理を定期的におこなうことが阻害され、不定期となる場合には、例えば、ＶＦＤ４０の表示が視覚的にちらついて認識されるという不具合が生じる。

従来の技術においては、ＣＰＵ２１がタイマカウンタ２３を頻繁に制御していたが、本実施形態においては、従来の技術とは異なり、シリアルコントローラ２２が生成するクロック信号ＣＫによってタイマカウンタ２３を制御する構成を採用している。これによって、ＣＰＵ２１は、従来おこなっていた割込み処理以外の他の処理であるタイマカウンタ２３の制御等の処理を頻繁におこなうことはなく、負担を軽減している。つまり、本実施形態では、ＣＰＵ２１は、タイマカウンタ２３の初期設定をするのみであり、この初期設定は、蛍光表示管装置１０に電源を投入した直後など、特殊な場合におこなわれるので、タイマカウンタ２３における処理がＣＰＵ２１における割込み処理の負担となることはなく、ＣＰＵ２１が低速度で処理をおこなう場合においても、蛍光表示管装置１０の動作は良好なものとなる。

図２および図３は、シリアルコントローラ２２から出力されるシリアルデータＳＤおよびクロック信号ＣＫと、タイマカウンタ２３から出力されるラッチ信号ＬＡＴおよびブランク信号ＢＬＫとを示し、これらの各々の信号の相互の時間関係を示すタイミングチャートである。ここで、シリアルデータＳＤは、アノードデータＡＤとグリッドデータＧＤとから構成されるが、シリアルデータＳＤに替えて、アノードデータＡＤとグリッドデータＧＤとの２本に別けてドライバ３０に入力される場合もある。本実施形態の以下の説明では、シリアルデータＳＤは、アノードデータＡＤとグリッドデータＧＤとを含むものとして構成されているものとして説明をおこなう。

図２は、１グリッドデータおよび１アノードデータの組み合わせからなるデータとしてのシリアルデータＳＤの１シリアルデータ分におけるタイミングチャートを示すものである。シリアルデータＳＤに替えてグリッドデータＧＤとアノードデータＡＤとの２つに分ける場合には、図２は１シリアルデータ分に替えて、１グリッドデータ分または１アノードデータ分におけるタイミングチャートを示すものとなる。

図２に示すタイミングチャートについて説明をする。シリアルデータＳＤは、グリッドデータＧＤに続いてアノードデータＡＤが続くものであっても、アノードデータＡＤに続いてグリッドデータＧＤが続くものであってもいずれでも良いものである。ラッチ信号ＬＡＴは１シリアルデータ分の区切りを示すための同期信号であり、ブランク信号ＢＬＫはＶＦＤ４０を蛍光させるか否かを設定する信号である。クロック信号ＣＫはシリアルデータＳＤの１ビット分の区切りを示すための同期信号であるとともに、ラッチ信号ＬＡＴおよびブランク信号ＢＬＫに同期した信号である。

図３に示すタイミングチャートについて説明をする。図３は、図２に示すタイミングチャートをＶＦＤ４０の１画面の範囲まで拡大して１画面分のタイミングチャートを示すものである。図３に示すタイミングチャートは図２に示すタイミングチャートを１画面の範囲に拡大したものであり、基本的な各々の信号の相互の関係は図２におけるものと変わるものではない。

図２、図３に示すようにして、１シリアルデータ分のデータを順次、ドライバ３０で加工して、順次、ドライバ３０からアノード駆動信号、グリッド駆動信号を出力して、ＶＦＤ４０に１画面分の表示をおこなう。この１画面分の表示の内容は、上述したようにホスト機器からの指令に応じてＣＰＵ２１で表示データが生成され、ＶＦＤ４０に表示される内容は、この表示データに応じたものとされている。

図４は、ホスト機器からの指令に従い、図１に示す蛍光表示管装置１０の各部でおこなわれる１シリアルデータ分の処理を示すフローチャートである。このフローチャートは、ＣＰＵ２１でおこなわれるソフトウエア処理のフローと、シリアルコントローラ２２、タイマカウンタ２３でおこなわれるハードウエア処理のフローとをあわせて示すものである。ＣＰＵ２１でおこなうソフトウエア処理には、種々の処理があるが、図４にソフトウエア処理として示すものは、本実施例との関係で重要な処理であるホスト機器からの指令に応じて、ＣＰＵ２１が表示データとしてのアノードデータＡＤとグリッドデータＧＤとを生成して、ＣＰＵ２１がシリアルコントローラ２２に出力をする処理を示す（ステップＳＴ１０１）。この処理はＣＰＵ２１ではメイン処理としておこなわれ、割込み処理を行う以外の時間は常時、ＣＰＵ２１で繰り返しおこなわれる処理である。そして、アノードデータＡＤとグリッドデータＧＤとは上述したようにして、シリアルコントローラ２２からドライバ３０にシリアルデータＳＤとして送られ、さらに、ＶＦＤ４０の複数のアノードの各々を駆動する各々のアノード駆動信号３１、ＶＦＤ４０の複数のグリッドの各々を駆動する各々のグリッド駆動信号３２とされるものである。

図４に示すハードウエア処理の内容を説明する。シリアルコントローラ２２は、クロック信号ＣＫを出力する（ステップＳＴ２０１）。クロック信号ＣＫはシリアルデータＳＤの１ビットに同期するものである。

また、タイマカウンタ２３では、ステップＳＴ２０２においてクロック信号ＣＫをカウントした結果を用いてブランク信号ＢＬＫをＯＮ（オン）（図２、図３では紙面の上のレベル）とするタイミングであるか否か判断する（ステップＳＴ２０３）。ブランク信号ＢＬＫをＯＮとするタイミングである場合には、ブランク信号ＢＬＫをＯＮとしてタイマカウンタ２３から出力する（ステップＳＴ２０４）。ステップＳＴ２０３における判断結果が、ブランク信号ＢＬＫをＯＮとするタイミングでない場合には、ブランク信号ＢＬＫをＯＦＦ（オフ）（図２、図３では紙面の下のレベル）とするタイミングであるか否か判断する（ステップＳＴ２０５）。ブランク信号ＢＬＫをＯＦＦとするタイミングである場合には、ブランク信号ＢＬＫをＯＦＦとしてタイマカウンタ２３から出力する（ステップＳＴ２０６）。このようにして、ブランク信号ＢＬＫとクロック信号ＣＫとを同期させることができる。ここで、ブランク信号ＢＬＫをＯＮするとは、ＶＦＤ４０の表示をする機能を開始するように、ブランク信号ＢＬＫの極性を設定することをいうものである。また、ブランク信号ＢＬＫをＯＦＦするとは、次のブランク信号ＢＬＫのＯＮに備えて、ブランク信号ＢＬＫの極性をＯＮの状態に対して反転させることをいうものである。

また、タイマカウンタ２３では、ステップＳＴ２０２においてクロック信号ＣＫをカウントした結果を用いてラッチ信号ＬＡＴをＯＮ（図２、図３では紙面の上のレベル）とするタイミングであるか否か判断する（ステップＳＴ２０７）。ラッチ信号ＬＡＴをＯＮとするタイミングである場合には、ラッチ信号ＬＡＴをＯＮとしてタイマカウンタ２３から出力する（ステップＳＴ２０８）。ステップＳＴ２０７における判断結果が、ラッチ信号ＬＡＴをＯＮとするタイミングでない場合には、ラッチ信号ＬＡＴをＯＦＦ（図２、図３では紙面の下のレベル）とするタイミングであるか否か判断する（ステップＳＴ２０９）。ラッチ信号ＬＡＴをＯＦＦとするタイミングである場合には、ラッチ信号ＬＡＴをＯＦＦとしてタイマカウンタ２３から出力する（ステップＳＴ２１０）。このようにして、ラッチ信号ＬＡＴとクロック信号ＣＫとを同期させることができる。ここで、ラッチ信号ＬＡＴをＯＮするとは、１シリアルデータ分の区切りを示す機能を開始するように、ラッチ信号ＬＡＴの極性を設定することをいうものである。また、ラッチ信号ＬＡＴをＯＦＦするとは、次のラッチ信号ＬＡＴのＯＮに備えて、ラッチ信号ＬＡＴの極性をＯＮの状態に対して反転させることをいうものである。

上述した、フローにおける特徴点は、ブランク信号ＢＬＫおよびラッチ信号ＬＡＴの制御をシリアルコントローラ２２からクロック信号ＣＫを供給されるタイマカウンタ２３でおこなう点であり、ＣＰＵ２１の負担にはならない点である。この点が従来の技術として後述する図９に示す処理と大きく異なる点である。本実施形態においてはＣＰＵ２１のタイマカウンタ２３に対する処理は、例えば、電源の投入後における初期設定として、ブランク信号ＢＬＫおよびラッチ信号ＬＡＴのパルス幅の設定等であり、蛍光表示管装置１０が動作開始し、表示データを刻々処理してＶＦＤ４０に表示する過程では、ＣＰＵ２１においてタイマカウンタ２３に関する処理を原則的におこなうことはないので、ＣＰＵ２１の処理負担は軽減される。例外としては、例えば、ホスト機器から、ブランク信号ＢＬＫおよびラッチ信号ＬＡＴのパルス幅の設定の変更の指令がある場合には動作開始後にＣＰＵ２１がタイマカウンタ２３を制御することとなる。また、ブランク信号ＢＬＫおよびラッチ信号ＬＡＴのパルス幅の設定は、後述するようにカウンタによってＯＮのタイミングとＯＦＦのタイミングとを設定することによっておこなわれる。

図５は、１画面分のデータを処理するフローチャートである。１画面分の出力を終えたか否かを判断する（ステップＳＴ３０１）。ここで、１画面分の処理を終了したか否かはタイマカウンタ２３でクロック信号ＣＫをカウントすることによりおこなわれる。そして、所定のカウント数に達したら出力データをＶＦＤの次の画面の先頭の新しいデータであるとして、出力データを先頭のものとする（ステップＳＴ３０２）。

図６は、ＣＰＵ２１がおこなうタイマカウンタ２３の初期設定の処理を説明するフローチャートである。タイマとして機能させるかカウンタとして機能させるかを設定する（ステップＳＴ４０１）。本実施形態ではカウンタとして機能するように設定される。出力設定第１カウンタが一定カウント後（出力設定第１所定数をカウント後）、出力信号をＯＮ（図２、図３では紙面の上のレベル）するように設定する。出力信号１は本実施形態では、ラッチ信号ＬＡＴとしている（ステップＳＴ４０２）。また、出力設定第２カウンタが一定カウント後（出力設定第２所定数をカウント後）、出力信号２がＯＮするように設定する（ステップＳＴ４０３）。出力信号２は本実施形態では、ブランク信号ＢＬＫとしている。また、出力設定第３カウンタが一定カウント後（出力設定第３所定数をカウント後）、出力信号３がＯＦＦするように設定する（ステップＳＴ４０４）。出力信号３は本実施形態では、特に、アサインしていない。ここで、出力設定第１カウンタは出力設定第１所定数をカウント後に出力信号をＯＮとし、出力設定第２カウンタは出力設定第２所定数をカウント後に出力信号２をＯＮとし、出力設定第３カウンタは出力設定第３所定数をカウント後に出力信号３をＯＦＦとするように設定したが、出力設定第１カウンタないし出力設定第３カウンタのいずれについても、出力信号の極性をＯＮまたはＯＦＦのいずれに設定するかは、ＣＰＵ２１から任意に設定できるものである。すなわち、出力設定第１カウンタないし出力設定第３カウンタは、その各々が、各々の所定数をカウントした直後に、それ以前がＯＮであればＯＦＦ、それ以前がＯＦＦであればＯＮと、出力信号１ないし出力信号３の各々の出力信号の極性をそれ以前の極性に対して反転させる。

ここで、カウントした直後とは、出力信号１ないし出力信号３を送出するためのハードウエアの時間遅れも直後の概念に含まれるものである。また、出力設定カウンタである、出力設定第１カウンタ、出力設定第２カウンタ、出力設定第３カウンタの各々の出力設定カウンタのカウントスタートのタイミングは、リセットカウンタによって決定される。すなわち、このリセットカウンタがクロック信号ＣＫの数をカウントして、常時、一定の周期で、上述したすべての出力設定カウンタに対してリセット信号（出力設定カウンタリセット信号）を供給してリセットのタイミングを定める。このために、出力設定第１カウンタないし出力設定第３カウンタの設定カウント数を異なる値に設定する場合、出力設定第１カウンタないし出力設定第３カウンタが、各々の所定数をカウント直後から得られる出力信号である出力信号１ないし出力信号３の各々の極性をＯＮまたはＯＦＦのいずれの極性に設定する場合であっても、各々の出力設定カウンタがシリアルデータＳＤの１シリアルデータ分の周期に同期して動作するようになされる。ここで、シリアルデータＳＤの位相とリセットカウンタのリセットのタイミングとは予め、位相関係が設定されており、１シリアルデータ分の最後の１ビットデータに同期して、リセットカウンタのリセットがなされる。シリアルデータＳＤの位相とリセットカウンタのリセットのタイミングとはＣＰＵ２１から設定するようにすることもできる。

出力保持カウンタは、出力設定カウンタが出力設定所定数のカウントを終了した直後にカウントを開始し、出力保持カウンタに設定される出力保持所定数のカウントを終了時（オーバーフロー時）に出力信号を反転させるカウンタである。例えば、出力信号１および出力信号２については、オーバーフロー時に各々の出力信号をＯＦＦ（図２、図３では紙面の下のレベル）とする。すなわち、出力保持カウンタは、出力保持第１カウンタないし出力保持第３カウンタから構成され、出力保持第１カウンタによって制御される出力信号１は、出力設定第１カウンタに同期（出力設定第１カウンタが出力設定第１所定数のカウントを終了することに同期）してＯＮとされ、出力保持第１所定数をカウントした直後にＯＦＦとされる（ステップＳＴ４０５）。出力信号１は上述したように、ラッチ信号ＬＡＴとしている。また、出力保持第２カウンタによって制御される出力信号２は、出力設定第２カウンタに同期（出力設定第２カウンタが出力設定第２所定数のカウントを終了することに同期）してＯＮとされ、出力保持第２所定数をカウント後にＯＦＦとされる（ステップＳＴ４０６）。出力信号２は上述したように、ブランク信号ＢＬＫとしている。また、出力保持第３カウンタによって制御される出力信号３は、出力設定第３カウンタに同期（出力設定第３カウンタが出力設定第３所定数のカウントを終了することに同期）してＯＦＦとされ、出力保持第３所定数をカウント後にＯＮとされる（ステップＳＴ４０７）。すなわち、出力保持第１カウンタないし出力保持第３カウンタは、その各々の所定数をカウントした直後に出力信号１ないし出力信号３の各々の極性を反転する。

ここで、カウントした直後とは、出力信号１ないし出力信号３を送出するためのハードウエアの時間遅れも直後の概念に含まれるものである。また、出力保持第１所定数ないし出力保持第３所定数の各々は、出力信号１ないし出力信号３によって制御されるハードウエアの動作を確実にするためのＯＮまたはＯＦＦの状態を保持する時間に対応して、各々のカウント数の設定がなされるものである。上述の初期設定の内容はホスト機器からＣＰＵ２１にコマンドを送ることによって自由に設定できるので、汎用性、適応性を高いものとできる。すなわち、出力保持第１所定数のカウント数に対応した時間が、ラッチ信号ＬＡＴがＯＮとなるパルス幅であり、出力保持第２所定数のカウント数に対応した時間が、ブランク信号ＢＬＫがＯＮとなるパルス幅である。また、出力保持第３所定数のカウント数に対応した時間が、出力信号３がＯＦＦとなるパルス幅である。

図７は、図６で示すタイマカウンタ２３の初期設定の処理の後におこなう、タイマカウンタ２３の処理を説明するフローチャートである。まず、出力保持カウンタがオーバーフローしているか否かを判断する（ステップＳＴ５０１）。出力保持第１カウンタがオーバーフローしている場合には、出力信号１（本実施形態ではラッチ信号ＬＡＴ）をＯＦＦとし（ステップＳＴ５０２）、出力保持第２カウンタがオーバーフローしている場合には、出力信号２（本実施形態ではブランク信号ＢＬＫ）をＯＦＦとし（ステップＳＴ５０３）、出力保持第３カウンタがオーバーフローしている場合には、出力信号３をＯＮとする（ステップＳＴ５０４）。

出力保持カウンタがオーバーフローしていない場合には、出力信号１がＯＮタイミング（出力設定第１カウンタが出力設定第１所定数をカウントした後のＯＮの時間）であるか否かを判断して（ステップＳＴ５０５）、出力信号１がＯＮタイミングである場合には出力信号１をＯＮとする（ステップＳＴ５０６）。出力信号１がＯＮタイミングである場合ではない場合または、ステップＳＴ５０６における処理をした後に、出力信号２がＯＮタイミング（出力設定第２カウンタが出力設定第２所定数をカウントした後のＯＮの時間）であるか否かを判断して（ステップＳＴ５０７）、出力信号２がＯＮタイミングである場合には出力信号２をＯＮとする（ステップＳＴ５０８）。出力信号２がＯＮタイミングである場合ではない場合または、ステップＳＴ５０８における処理をした後に、出力信号３がＯＦＦタイミング（出力設定第３カウンタが出力設定第３所定数をカウントした後のＯＦＦの時間）であるか否かを判断して（ステップＳＴ５０９）、出力信号３がＯＦＦタイミングである場合には出力信号３をＯＦＦとする（ステップＳＴ５１０）。出力信号１がＯＦＦタイミングである場合ではない場合または、ステップＳＴ５１０における処理をした後に、処理は終了する。

図８は、このようにして出力されたタイマカウンタ２３からの出力を示すものである。図８の上段から順に、クロック信号ＣＫ（ｃｌｏｃｋ）、出力信号１（ＯＵＴ１：本実施形態ではラッチ信号ＬＡＴ）、出力信号２（ＯＵＴ２：本実施形態ではブランク信号ＢＬＫ）、出力信号３（ＯＵＴ３：本実施形態では未使用）、出力信号４（ＯＵＴ４：本実施形態では未使用）の各々を示すものである。出力信号３はラッチ信号ＬＡＴおよびブランク信号ＢＬＫよりも遅れて信号が変化する信号であり、出力信号４はブランク信号ＢＬＫと出力３とのＯＲの信号である。このように、タイマカウンタ２３に配された、いずれもがハードウエアで構成されたカウンタである１または複数の出力設定カウンタおよび１または複数の出力保持カウンタのカウント値を設定することによって、プログラマブルに、各々がＯＮまたはＯＦＦとなる自由なタイミングを有する出力信号を生成することができる。また、ＡＮＤ回路、ＯＲ回路を組み合わせて、各々の出力信号のＡＮＤ、ＯＲを得るようにして、各々の出力信号を組み合わせた信号を得ることもできる。

図９ないし図１１を参照して、従来の１チップマイコンを用いる場合の処理および従来の１チップマイコンから得られる信号を、本実施形態におけるものと比較する比較例として示す。

図９は、従来の蛍光表示管装置１０の各部でおこなわれる１シリアルデータ分の処理を示すフローチャートであり、図４に示す本実施形態における処理に対応するものである。このフローチャートは、ＣＰＵ２１でおこなわれるソフトウエア処理のフローを示すものである。

ＣＰＵ２１でおこなうソフトウエア処理には、種々の処理があるが、図９では、図４に示す処理と対応する部分について記載されている。ソフトウエア処理としては、ホスト機器からの指令に応じて表示データであるアノードデータとグリッドデータとを生成して、シリアルコントローラ２２と一部において同様な機能を有するシリアルコントローラに出力する（ステップＳＴ６０１）。表示データを生成する処理はＣＰＵではメイン処理としておこなわれ、割込み処理を行う以外の時間は常時、ＣＰＵで繰り返しおこなわれる処理である。

次に、ＣＰＵは、シリアルコントローラに出力するデータ数をカウントした結果を用いてブランク信号ＢＬＫと同様の機能を有するブランク信号をＯＮ（図２、図３では紙面の上のレベル）とするタイミングであるか否か判断する（ステップＳＴ６０２）。ブランク信号をＯＮとするタイミングである場合には、ブランク信号をＯＮとする（ステップＳＴ６０３）。ブランク信号をＯＮとするタイミングでない場合には、ブランク信号をＯＦＦ（図２、図３では紙面の下のレベル）とするタイミングであるか否か判断する（ステップＳＴ６０４）。ブランク信号をＯＦＦとするタイミングである場合には、ブランク信号をＯＦＦとする（ステップＳＴ６０５）。

次にラッチ信号ＬＡＴと同様の機能を有するラッチ信号をＯＮ（図２、図３では紙面の上のレベル）とするタイミングであるか否か判断する（ステップＳＴ６０６）。ラッチ信号をＯＮとするタイミングである場合には、ラッチ信号をＯＮとする（ステップＳＴ６０７）。ラッチ信号をＯＮとするタイミングでない場合には、ラッチ信号をＯＦＦ（図２、図３では紙面の下のレベル）とするタイミングであるか否か判断する（ステップＳＴ６０８）。ラッチ信号をＯＦＦとするタイミングである場合には、ラッチ信号をＯＦＦとする（ステップＳＴ６０９）。

図１０は、従来技術における１画面分のデータを処理するフローチャートである。図１０に示す処理は図５に示す処理に対応するものであり、図５に示す処理はタイマカウンタ２３に設けられたハードウエアで処理されるのに対して、図１０に示す処理はＣＰＵにおいて処理がされる点が異なるものである。ＣＰＵは１画面分の出力を終えたか否かを判断する（ステップＳＴ７０１）。１画面分の出力を終えたとＣＰＵが判断した場合には出力データを先頭のものとする（ステップＳＴ７０２）。このようにして、複数の条件分岐の処理を従来においてはＣＰＵでおこなうのでＣＰＵの負担は、本実施形態におけると較べて格段に大きなものであった。

図１１は、上述した従来の技術によって得られる各々の信号を示すものである。本実施形との比較を容易とするために、各々の信号の信号名は、本実施形態と同じ名称を付して、クロック信号ＣＫ（ｃｌｏｃｋ）、出力信号１（ＯＵＴ１：ラッチ信号ＬＡＴ）、出力信号２（ＯＵＴ２：ブランク信号ＢＬＫ）の各々を示すものである。図１１では、このようにして出力信号１（ラッチ信号ＬＡＴ）、出力信号２（ブランク信号ＢＬＫ）を得ることができる。

上述したようにして、本実施形態の蛍光表示管装置では、ゲートアレイを採用する場合における、開発期間が長期となる問題点、仕様の変更等の適応性が悪いという問題点を、１チップマイコンを用い解決することができる。さらに、この１チップマイコンでは、ＣＰＵにおけるソフトウエア処理はホスト機器からの指令に基づき表示データを生成するメインルーチンの処理と、この生成された表示データを所定の時間毎にインターフェイスに出力する割込み処理のみをおこなうこととして、処理負担を軽減して、処理速度が遅い低価格の１チップマイコンを用いることができる。また、この１チップマイコンに汎用的なタイマカウンタ機能を有するハードウエアを組み込むことによって、適用性をさらに高めることができる。

この結果、このような１チップマイコンを用いる蛍光表示管装置においては、蛍光表示管装置の価格を低価格とできるのみならず、部品点数を少なくし、部品点数を少なくした結果としての品質の確保、基板面積を小さくできる効果に加えて、ＣＰＵが本来的に有する適応力の高さを有するようにできる。適応力の高さに関しては、設計開発段階における適応力の高さのみならず、例えば、ソフトウエア処理で、ＶＦＤの点灯処理を２回のうち１回を休止して、輝度の階調を５０％とする等の制御も容易におこなうことができる。

なお、本発明は上述した実施形態に限定されるものではなく、実施形態は必要に応じて変更することができるものである。

蛍光表示管装置のブロック図を示す図である。 シリアルデータ、クロック信号、ラッチ信号、ブランク信号の１シリアルデータ分の期間におけるタイミングチャートである。 シリアルデータ、クロック信号、ラッチ信号、ブランク信号の１画面分の期間におけるタイミングチャートである。 蛍光表示管装置の各部でおこなわれる１シリアルデータ分の処理を示すフローチャートである。 蛍光表示管装置の各部でおこなわれる１画面分の処理を示すフローチャートである。 タイマカウンタの初期設定の処理を説明するフローチャートである。 タイマカウンタの処理を説明するフローチャートである。 タイマカウンタからの出力を示す図である。 従来の蛍光表示管装置の各部でおこなわれる１シリアルデータ分の処理を示すフローチャートである。 従来の蛍光表示管装置の各部でおこなわれる１画面分の処理を示すフローチャートである。 従来の技術によって得られるシリアルデータ、クロック信号、ラッチ信号、ブランク信号の１シリアルデータ分の期間におけるタイミングチャートである。

符号の説明

１０ 蛍光表示管装置、２０ １チップマイコン、２１ ＣＰＵ、２２ シリアルコントローラ、２３ タイマカウンタ、２４ クリスタル発振回路、３０ ドライバ、３１ アノード駆動信号、３２ グリッド駆動信号、４０ 蛍光表示管、ＢＬＫ ブランク信号、ＳＤ シリアルデータ、ＣＫ クロック信号、ＬＡＴ ラッチ信号

Claims (4)

1. 蛍光表示管に表示する内容を制御する蛍光表示管の制御装置において、
   前記蛍光表示管に表示する内容に対応する表示データを生成する中央演算装置と、
   前記中央演算装置から割込処理によって出力される前記表示データをシリアルデータに変換するとともに、前記シリアルデータに同期するクロック信号を生成するシリアルコントローラと、
   前記シリアルデータの区切を示すラッチ信号と前記蛍光表示管を発光させるタイミングを制御するブランク信号とを発生するタイマカウンタと、
   前記シリアルデータと前記クロック信号と前記ラッチ信号と前記ブランク信号とが入力されて前記蛍光表示管の電極を駆動する駆動信号を発生するドライバと、を備え、
   前記タイマカウンタは、前記シリアルコントローラからの前記クロック信号に同期して前記ラッチ信号および前記ブランク信号を出力することを特徴とする蛍光表示管の制御装置。
2. 前記タイマカウンタは、
   前記クロックをカウントして、前記ラッチ信号を発生するための出力設定第１カウンタおよび前記ブランク信号を発生するための出力設定第２カウンタを具備し、
   前記出力設定第１カウンタおよび前記出力設定第２カウンタは、リセットカウンタから所定の周期毎に発生されるリセット信号によってリセットされ、
   前記出力設定第１カウンタは出力設定第１所定数をカウントした直後に前記ラッチ信号の極性を反転し、
   前記出力設定第２カウンタは出力設定第２所定数をカウントした直後に前記ブランク信号の極性を反転することを特徴とする請求項１に記載の蛍光表示管の制御装置。
3. 前記タイマカウンタは、
   前記クロックをカウントする出力保持第１カウンタおよび出力保持第２カウンタを具備し、
   前記出力保持第１カウンタは前記出力設定第１カウンタが出力設定第１所定数をカウントした直後にカウントを開始し、出力保持第１所定数をカウントした直後に前記ラッチ信号の極性を反転し、
   前記出力保持第２カウンタは前記出力設定第２カウンタが出力設定第２所定数をカウントした直後にカウントを開始し、出力保持第２所定数をカウントした直後に前記ブランク信号の極性を反転することを特徴とする請求項２に記載の蛍光表示管の制御装置。
4. 前記中央演算装置と、前記シリアルコントローラと、前記タイマカウンタと、が１チップマイコンとして構成されることを特徴とする請求項１に記載の蛍光表示管の制御装置。

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