JP2002182627A - 表示制御装置および携帯用電子機器 - Google Patents
表示制御装置および携帯用電子機器Info
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- Controls And Circuits For Display Device (AREA)
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Abstract
(57)【要約】
【課題】 従来の表示制御装置に内蔵されている表示Ｒ
ＡＭは、１ワードずつ順番に書き込んで行く方式である
ため、マイクロプロセッサからの表示データの伝送速度
に応じて書込み速度を速くしようとすると、伝送速度に
比例して消費電力が増大してしまうという課題があっ
た。 【解決手段】 表示制御装置（１００）内部の表示ＲＡ
Ｍ（１４０）への書込みデータ幅（ビット数）を、外部
のマイクロプロセッサ（５３）などから供給される書込
みデータ幅の整数倍とするとともに、表示ＲＡＭ１行分
の書込みデータを保持する２段のラッチ回路（ＬＴＧ１
１〜ＬＴＧ１４，ＬＴＧ２１〜ＬＴＧ２４）を設けて、
マイクロプロセッサなどから供給される書込みデータを
数サイクル分１段目のラッチ回路（ＬＴＧ１１〜ＬＴＧ
１４）に取り込んで、データが揃ったところで２段目の
ラッチ回路（ＬＴＧ１１〜ＬＴＧ１４）に一括伝送し
て、２段目のラッチ回路に保持しているデータを伝送ゲ
ートにより一括して表示ＲＡＭに伝送して書き込むよう
にした。
ＡＭは、１ワードずつ順番に書き込んで行く方式である
ため、マイクロプロセッサからの表示データの伝送速度
に応じて書込み速度を速くしようとすると、伝送速度に
比例して消費電力が増大してしまうという課題があっ
た。 【解決手段】 表示制御装置（１００）内部の表示ＲＡ
Ｍ（１４０）への書込みデータ幅（ビット数）を、外部
のマイクロプロセッサ（５３）などから供給される書込
みデータ幅の整数倍とするとともに、表示ＲＡＭ１行分
の書込みデータを保持する２段のラッチ回路（ＬＴＧ１
１〜ＬＴＧ１４，ＬＴＧ２１〜ＬＴＧ２４）を設けて、
マイクロプロセッサなどから供給される書込みデータを
数サイクル分１段目のラッチ回路（ＬＴＧ１１〜ＬＴＧ
１４）に取り込んで、データが揃ったところで２段目の
ラッチ回路（ＬＴＧ１１〜ＬＴＧ１４）に一括伝送し
て、２段目のラッチ回路に保持しているデータを伝送ゲ
ートにより一括して表示ＲＡＭに伝送して書き込むよう
にした。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の表示セグ
メントが２次元配列された表示部（例えばドットマトリ
ックス型表示部）の表示制御を行う表示制御装置更には
該表示制御装置における表示データを記憶するメモリの
書込みラッチ回路に適用して有効な技術に関し、例えば
液晶表示制御装置およびそれを搭載した携帯用電子機器
に利用して有効な技術に関する。
メントが２次元配列された表示部（例えばドットマトリ
ックス型表示部）の表示制御を行う表示制御装置更には
該表示制御装置における表示データを記憶するメモリの
書込みラッチ回路に適用して有効な技術に関し、例えば
液晶表示制御装置およびそれを搭載した携帯用電子機器
に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、携帯電話器やページャーなどの携
帯用電子機器の表示装置としては、一般に複数の表示画
素が例えばマトリックス状に２次元配列されたドットマ
トリックス型液晶パネルが用いられており、機器内部に
はこの液晶パネルの表示制御を行なう半導体集積回路化
された表示制御装置や液晶パネルを駆動するドライバも
しくはドライバを内蔵した表示制御装置が搭載されてい
る。そして、この表示制御装置には液晶パネルに表示す
る表示データを記憶する書換え可能なＲＡＭ（ランダム
・アクセス・メモリ）が内蔵されているものがあり、表
示制御装置は機器全体を制御したり送受信信号の処理等
を行なうマイクロプロセッサから表示すべきデータを受
け取ると内部のＲＡＭ（以下、表示ＲＡＭと称する）の
表示データを書き換えるように構成されている。
帯用電子機器の表示装置としては、一般に複数の表示画
素が例えばマトリックス状に２次元配列されたドットマ
トリックス型液晶パネルが用いられており、機器内部に
はこの液晶パネルの表示制御を行なう半導体集積回路化
された表示制御装置や液晶パネルを駆動するドライバも
しくはドライバを内蔵した表示制御装置が搭載されてい
る。そして、この表示制御装置には液晶パネルに表示す
る表示データを記憶する書換え可能なＲＡＭ（ランダム
・アクセス・メモリ）が内蔵されているものがあり、表
示制御装置は機器全体を制御したり送受信信号の処理等
を行なうマイクロプロセッサから表示すべきデータを受
け取ると内部のＲＡＭ（以下、表示ＲＡＭと称する）の
表示データを書き換えるように構成されている。
【０００３】具体的には、図１１に示すように、マイク
ロプロセッサからバスＢＵＳ０〜ＢＵＳ１５を介して供
給される１ワード（１６ビット）のような書込みデータ
を、表示ＲＡＭ１４０のビット線に対応して設けられて
いるラッチ回路群ＬＴＧ１〜ＬＴＧ４に、図１２に示す
ようなタイミング信号φ１１，φ１２……に同期して順
次取り込み、各ラッチ回路群ＬＴＧ１〜ＬＴＧ４と表示
ＲＡＭとの間に設けられている伝送ゲート群ＴＧＴ１〜
ＴＧＴ４をタイミング信号φ３１，φ３２……によって
順次開いて、ワード単位でデータを表示ＲＡＭ１４０に
順次書き込んで行く方式が一般的であった。
ロプロセッサからバスＢＵＳ０〜ＢＵＳ１５を介して供
給される１ワード（１６ビット）のような書込みデータ
を、表示ＲＡＭ１４０のビット線に対応して設けられて
いるラッチ回路群ＬＴＧ１〜ＬＴＧ４に、図１２に示す
ようなタイミング信号φ１１，φ１２……に同期して順
次取り込み、各ラッチ回路群ＬＴＧ１〜ＬＴＧ４と表示
ＲＡＭとの間に設けられている伝送ゲート群ＴＧＴ１〜
ＴＧＴ４をタイミング信号φ３１，φ３２……によって
順次開いて、ワード単位でデータを表示ＲＡＭ１４０に
順次書き込んで行く方式が一般的であった。
【０００４】
【発明が解決しようとする課題】従来、このような携帯
用電子機器に用いられる液晶パネルは、モノクロ表示の
ものが多かった。しかしながら、近年、携帯用電子機器
の高機能化に伴い、表示部に表示される内容の多様化が
進んでおり、カラー表示や動画表示を行なうものも提供
されつつある。
用電子機器に用いられる液晶パネルは、モノクロ表示の
ものが多かった。しかしながら、近年、携帯用電子機器
の高機能化に伴い、表示部に表示される内容の多様化が
進んでおり、カラー表示や動画表示を行なうものも提供
されつつある。
【０００５】ところで、カラー表示や動画表示を行なお
うとすると、モノクロ静止画像表示に比べて表示データ
が非常に多くなるため、マイクロプロセッサとして動作
周波数の高いものが使用されるとともに、表示ＲＡＭに
対しても高速な書込み動作が要求される。
うとすると、モノクロ静止画像表示に比べて表示データ
が非常に多くなるため、マイクロプロセッサとして動作
周波数の高いものが使用されるとともに、表示ＲＡＭに
対しても高速な書込み動作が要求される。
【０００６】しかしながら、携帯用電子機器のうち特に
携帯電話器は電池消耗を減らすため、これに搭載される
表示制御装置などのＬＳＩは低消費電力であることが要
求される。ところが、従来の表示制御装置に内蔵されて
いる表示ＲＡＭは、図１２に示されているように１ワー
ドずつ順番に書き込んで行く方式であるため、マイクロ
プロセッサからの表示データの伝送速度に応じて書込み
速度を速くしようとすると、伝送速度に比例して消費電
力が増大してしまうという問題点があることが分った。
携帯電話器は電池消耗を減らすため、これに搭載される
表示制御装置などのＬＳＩは低消費電力であることが要
求される。ところが、従来の表示制御装置に内蔵されて
いる表示ＲＡＭは、図１２に示されているように１ワー
ドずつ順番に書き込んで行く方式であるため、マイクロ
プロセッサからの表示データの伝送速度に応じて書込み
速度を速くしようとすると、伝送速度に比例して消費電
力が増大してしまうという問題点があることが分った。
【０００７】この発明は、上記のような問題点に鑑みて
なされたもので、消費電力を増大させることなく内部の
表示ＲＡＭに対するデータの書込みを高速で行なえる表
示制御装置およびそれを搭載した携帯用電子機器を提供
することを目的としている。
なされたもので、消費電力を増大させることなく内部の
表示ＲＡＭに対するデータの書込みを高速で行なえる表
示制御装置およびそれを搭載した携帯用電子機器を提供
することを目的としている。
【０００８】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１０】すなわち、表示装置の表示データを記憶可
能であって所定のビット単位で表示データの書込みが行
われる表示メモリを備え、該表示メモリから順次表示デ
ータを読み出して表示装置に対する駆動信号を形成し出
力する表示制御装置において、前記表示メモリは、縦方
向と横方向にそれぞれ整列配置された複数のメモリセル
と同一行のメモリセルの選択端子が接続された複数のワ
ード線と該ワード線と交差する方向に配設され同一列の
メモリセルのデータ入出力ノードが接続された複数のビ
ット線とを備えたメモリアレイを有し、前記ビット線に
は入力用の伝送手段と出力用の伝送手段が接続され、前
記入力用の伝送手段によるデータの伝送で選択状態のワ
ード線に接続されているメモリセルへのデータの書込み
が行なわれ、前記出力用の伝送手段によるデータの伝送
で選択状態のワード線に接続されているメモリセルから
のデータの読出しが行なわれるように構成され、前記所
定ビット単位の表示データを順次取込み可能な複数の第
１データラッチ手段を備え、該第１データラッチ手段に
保持されている表示データが、該第１データラッチ手段
へ取り込まれる表示データのビット数の整数倍（ｎ倍）
のビット単位で、前記入力用の伝送手段により前記表示
メモリのビット線に一括して伝送可能に構成したもので
ある。
能であって所定のビット単位で表示データの書込みが行
われる表示メモリを備え、該表示メモリから順次表示デ
ータを読み出して表示装置に対する駆動信号を形成し出
力する表示制御装置において、前記表示メモリは、縦方
向と横方向にそれぞれ整列配置された複数のメモリセル
と同一行のメモリセルの選択端子が接続された複数のワ
ード線と該ワード線と交差する方向に配設され同一列の
メモリセルのデータ入出力ノードが接続された複数のビ
ット線とを備えたメモリアレイを有し、前記ビット線に
は入力用の伝送手段と出力用の伝送手段が接続され、前
記入力用の伝送手段によるデータの伝送で選択状態のワ
ード線に接続されているメモリセルへのデータの書込み
が行なわれ、前記出力用の伝送手段によるデータの伝送
で選択状態のワード線に接続されているメモリセルから
のデータの読出しが行なわれるように構成され、前記所
定ビット単位の表示データを順次取込み可能な複数の第
１データラッチ手段を備え、該第１データラッチ手段に
保持されている表示データが、該第１データラッチ手段
へ取り込まれる表示データのビット数の整数倍（ｎ倍）
のビット単位で、前記入力用の伝送手段により前記表示
メモリのビット線に一括して伝送可能に構成したもので
ある。
【００１１】上記した手段によれば、表示メモリがセン
スアンプを有しない構成つまり表示メモリへの書込みデ
ータは入力用伝送手段によりラッチ回路から直接ビット
線に伝送され、読出し時にはビット線のデータが出力用
伝送手段により出力されるとともに、複数のデータが一
旦ラッチ回路にラッチしてから一括して表示メモリに書
き込まれるため、センスアンプのない分消費電力を減ら
せるとともにデータを１つずつ表示メモリに書き込む方
式に比べて表示メモリのアクセス回数（ワード線の立上
げ回数）が少なくなってメモリの消費電力を減らすこと
ができる。また、センスアンプを省略したことにより書
込み速度や読出し速度が遅くなったとしても複数の書込
みデータを一括して表示メモリに書き込むことができる
ためデータを１つずつ書込む従来方式に比べてデータの
書込みも高速で行なえるようになる。
スアンプを有しない構成つまり表示メモリへの書込みデ
ータは入力用伝送手段によりラッチ回路から直接ビット
線に伝送され、読出し時にはビット線のデータが出力用
伝送手段により出力されるとともに、複数のデータが一
旦ラッチ回路にラッチしてから一括して表示メモリに書
き込まれるため、センスアンプのない分消費電力を減ら
せるとともにデータを１つずつ表示メモリに書き込む方
式に比べて表示メモリのアクセス回数（ワード線の立上
げ回数）が少なくなってメモリの消費電力を減らすこと
ができる。また、センスアンプを省略したことにより書
込み速度や読出し速度が遅くなったとしても複数の書込
みデータを一括して表示メモリに書き込むことができる
ためデータを１つずつ書込む従来方式に比べてデータの
書込みも高速で行なえるようになる。
【００１２】また、望ましくは、前記第１データラッチ
手段に保持されている表示データを前記第１データラッ
チ手段へ取り込まれる表示データのビット数の整数倍の
ビット単位で取込み可能な複数の第２データラッチ手段
をさらに備え、前記入力用の伝送手段は該第２データラ
ッチ手段に保持されている表示データを前記第１データ
ラッチ手段へ取り込まれる表示データのビット数の整数
倍（ｎ倍）のビット単位で前記表示メモリのビット線に
伝送可能に構成する。これにより、表示メモリに書き込
むべきデータを第２データラッチ手段から表示メモリへ
伝送している間に次に書き込むべき表示データを第１デ
ータラッチ手段へ取り込むことができるため、同一ビッ
ト線に接続されているメモリセルへのデータ書込みが連
続する場合にも高速でデータを書き込むことができるよ
うになる。
手段に保持されている表示データを前記第１データラッ
チ手段へ取り込まれる表示データのビット数の整数倍の
ビット単位で取込み可能な複数の第２データラッチ手段
をさらに備え、前記入力用の伝送手段は該第２データラ
ッチ手段に保持されている表示データを前記第１データ
ラッチ手段へ取り込まれる表示データのビット数の整数
倍（ｎ倍）のビット単位で前記表示メモリのビット線に
伝送可能に構成する。これにより、表示メモリに書き込
むべきデータを第２データラッチ手段から表示メモリへ
伝送している間に次に書き込むべき表示データを第１デ
ータラッチ手段へ取り込むことができるため、同一ビッ
ト線に接続されているメモリセルへのデータ書込みが連
続する場合にも高速でデータを書き込むことができるよ
うになる。
【００１３】さらに、望ましくは、前記入力用の伝送手
段による前記表示メモリのビット線へのデータの伝送
は、前記第１データラッチ手段への最後のデータの取込
みと同一のタイミングで行なわれるようにする。これに
より、表示メモリに書き込むべきデータを所定のビット
単位の整数倍で表示メモリに伝送する場合においても、
最後のデータを第１データラッチ手段に取り込んでから
次のサイクルで一括して表示メモリへ伝送する方式より
も１サイクル速くデータを伝送することができる。
段による前記表示メモリのビット線へのデータの伝送
は、前記第１データラッチ手段への最後のデータの取込
みと同一のタイミングで行なわれるようにする。これに
より、表示メモリに書き込むべきデータを所定のビット
単位の整数倍で表示メモリに伝送する場合においても、
最後のデータを第１データラッチ手段に取り込んでから
次のサイクルで一括して表示メモリへ伝送する方式より
も１サイクル速くデータを伝送することができる。
【００１４】また、前記第１データラッチ手段の数は、
前記ｎ倍のさらに整数倍であるようにする。これによ
り、表示メモリの一行に対して連続してデータを書き込
む場合に、端数を生じることなくデータの伝送を行なう
ことができるようになり、トータルのデータ書込み時間
を短縮することができる。
前記ｎ倍のさらに整数倍であるようにする。これによ
り、表示メモリの一行に対して連続してデータを書き込
む場合に、端数を生じることなくデータの伝送を行なう
ことができるようになり、トータルのデータ書込み時間
を短縮することができる。
【００１５】さらに、前記入力用の伝送手段により前記
表示メモリのビット線に伝送されるべきデータのビット
数を設定可能なマスク設定手段を備え、該マスク設定手
段の設定情報に基づいて前記入力用の伝送手段が制御さ
れるように構成する。これにより、表示メモリの任意の
位置から一括書込みでデータを書き換える場合にも、書
換え不要なデータが誤って書き換えられてしまうのを防
止することができる。また、一括で書込み可能な複数の
データの途中からデータを書き換える場合にも、マスク
設定手段を使用することにより一括書込み方式での書込
みが可能となり、書込み時間の短縮が可能となる。
表示メモリのビット線に伝送されるべきデータのビット
数を設定可能なマスク設定手段を備え、該マスク設定手
段の設定情報に基づいて前記入力用の伝送手段が制御さ
れるように構成する。これにより、表示メモリの任意の
位置から一括書込みでデータを書き換える場合にも、書
換え不要なデータが誤って書き換えられてしまうのを防
止することができる。また、一括で書込み可能な複数の
データの途中からデータを書き換える場合にも、マスク
設定手段を使用することにより一括書込み方式での書込
みが可能となり、書込み時間の短縮が可能となる。
【００１６】また、前記マスク設定手段は、連続したア
ドレス範囲の書込みデータの先頭アドレスとその先頭ア
ドレスからマスクすべきデータ量および終了アドレスと
その終了アドレスからマスクすべきデータ量を設定可能
に構成する。これにより、任意の長さの書込みデータに
対してマスク設定手段を使用したマスク書込みが可能と
なる。
ドレス範囲の書込みデータの先頭アドレスとその先頭ア
ドレスからマスクすべきデータ量および終了アドレスと
その終了アドレスからマスクすべきデータ量を設定可能
に構成する。これにより、任意の長さの書込みデータに
対してマスク設定手段を使用したマスク書込みが可能と
なる。
【００１７】さらに、前記表示メモリから読み出された
表示データに基づいて外部の液晶表示装置のセグメント
電極を駆動する信号を生成するセグメント駆動手段を設
け、１個の半導体チップ上に半導体集積回路として構成
する。これにより、液晶表示装置を使用したシステムを
構成する場合に、表示制御装置内にセグメント駆動手段
が内蔵されているため、システムを構成する部品点数を
減らすことができ、実装面積を低減することができるよ
うになる。
表示データに基づいて外部の液晶表示装置のセグメント
電極を駆動する信号を生成するセグメント駆動手段を設
け、１個の半導体チップ上に半導体集積回路として構成
する。これにより、液晶表示装置を使用したシステムを
構成する場合に、表示制御装置内にセグメント駆動手段
が内蔵されているため、システムを構成する部品点数を
減らすことができ、実装面積を低減することができるよ
うになる。
【００１８】また、本発明に係る携帯用電子機器は、上
記のような構成を有する表示制御装置と、前記表示メモ
リに書き込む表示データの生成およびその書込み位置情
報に関する設定を行うデータ処理装置と、前記表示メモ
リから読み出されて表示データに基づき前記表示制御装
置により形成された表示駆動信号により表示を行う表示
装置とを備えるようにしたものである。これにより、携
帯用電子機器の電源である電池の消耗を少なくすること
ができ、一回の充電で長時間の稼動が可能な携帯用電子
機器を実現することができる。
記のような構成を有する表示制御装置と、前記表示メモ
リに書き込む表示データの生成およびその書込み位置情
報に関する設定を行うデータ処理装置と、前記表示メモ
リから読み出されて表示データに基づき前記表示制御装
置により形成された表示駆動信号により表示を行う表示
装置とを備えるようにしたものである。これにより、携
帯用電子機器の電源である電池の消耗を少なくすること
ができ、一回の充電で長時間の稼動が可能な携帯用電子
機器を実現することができる。
【００１９】さらに、前記表示装置はドットマトリック
ス型の液晶表示装置とする。これにより、一層電池の消
耗を少なくして稼動時間を延ばすことができる。
ス型の液晶表示装置とする。これにより、一層電池の消
耗を少なくして稼動時間を延ばすことができる。
【００２０】また、前記表示制御装置は前記液晶表示装
置のセグメント電極を駆動する信号を生成するセグメン
ト駆動手段を備え、前記液晶表示装置のコモン電極を駆
動する信号を生成するコモン電極駆動回路は前記表示制
御装置が形成された半導体チップとは別個の半導体チッ
プ上に半導体集積回路として構成され、該コモン電極駆
動回路は前記表示制御装置を構成する素子よりも耐圧の
高い素子で構成する。これにより、高耐圧を必要とする
コモン電極駆動回路のみを別のチップで構成することが
でき、セグメント駆動手段とコモン電極駆動回路を同一
のチップ上に形成する場合に比べて性能を向上させるこ
とができかつプロセスを簡単にして製造コストを下げる
ことができる。
置のセグメント電極を駆動する信号を生成するセグメン
ト駆動手段を備え、前記液晶表示装置のコモン電極を駆
動する信号を生成するコモン電極駆動回路は前記表示制
御装置が形成された半導体チップとは別個の半導体チッ
プ上に半導体集積回路として構成され、該コモン電極駆
動回路は前記表示制御装置を構成する素子よりも耐圧の
高い素子で構成する。これにより、高耐圧を必要とする
コモン電極駆動回路のみを別のチップで構成することが
でき、セグメント駆動手段とコモン電極駆動回路を同一
のチップ上に形成する場合に比べて性能を向上させるこ
とができかつプロセスを簡単にして製造コストを下げる
ことができる。
【００２１】
【発明の実施の形態】以下、この発明の好適な実施の形
態を図面に基づいて説明する。
態を図面に基づいて説明する。
【００２２】図１（Ａ）は、本発明に係る表示制御装置
の第１の実施例である液晶コントロールドライバを備え
た携帯電話器の全体構成を示すブロック図である。
の第１の実施例である液晶コントロールドライバを備え
た携帯電話器の全体構成を示すブロック図である。
【００２３】この実施例の携帯電話器は、表示部として
の液晶パネル１０、送受信用のアンテナ２１、音声出力
用のスピーカ２２、音声入力用のマイクロホン２３、本
発明に係る表示制御装置としての液晶コントロールドラ
イバ１００、スピーカ２２やマイクロホンの信号の入出
力を行なう音声インターフェース３０、アンテナ２１と
の間の信号の入出力を行なう高周波インターフェース４
０、音声信号や送受信信号に係る信号処理を行うＤＳＰ
（Digital Signal Processor）４１、カスタム機能（ユ
ーザ論理）を提供するＡＳＩＣ（application specifi
c integratedcircuits）４２、表示制御を含め装置全
体の制御を行うデータ処理装置としてのマイクロプロセ
ッサもしくはマイクロコンピュータ（以下、マイコンと
略す）５３およびデータ記憶用のメモリ６０等を備えて
なる。上記ＤＳＰ５１、ＡＳＩＣ５２およびマイコン５
３により、いわゆるベースバンド部５０が構成される。
の液晶パネル１０、送受信用のアンテナ２１、音声出力
用のスピーカ２２、音声入力用のマイクロホン２３、本
発明に係る表示制御装置としての液晶コントロールドラ
イバ１００、スピーカ２２やマイクロホンの信号の入出
力を行なう音声インターフェース３０、アンテナ２１と
の間の信号の入出力を行なう高周波インターフェース４
０、音声信号や送受信信号に係る信号処理を行うＤＳＰ
（Digital Signal Processor）４１、カスタム機能（ユ
ーザ論理）を提供するＡＳＩＣ（application specifi
c integratedcircuits）４２、表示制御を含め装置全
体の制御を行うデータ処理装置としてのマイクロプロセ
ッサもしくはマイクロコンピュータ（以下、マイコンと
略す）５３およびデータ記憶用のメモリ６０等を備えて
なる。上記ＤＳＰ５１、ＡＳＩＣ５２およびマイコン５
３により、いわゆるベースバンド部５０が構成される。
【００２４】特に制限されるものでないが、上記液晶パ
ネル１０は、多数の表示画素が例えば１７６×１２８画
素のようなマトリックス状に配列されたドットマトリッ
クス方式のパネルである。なお、カラー表示の液晶パネ
ルの場合、１画素は赤、青、緑の３ドットで構成され
る。また、メモリ６０は、例えば所定のブロック単位で
一括消去可能なフラッシュメモリ等から構成され、表示
制御を含む携帯電話器システム全体の制御プログラムや
制御データが記憶されると共に、２次元的な表示パター
ンとして文字フォント等の表示データが格納されたパタ
ーンメモリであるＣＧＲＯＭ（character generator re
ad only memory）としての機能を兼ね備えている。
ネル１０は、多数の表示画素が例えば１７６×１２８画
素のようなマトリックス状に配列されたドットマトリッ
クス方式のパネルである。なお、カラー表示の液晶パネ
ルの場合、１画素は赤、青、緑の３ドットで構成され
る。また、メモリ６０は、例えば所定のブロック単位で
一括消去可能なフラッシュメモリ等から構成され、表示
制御を含む携帯電話器システム全体の制御プログラムや
制御データが記憶されると共に、２次元的な表示パター
ンとして文字フォント等の表示データが格納されたパタ
ーンメモリであるＣＧＲＯＭ（character generator re
ad only memory）としての機能を兼ね備えている。
【００２５】さらに、この実施例のシステムにおいて
は、液晶コントロールドライバ１００に、液晶パネル１
０のセグメント電極（例えば３８４本の電極）を駆動す
るセグメントドライバが内蔵され、液晶パネル１０のコ
モン電極（例えば１７６本の電極）を駆動するコモンド
ライバ７０は別の半導体チップ上に構成されている。た
だし、このような構成に限定されるものでなく、例えば
図１（Ｂ）に示すように液晶コントロールドライバ１０
０にセグメントドライバとコモンドライバを内蔵させた
液晶コントロールドライバとして構成するようにしても
良い。
は、液晶コントロールドライバ１００に、液晶パネル１
０のセグメント電極（例えば３８４本の電極）を駆動す
るセグメントドライバが内蔵され、液晶パネル１０のコ
モン電極（例えば１７６本の電極）を駆動するコモンド
ライバ７０は別の半導体チップ上に構成されている。た
だし、このような構成に限定されるものでなく、例えば
図１（Ｂ）に示すように液晶コントロールドライバ１０
０にセグメントドライバとコモンドライバを内蔵させた
液晶コントロールドライバとして構成するようにしても
良い。
【００２６】図２は、図１（Ａ）の構成を有する液晶コ
ントロールドライバ１００の実施例を示すブロック図で
ある。
ントロールドライバ１００の実施例を示すブロック図で
ある。
【００２７】この実施例の液晶コントロールドライバ１
００は、外部からの発振信号もしくは外部端子に接続さ
れた振動子からの発振信号に基づいてチップ内部の基準
クロックパルスを生成するパルスジェネレータ１１０、
このクロックパルスに基づいてチップ内部のタイミング
制御信号を発生するタイミング発生回路１１１、外部の
マイコン５３からの指令に基づいてチップ内部全体を制
御する制御部１２０、マイコン５３との間のデータの送
受信を行なうシステムインタフェース１３１、外部のコ
モンドライバチップ７０に対して制御信号ＣＳやクロッ
ク信号ＣＣＬコマンドＣＤＭ等を供給するコモンドライ
バ・インタフェース１３２、表示データをビットマップ
方式で記憶する表示メモリとしての表示ＲＡＭ（Random
AccessMemory）１４０等を備えている。表示ＲＡＭは
例えば１７６ワード線×１０２４ビットで構成され、２
ＭＨｚ程度の動作速度とされる。
００は、外部からの発振信号もしくは外部端子に接続さ
れた振動子からの発振信号に基づいてチップ内部の基準
クロックパルスを生成するパルスジェネレータ１１０、
このクロックパルスに基づいてチップ内部のタイミング
制御信号を発生するタイミング発生回路１１１、外部の
マイコン５３からの指令に基づいてチップ内部全体を制
御する制御部１２０、マイコン５３との間のデータの送
受信を行なうシステムインタフェース１３１、外部のコ
モンドライバチップ７０に対して制御信号ＣＳやクロッ
ク信号ＣＣＬコマンドＣＤＭ等を供給するコモンドライ
バ・インタフェース１３２、表示データをビットマップ
方式で記憶する表示メモリとしての表示ＲＡＭ（Random
AccessMemory）１４０等を備えている。表示ＲＡＭは
例えば１７６ワード線×１０２４ビットで構成され、２
ＭＨｚ程度の動作速度とされる。
【００２８】また、この実施例の液晶コントロールドラ
イバ１００には、上記表示ＲＡＭ１４０に対するアドレ
スを生成するアドレスカウンタ１５１、表示ＲＡＭ１４
０から読み出されたデータを保持するリードデータラッ
チ回路１５２、リードデータラッチ回路１５２に読み出
されたデータすなわち既に表示されている表示内容とマ
イコン５３から供給された新たな表示データとに基づい
てすかし表示や重ね合わせ表示のための論理演算を行な
う論理演算手段やスクロール表示のためのビットシフト
手段などを備えマイコン５３からの書込みデータまたは
表示ＲＡＭ１４０からのリードデータに対するビット処
理を行なうビットオペレーション回路１５３、ビット処
理されたデータを取り込んで上記表示ＲＡＭ１４０に対
してデータの書込みを行なう書込みラッチ回路１６０、
上記制御部１２０およびアドレスカウンタ１５１からの
信号に基づいて書込みラッチ回路１６０に対するタイミ
ング信号を生成する書込みタイミング生成回路１７０が
設けられている。すかし表示や重ね合わせ表示等が不要
なときは、マイコン５３から供給されたデータはビット
オペレーション回路１５３を素通りして書込みラッチ回
路１６０に伝達される。なお、マイコン５３から書込み
ラッチ回路１６０へのデータ書込み速度は、例えば１０
ＭＨｚ程度とされる。
イバ１００には、上記表示ＲＡＭ１４０に対するアドレ
スを生成するアドレスカウンタ１５１、表示ＲＡＭ１４
０から読み出されたデータを保持するリードデータラッ
チ回路１５２、リードデータラッチ回路１５２に読み出
されたデータすなわち既に表示されている表示内容とマ
イコン５３から供給された新たな表示データとに基づい
てすかし表示や重ね合わせ表示のための論理演算を行な
う論理演算手段やスクロール表示のためのビットシフト
手段などを備えマイコン５３からの書込みデータまたは
表示ＲＡＭ１４０からのリードデータに対するビット処
理を行なうビットオペレーション回路１５３、ビット処
理されたデータを取り込んで上記表示ＲＡＭ１４０に対
してデータの書込みを行なう書込みラッチ回路１６０、
上記制御部１２０およびアドレスカウンタ１５１からの
信号に基づいて書込みラッチ回路１６０に対するタイミ
ング信号を生成する書込みタイミング生成回路１７０が
設けられている。すかし表示や重ね合わせ表示等が不要
なときは、マイコン５３から供給されたデータはビット
オペレーション回路１５３を素通りして書込みラッチ回
路１６０に伝達される。なお、マイコン５３から書込み
ラッチ回路１６０へのデータ書込み速度は、例えば１０
ＭＨｚ程度とされる。
【００２９】さらに、この実施例の液晶コントロールド
ライバ１００には、カラー表示や階調表示に適した波形
信号を生成するＰＷＭ階調回路１８１、表示ＲＡＭ１４
０から液晶パネルへの表示のために読み出された表示デ
ータを保持する表示データラッチ回路１８２、該表示デ
ータラッチ回路１８２に保持された表示データに基づい
て上記ＰＷＭ階調回路１８１から供給される波形信号の
中から表示データに応じた波形信号を選択する階調制御
回路１８３、選択された階調データを保持する出力ラッ
チ回路１８４、該出力ラッチ回路１８４にラッチされた
データに基づいて液晶パネル１０のセグメント電極に印
加されるセグメント駆動信号ＳＥＧ１〜ＳＥＧ３８４を
出力するセグメントドライバ１８５等が設けられてい
る。
ライバ１００には、カラー表示や階調表示に適した波形
信号を生成するＰＷＭ階調回路１８１、表示ＲＡＭ１４
０から液晶パネルへの表示のために読み出された表示デ
ータを保持する表示データラッチ回路１８２、該表示デ
ータラッチ回路１８２に保持された表示データに基づい
て上記ＰＷＭ階調回路１８１から供給される波形信号の
中から表示データに応じた波形信号を選択する階調制御
回路１８３、選択された階調データを保持する出力ラッ
チ回路１８４、該出力ラッチ回路１８４にラッチされた
データに基づいて液晶パネル１０のセグメント電極に印
加されるセグメント駆動信号ＳＥＧ１〜ＳＥＧ３８４を
出力するセグメントドライバ１８５等が設けられてい
る。
【００３０】このセグメントドライバ１８５には、前記
コモンドライバチップ７０から供給される液晶駆動電圧
ＶＳが印加可能に構成されている。このように、液晶駆
動電圧ＶＳが外部から供給されるように構成されること
により、この実施例の液晶コントロールドライバ１００
には、内部電源回路が不要となり、電源回路を内蔵させ
る場合に比べて低耐圧の素子（ＭＯＳＦＥＴ）によりチ
ップ全体の回路を構成することができるようになる。一
方、コモンドライバチップ７０は比較的高耐圧の素子に
より構成される。セグメントドライバとコモンドライバ
を同一のチップ上に形成すると、高耐圧の素子を形成す
るプロセスと低耐圧の素子を形成するプロセスとが必要
となってプロセスが複雑になるが、別チップとすること
によりプロセスを簡略化させることができる。
コモンドライバチップ７０から供給される液晶駆動電圧
ＶＳが印加可能に構成されている。このように、液晶駆
動電圧ＶＳが外部から供給されるように構成されること
により、この実施例の液晶コントロールドライバ１００
には、内部電源回路が不要となり、電源回路を内蔵させ
る場合に比べて低耐圧の素子（ＭＯＳＦＥＴ）によりチ
ップ全体の回路を構成することができるようになる。一
方、コモンドライバチップ７０は比較的高耐圧の素子に
より構成される。セグメントドライバとコモンドライバ
を同一のチップ上に形成すると、高耐圧の素子を形成す
るプロセスと低耐圧の素子を形成するプロセスとが必要
となってプロセスが複雑になるが、別チップとすること
によりプロセスを簡略化させることができる。
【００３１】前記制御部１２０には、この液晶コントロ
ールドライバ１００の動作モードなどチップ全体の動作
状態を制御するためのコントロールレジスタ１２１や、
カラー表示を行なうためのデータが格納されるカラーパ
レットレジスタ１２２、表示ＲＡＭ１４０へのデータ書
込みの際に一部のデータの書込みを禁止するマスクデー
タを格納するためのマスクレジスタ１２３などのレジス
タが設けられている。制御部１２０の制御方式として
は、マイコン５３からコマンドコードを受けるとこのコ
マンドをデコードして制御信号を生成する方式や予め制
御部内に複数のコマンドコードと実行するコマンドを指
示するレジスタ（インデックスレジスタと称する）とを
備えマイコン５３がインデックスレジスタに書込みを行
なうことで実行するコマンドを指定して制御信号を生成
する方式など任意の制御方式をとることができる。
ールドライバ１００の動作モードなどチップ全体の動作
状態を制御するためのコントロールレジスタ１２１や、
カラー表示を行なうためのデータが格納されるカラーパ
レットレジスタ１２２、表示ＲＡＭ１４０へのデータ書
込みの際に一部のデータの書込みを禁止するマスクデー
タを格納するためのマスクレジスタ１２３などのレジス
タが設けられている。制御部１２０の制御方式として
は、マイコン５３からコマンドコードを受けるとこのコ
マンドをデコードして制御信号を生成する方式や予め制
御部内に複数のコマンドコードと実行するコマンドを指
示するレジスタ（インデックスレジスタと称する）とを
備えマイコン５３がインデックスレジスタに書込みを行
なうことで実行するコマンドを指定して制御信号を生成
する方式など任意の制御方式をとることができる。
【００３２】このように構成された制御部１２０による
制御によって、液晶コントロールドライバ１００は、マ
イコン５３からの指令およびデータに基づいて上述した
液晶パネル１０に表示を行なう際に、表示データを表示
ＲＡＭ１４０に順次書き込んでいく描画処理を行うと共
に、表示ＲＡＭ１４０から順次表示データを読み出す読
出し処理を行なって液晶パネル１０のセグメント電極に
印加する信号を形成して駆動する。
制御によって、液晶コントロールドライバ１００は、マ
イコン５３からの指令およびデータに基づいて上述した
液晶パネル１０に表示を行なう際に、表示データを表示
ＲＡＭ１４０に順次書き込んでいく描画処理を行うと共
に、表示ＲＡＭ１４０から順次表示データを読み出す読
出し処理を行なって液晶パネル１０のセグメント電極に
印加する信号を形成して駆動する。
【００３３】システムインターフェース１３１は、マイ
コン５３との間で表示ＲＡＭへの描画の際などに必要と
されるレジスタへの設定データや表示データ等の信号の
送受信を行なう。マイコン５３とシステムインターフェ
ース１３１との間には、データ送信先のチップを選択す
るチップセレクト信号ＣＳ＊、データ格納先のレジスタ
を選択するレジスタセレクト信号ＲＳ、リード／ライト
の制御信号Ｅ／ＷＲ＊／ＳＣＬ，ＲＷ／ＲＤ＊などが送
信される制御信号線、レジスタ設定データや表示データ
など１６ビットのデータ信号ＤＢ０〜ＤＢ１５が送受信
されるデータ信号線とが設けられている。
コン５３との間で表示ＲＡＭへの描画の際などに必要と
されるレジスタへの設定データや表示データ等の信号の
送受信を行なう。マイコン５３とシステムインターフェ
ース１３１との間には、データ送信先のチップを選択す
るチップセレクト信号ＣＳ＊、データ格納先のレジスタ
を選択するレジスタセレクト信号ＲＳ、リード／ライト
の制御信号Ｅ／ＷＲ＊／ＳＣＬ，ＲＷ／ＲＤ＊などが送
信される制御信号線、レジスタ設定データや表示データ
など１６ビットのデータ信号ＤＢ０〜ＤＢ１５が送受信
されるデータ信号線とが設けられている。
【００３４】リード／ライト制御信号としてＥ／ＷＲ＊
／ＳＣＬとＲＷ／ＲＤ＊が用意されているのは、６８系
のＭＰＵとＺ８０系のＭＰＵおよびシリアルクロック同
期の３種類の入出力に対応できるようにするためであ
る。具体的には、信号ＲＳとＥとＲＷは６８系のＭＰＵ
に対応する制御信号、ＷＲ＊とＲＤ＊はＺ８０系のＭＰ
Ｕに対応する制御信号、ＳＣＬはシリアルクロックによ
る入出力を行なうための制御信号である。なお、符号に
＊が付されている信号は、ロウレベルが有効レベルとさ
れる信号であることを意味している。
／ＳＣＬとＲＷ／ＲＤ＊が用意されているのは、６８系
のＭＰＵとＺ８０系のＭＰＵおよびシリアルクロック同
期の３種類の入出力に対応できるようにするためであ
る。具体的には、信号ＲＳとＥとＲＷは６８系のＭＰＵ
に対応する制御信号、ＷＲ＊とＲＤ＊はＺ８０系のＭＰ
Ｕに対応する制御信号、ＳＣＬはシリアルクロックによ
る入出力を行なうための制御信号である。なお、符号に
＊が付されている信号は、ロウレベルが有効レベルとさ
れる信号であることを意味している。
【００３５】タイミング発生回路１１１は、前記リード
データラッチ回路１８２や階調データを保持するラッチ
回路１８４、セグメントドライバ１８５に対するタイミ
ング信号の他に、セグメント電極の駆動との同期をとる
ために、外部のコモンドライバチップに対する各種タイ
ミング信号ＣＬ１，ＦＬＭ，Ｍ，ＤＩＳＰＴＭＧ，ＤＣ
ＣＬＫを生成して出力する機能も備えている。
データラッチ回路１８２や階調データを保持するラッチ
回路１８４、セグメントドライバ１８５に対するタイミ
ング信号の他に、セグメント電極の駆動との同期をとる
ために、外部のコモンドライバチップに対する各種タイ
ミング信号ＣＬ１，ＦＬＭ，Ｍ，ＤＩＳＰＴＭＧ，ＤＣ
ＣＬＫを生成して出力する機能も備えている。
【００３６】図３には、上記書込みラッチ回路１６０の
具体的な回路例が示されている。
具体的な回路例が示されている。
【００３７】この実施例の書込みラッチ回路１６０は、
１６ビットのデータバスの各信号線ＢＵＳ０〜ＢＵＳ１
５に接続されそれぞれ１６ビットのデータを同時にラッ
チ可能な１６個のラッチ回路からなる第１ラッチ群ＬＴ
Ｇ１１〜ＬＴＧ１４と、該第１ラッチ群ＬＴＧ１１〜Ｌ
ＴＧ１４と表示ＲＡＭ１４０のメモリアレイ１４１との
間に設けられ第１ラッチ群と同一数のラッチ回路からな
る第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と、第２ラッチ
群ＬＴＧ２１〜ＬＴＧ２４の出力端子側に設けられた伝
送ゲート群ＴＧＴ１〜ＴＧＴ４とから構成されている。
なお、図３に示されているラッチ回路は書込みラッチ回
路１６０に設けられているラッチ回路のすべてではな
く、図３のような構成を１ユニットとすると、全部で１
６ユニット設けられている。すなわち、（１６ビット×
４）×１６ユニット＝１０２４ビットの第１および第２
ラッチ群とが設けられる。なお、カラー表示の場合、例
えば８ビットのデータで１画素（赤、青、緑の３ドッ
ト）の階調制御が行なわれる。
１６ビットのデータバスの各信号線ＢＵＳ０〜ＢＵＳ１
５に接続されそれぞれ１６ビットのデータを同時にラッ
チ可能な１６個のラッチ回路からなる第１ラッチ群ＬＴ
Ｇ１１〜ＬＴＧ１４と、該第１ラッチ群ＬＴＧ１１〜Ｌ
ＴＧ１４と表示ＲＡＭ１４０のメモリアレイ１４１との
間に設けられ第１ラッチ群と同一数のラッチ回路からな
る第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４と、第２ラッチ
群ＬＴＧ２１〜ＬＴＧ２４の出力端子側に設けられた伝
送ゲート群ＴＧＴ１〜ＴＧＴ４とから構成されている。
なお、図３に示されているラッチ回路は書込みラッチ回
路１６０に設けられているラッチ回路のすべてではな
く、図３のような構成を１ユニットとすると、全部で１
６ユニット設けられている。すなわち、（１６ビット×
４）×１６ユニット＝１０２４ビットの第１および第２
ラッチ群とが設けられる。なお、カラー表示の場合、例
えば８ビットのデータで１画素（赤、青、緑の３ドッ
ト）の階調制御が行なわれる。
【００３８】この実施例の書込みラッチ回路１６０は、
前記書込みタイミング生成回路１５３から供給されるタ
イミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１
〜φ３４により制御される。タイミング信号φ１１〜φ
１４，φ２１〜φ２４，φ３１〜φ３４を生成する書込
みタイミング生成回路１５３は、制御部１２０内のコン
トロールジレスタ１２３の設定値に応じて、従来と同様
な逐次書込みモードと一括書込みモードとでそれぞれ異
なるタイミング信号φ１１〜φ１４，φ２１〜φ２４，
φ３１〜φ３４を生成するように構成されている。
前記書込みタイミング生成回路１５３から供給されるタ
イミング信号φ１１〜φ１４，φ２１〜φ２４，φ３１
〜φ３４により制御される。タイミング信号φ１１〜φ
１４，φ２１〜φ２４，φ３１〜φ３４を生成する書込
みタイミング生成回路１５３は、制御部１２０内のコン
トロールジレスタ１２３の設定値に応じて、従来と同様
な逐次書込みモードと一括書込みモードとでそれぞれ異
なるタイミング信号φ１１〜φ１４，φ２１〜φ２４，
φ３１〜φ３４を生成するように構成されている。
【００３９】図４には、メモリアレイ１４１と伝送ゲー
ト群ＴＧＴの具体例を示す。メモリアレイ１４１には、
複数のワード線Ｗ０，Ｗ１……と相補ビット線ＢＬ０，
／ＢＬ０；ＢＬ１，／ＢＬ１……が互いに交差する方向
に配設され、各ワード線Ｗ０，Ｗ１……と相補ビット線
ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１……で囲まれた桝
目の中にそれぞれメモリセルＭＣが配置されている。メ
モリセルＭＣは、公知の６素子のタイプのスタティック
型メモリセルで構成され、各メモリセルＭＣの一対の入
出力端子がいずれかの相補ビット線ＢＬ０，／ＢＬ０；
ＢＬ１，／ＢＬ１……；ＢＬ１５／ＢＬ１５に接続さ
れ、メモリセルＭＣの選択端子がいずれかのワード線Ｗ
０，Ｗ１……に接続されている。
ト群ＴＧＴの具体例を示す。メモリアレイ１４１には、
複数のワード線Ｗ０，Ｗ１……と相補ビット線ＢＬ０，
／ＢＬ０；ＢＬ１，／ＢＬ１……が互いに交差する方向
に配設され、各ワード線Ｗ０，Ｗ１……と相補ビット線
ＢＬ０，／ＢＬ０；ＢＬ１，／ＢＬ１……で囲まれた桝
目の中にそれぞれメモリセルＭＣが配置されている。メ
モリセルＭＣは、公知の６素子のタイプのスタティック
型メモリセルで構成され、各メモリセルＭＣの一対の入
出力端子がいずれかの相補ビット線ＢＬ０，／ＢＬ０；
ＢＬ１，／ＢＬ１……；ＢＬ１５／ＢＬ１５に接続さ
れ、メモリセルＭＣの選択端子がいずれかのワード線Ｗ
０，Ｗ１……に接続されている。
【００４０】伝送ゲート群ＴＧＴは、第２ラッチ群ＬＴ
Ｇ２１〜ＬＴＧ２４を構成する各ラッチ回路ＬＴ０，Ｌ
Ｔ１……ＬＴ１５の出力端子に入力端子が接続され、出
力端子が上記相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜
１５）の一方（例えば／ＢＬｉ）に接続された第１のク
ロックド・インバータＧ０，Ｇ１……Ｇ１５と、該イン
バータＧ０，Ｇ１……Ｇ１５の出力を入力とし出力端子
が相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜１５）の一
方（例えばＢＬｉ）に接続された第２のクロックド・イ
ンバータＧ２０，Ｇ２１……Ｇ３５とからなる。
Ｇ２１〜ＬＴＧ２４を構成する各ラッチ回路ＬＴ０，Ｌ
Ｔ１……ＬＴ１５の出力端子に入力端子が接続され、出
力端子が上記相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜
１５）の一方（例えば／ＢＬｉ）に接続された第１のク
ロックド・インバータＧ０，Ｇ１……Ｇ１５と、該イン
バータＧ０，Ｇ１……Ｇ１５の出力を入力とし出力端子
が相補ビット線ＢＬｉ，／ＢＬｉ（ｉ＝０〜１５）の一
方（例えばＢＬｉ）に接続された第２のクロックド・イ
ンバータＧ２０，Ｇ２１……Ｇ３５とからなる。
【００４１】そして、これらの相補ビット線ＢＬｉ，／
ＢＬｉ（ｉ＝０〜１５）の一方ＢＬｉに接続されたクロ
ックド・インバータＧ０，Ｇ１……Ｇ１５とＧ２０，Ｇ
２１……Ｇ３５は、同一のタイミング制御信号φ３１に
よって制御され、ゲートが開かれるとラッチ回路ＬＴ
１，ＬＴ２……ＬＴ１６の出力信号を相補ビット線ＢＬ
０，／ＢＬ０；ＢＬ１，／ＢＬ１…………；ＢＬ１５／
ＢＬ１５に伝達し、そのとき選択レベルにされているワ
ード線に接続されているメモリセルＭＣに対してデータ
の書込みが行なわれるように構成されている。
ＢＬｉ（ｉ＝０〜１５）の一方ＢＬｉに接続されたクロ
ックド・インバータＧ０，Ｇ１……Ｇ１５とＧ２０，Ｇ
２１……Ｇ３５は、同一のタイミング制御信号φ３１に
よって制御され、ゲートが開かれるとラッチ回路ＬＴ
１，ＬＴ２……ＬＴ１６の出力信号を相補ビット線ＢＬ
０，／ＢＬ０；ＢＬ１，／ＢＬ１…………；ＢＬ１５／
ＢＬ１５に伝達し、そのとき選択レベルにされているワ
ード線に接続されているメモリセルＭＣに対してデータ
の書込みが行なわれるように構成されている。
【００４２】また、相補ビット線ＢＬ０，／ＢＬ０；Ｂ
Ｌ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のうち
一方／ＢＬ０，／ＢＬ１，……／ＢＬ１５の他端には、
表示リード用のクロックド・インバータＧ１００，Ｇ１
０１……Ｇ１１５の入力端子が接続され、タイミング制
御信号φ４０によって制御され、ゲートが開かれるとビ
ット線／ＢＬ０，／ＢＬ１…………／ＢＬ１５のレベル
を検出して、そのとき選択レベルにされているワード線
に接続されているメモリセルＭＣからの読出しデータを
出力するように構成されている。この読出しデータは図
２に示されている表示データラッチ回路１８２に伝送さ
れる。なお、表示リード用のクロックド・インバータＧ
１００，Ｇ１０１……Ｇ１１５が接続されるビット線は
ＢＬ０，ＢＬ１…………ＢＬ１５であってもよい。
Ｌ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のうち
一方／ＢＬ０，／ＢＬ１，……／ＢＬ１５の他端には、
表示リード用のクロックド・インバータＧ１００，Ｇ１
０１……Ｇ１１５の入力端子が接続され、タイミング制
御信号φ４０によって制御され、ゲートが開かれるとビ
ット線／ＢＬ０，／ＢＬ１…………／ＢＬ１５のレベル
を検出して、そのとき選択レベルにされているワード線
に接続されているメモリセルＭＣからの読出しデータを
出力するように構成されている。この読出しデータは図
２に示されている表示データラッチ回路１８２に伝送さ
れる。なお、表示リード用のクロックド・インバータＧ
１００，Ｇ１０１……Ｇ１１５が接続されるビット線は
ＢＬ０，ＢＬ１…………ＢＬ１５であってもよい。
【００４３】さらに、相補ビット線ＢＬ０，／ＢＬ０；
ＢＬ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のう
ち一方ＢＬ０，ＢＬ１，……ＢＬ１５の始端には、タイ
ミング制御信号φ５０によって制御され、ゲートが開か
れると相補ビット線ＢＬ０，ＢＬ１，…………ＢＬ１５
のレベルを検出して、そのとき選択レベルにされている
ワード線に接続されているメモリセルＭＣからの読出し
データを出力する演算リード用のクロックド・インバー
タＧ２００，Ｇ２０１……Ｇ２１５が接続されている。
この読出しデータは図２に示されているリードデータラ
ッチ回路１５３に伝送される。なお、リード用のクロッ
クド・インバータＧ２００，Ｇ２０１……Ｇ２１５が接
続されるビット線は／ＢＬ０，／ＢＬ１…………／ＢＬ
１５であってもよい。
ＢＬ１，／ＢＬ１…………；ＢＬ１５，／ＢＬ１５のう
ち一方ＢＬ０，ＢＬ１，……ＢＬ１５の始端には、タイ
ミング制御信号φ５０によって制御され、ゲートが開か
れると相補ビット線ＢＬ０，ＢＬ１，…………ＢＬ１５
のレベルを検出して、そのとき選択レベルにされている
ワード線に接続されているメモリセルＭＣからの読出し
データを出力する演算リード用のクロックド・インバー
タＧ２００，Ｇ２０１……Ｇ２１５が接続されている。
この読出しデータは図２に示されているリードデータラ
ッチ回路１５３に伝送される。なお、リード用のクロッ
クド・インバータＧ２００，Ｇ２０１……Ｇ２１５が接
続されるビット線は／ＢＬ０，／ＢＬ１…………／ＢＬ
１５であってもよい。
【００４４】図５（Ａ）には、この実施例の表示コント
ロールドライバにおける表示ＲＡＭ１４０への書込みモ
ードのうち一括書込みモードにおけるタイミング信号φ
１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形
が示されている。
ロールドライバにおける表示ＲＡＭ１４０への書込みモ
ードのうち一括書込みモードにおけるタイミング信号φ
１１〜φ１４，φ２１〜φ２４，φ３１〜φ３４の波形
が示されている。
【００４５】この一括書込みモードでは、先ずタイミン
グ信号φ１１〜φ１４によりデータバスＢＵＳ０〜ＢＵ
Ｓ１５上の信号が１６ビットずつ順次第１ラッチ群ＬＴ
Ｇ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。そし
て、最後の１６ビットすなわち４ワード目のデータがＬ
ＴＧ１４に取り込まれるのと同時に、タイミング信号φ
２１〜φ２４により第１ラッチ群ＬＴＧ１１〜ＬＴＧ１
４にラッチされている４ワードのデータが第２ラッチ群
ＬＴＧ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。
グ信号φ１１〜φ１４によりデータバスＢＵＳ０〜ＢＵ
Ｓ１５上の信号が１６ビットずつ順次第１ラッチ群ＬＴ
Ｇ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。そし
て、最後の１６ビットすなわち４ワード目のデータがＬ
ＴＧ１４に取り込まれるのと同時に、タイミング信号φ
２１〜φ２４により第１ラッチ群ＬＴＧ１１〜ＬＴＧ１
４にラッチされている４ワードのデータが第２ラッチ群
ＬＴＧ１１〜ＬＴＧ１４に取り込まれる（期間Ｔ１）。
【００４６】しかる後、タイミング信号φ３１〜φ３４
により伝送ゲート群ＴＧＴ１〜ＴＧＴ４が同時に開かれ
て、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４にラッチされ
ている４ワードのデータが同時に表示ＲＡＭのメモリア
レイ１４１のビット線上に伝送されて、そのときアドレ
スカウンタ１５１からのアドレスＡＤＤをデコーダ（Ｄ
ＥＣ）１４２がデコードすることにより選択レベルにさ
れたワード線に接続されているメモリセルへ、伝送され
たデータが書き込まれる（期間Ｔ３）。なお、このメモ
リアレイへのデータの書込みが行なわれている間に、次
のデータの第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４への取
込みが実行される。
により伝送ゲート群ＴＧＴ１〜ＴＧＴ４が同時に開かれ
て、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４にラッチされ
ている４ワードのデータが同時に表示ＲＡＭのメモリア
レイ１４１のビット線上に伝送されて、そのときアドレ
スカウンタ１５１からのアドレスＡＤＤをデコーダ（Ｄ
ＥＣ）１４２がデコードすることにより選択レベルにさ
れたワード線に接続されているメモリセルへ、伝送され
たデータが書き込まれる（期間Ｔ３）。なお、このメモ
リアレイへのデータの書込みが行なわれている間に、次
のデータの第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４への取
込みが実行される。
【００４７】図５（Ｂ）には、逐次書込みモードにおけ
るタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ
３１〜φ３４の波形が示されている。
るタイミング信号φ１１〜φ１４，φ２１〜φ２４，φ
３１〜φ３４の波形が示されている。
【００４８】この逐次書込みモードでは、φ１１〜φ１
４とφ２１〜φ２４とは同一タイミングの信号とされ、
先ずタイミング信号φ１１によりデータバスＢＵＳ０〜
ＢＵＳ１５上の１６ビットの信号が１番目の第１ラッチ
群ＬＴＧ１１に取り込まれるとともに、同時にそのデー
タがタイミング信号φ２１によりそのまま第２ラッチ群
ＬＴＧ２１に取り込まれる。続いて、タイミング信号φ
３１により伝送ゲート群ＴＧＴ１が開かれて、第２ラッ
チ群ＬＴＧ２１にラッチされている１ワードのデータが
表示ＲＡＭ１４０のメモリアレイの対応するビット線上
に伝送されてメモリセルへの書込みが行なわれる（期間
Ｔ１１）。
４とφ２１〜φ２４とは同一タイミングの信号とされ、
先ずタイミング信号φ１１によりデータバスＢＵＳ０〜
ＢＵＳ１５上の１６ビットの信号が１番目の第１ラッチ
群ＬＴＧ１１に取り込まれるとともに、同時にそのデー
タがタイミング信号φ２１によりそのまま第２ラッチ群
ＬＴＧ２１に取り込まれる。続いて、タイミング信号φ
３１により伝送ゲート群ＴＧＴ１が開かれて、第２ラッ
チ群ＬＴＧ２１にラッチされている１ワードのデータが
表示ＲＡＭ１４０のメモリアレイの対応するビット線上
に伝送されてメモリセルへの書込みが行なわれる（期間
Ｔ１１）。
【００４９】次に、タイミング信号φ１２によりデータ
バスＢＵＳ０〜ＢＵＳ１５上の１６ビットの信号が２番
目の第１ラッチ群ＬＴＧ１２に取り込まれるとともに、
同時にそのデータがタイミング信号φ２２により第２ラ
ッチ群ＬＴＧ２２にそのまま取り込まれる。続いて、タ
イミング信号φ３２により伝送ゲート群ＴＧＴ２が開か
れて、第２ラッチ群ＬＴＧ２２にラッチされている１ワ
ードのデータが表示ＲＡＭ１４０のメモリアレイの対応
するビット線上に伝送されてメモリセルへの書込みが行
なわれる（期間Ｔ１２）。
バスＢＵＳ０〜ＢＵＳ１５上の１６ビットの信号が２番
目の第１ラッチ群ＬＴＧ１２に取り込まれるとともに、
同時にそのデータがタイミング信号φ２２により第２ラ
ッチ群ＬＴＧ２２にそのまま取り込まれる。続いて、タ
イミング信号φ３２により伝送ゲート群ＴＧＴ２が開か
れて、第２ラッチ群ＬＴＧ２２にラッチされている１ワ
ードのデータが表示ＲＡＭ１４０のメモリアレイの対応
するビット線上に伝送されてメモリセルへの書込みが行
なわれる（期間Ｔ１２）。
【００５０】このようにして、データバスＢＵＳ０〜Ｂ
ＵＳ１５上の１６ビットの信号が順次メモリアレイに書
き込まれていく。ただし、この逐次書込みモードでは、
第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４……に対して順番
にデータを取り込ませて書込みを行なう必要はなく、例
えばＬＴＧ１２，ＬＴＧ１４，ＬＴＧ１３，ＬＴＧ１１
……のように任意の順番で行なうことができる。
ＵＳ１５上の１６ビットの信号が順次メモリアレイに書
き込まれていく。ただし、この逐次書込みモードでは、
第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４……に対して順番
にデータを取り込ませて書込みを行なう必要はなく、例
えばＬＴＧ１２，ＬＴＧ１４，ＬＴＧ１３，ＬＴＧ１１
……のように任意の順番で行なうことができる。
【００５１】図５（Ａ）と（Ｂ）を比較すると明らかな
ように、一括書込みモードを利用すると書込み所要時間
を短縮することができるとともに、逐次書込みモードで
は同一のワードに接続されているメモリセルであっても
１ワードのデータの書込みが行なわれる度にワード線の
立上げが必要になるため、消費電力が多いが、一括書込
みモードでは同一のワードに接続されているメモリセル
に対しては４ワードのデータを同時に書き込むことがで
きるため、ワード線の立上げも１回で済み、その分消費
電力を減らすことができる。つまり、一括書込みモード
を利用するとラッチ回路へのデータの取り込みを高速化
してもメモリアレイへのデータの書込み回数は減らすこ
とができるため、逐次書込みモードでの１ワードのデー
タの書込みに対して書込み所要時間および消費電力を増
加させることなく４倍のデータの書込みを行なうことが
できる。
ように、一括書込みモードを利用すると書込み所要時間
を短縮することができるとともに、逐次書込みモードで
は同一のワードに接続されているメモリセルであっても
１ワードのデータの書込みが行なわれる度にワード線の
立上げが必要になるため、消費電力が多いが、一括書込
みモードでは同一のワードに接続されているメモリセル
に対しては４ワードのデータを同時に書き込むことがで
きるため、ワード線の立上げも１回で済み、その分消費
電力を減らすことができる。つまり、一括書込みモード
を利用するとラッチ回路へのデータの取り込みを高速化
してもメモリアレイへのデータの書込み回数は減らすこ
とができるため、逐次書込みモードでの１ワードのデー
タの書込みに対して書込み所要時間および消費電力を増
加させることなく４倍のデータの書込みを行なうことが
できる。
【００５２】上記実施例では、４ワードのデータを順次
ラッチ回路に取り込んで一括してメモリアレイに書き込
むようにしているが、同様にして５ワード以上のデータ
をラッチ回路に順次取り込んでから一括してメモリアレ
イに書き込むように構成することも可能である。ただ
し、一括して書き込むデータの量を増加させると、表示
ＲＡＭ１４０内の一部例えば一ワードのデータのみ書き
換えたいような場合にも複数ワード分のデータをラッチ
回路へ送ってやる必要が生じるため、マイコンの負担が
大きくなるとともに、連続しないアドレスに対する書込
みが続く場合にはオーバーヘッドも大きくなる。
ラッチ回路に取り込んで一括してメモリアレイに書き込
むようにしているが、同様にして５ワード以上のデータ
をラッチ回路に順次取り込んでから一括してメモリアレ
イに書き込むように構成することも可能である。ただ
し、一括して書き込むデータの量を増加させると、表示
ＲＡＭ１４０内の一部例えば一ワードのデータのみ書き
換えたいような場合にも複数ワード分のデータをラッチ
回路へ送ってやる必要が生じるため、マイコンの負担が
大きくなるとともに、連続しないアドレスに対する書込
みが続く場合にはオーバーヘッドも大きくなる。
【００５３】従って、一括して書き込むデータの大きさ
は、システムにおいて比較的頻繁に行なわれるデータの
書込みサイズに応じて決定してやればよい。本実施例の
システムは、このような観点から４ワードのデータを一
括書込みするように構成したものである。
は、システムにおいて比較的頻繁に行なわれるデータの
書込みサイズに応じて決定してやればよい。本実施例の
システムは、このような観点から４ワードのデータを一
括書込みするように構成したものである。
【００５４】図６（Ａ）には、本実施例の液晶コントロ
ールドライバ１００を使用したシステムにおいて、例え
ば表示ＲＡＭ１４０の全メモリセルにデータを書き込む
際の各ワード（１６ビットのデータ）とアドレスとの関
係を示す。図において、１ライン目のアドレス“０００
０”〜“００３Ｆ”は液晶パネル１０の１ライン分の１
０２４ビット（６４ワード）のデータのアドレスを示し
ており、特に制限されるものでないが、この実施例では
この１ライン分のデータは表示ＲＡＭ１４０の１本のワ
ード線に接続された１０２４個のメモリセルに記憶され
る。
ールドライバ１００を使用したシステムにおいて、例え
ば表示ＲＡＭ１４０の全メモリセルにデータを書き込む
際の各ワード（１６ビットのデータ）とアドレスとの関
係を示す。図において、１ライン目のアドレス“０００
０”〜“００３Ｆ”は液晶パネル１０の１ライン分の１
０２４ビット（６４ワード）のデータのアドレスを示し
ており、特に制限されるものでないが、この実施例では
この１ライン分のデータは表示ＲＡＭ１４０の１本のワ
ード線に接続された１０２４個のメモリセルに記憶され
る。
【００５５】また、図６（Ａ）に網掛けが付されている
データはアドレス“００００”〜“０００３”の４ワー
ドのデータで、この４ワードのデータは、一括書込みモ
ードでは１ワードずつ外部のマイコンから供給されて順
次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれ
る。そして、４ワード揃ったところで第２ラッチ群ＬＴ
Ｇ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内
のアドレス“００００”〜“０００３”に対応するメモ
リセルに書き込まれる。
データはアドレス“００００”〜“０００３”の４ワー
ドのデータで、この４ワードのデータは、一括書込みモ
ードでは１ワードずつ外部のマイコンから供給されて順
次第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれ
る。そして、４ワード揃ったところで第２ラッチ群ＬＴ
Ｇ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内
のアドレス“００００”〜“０００３”に対応するメモ
リセルに書き込まれる。
【００５６】この４ワードのデータの書き込みが開始さ
れるのと並行して、次のアドレス“０００４”〜“００
０７”の４ワードのデータが１ワードずつ外部のマイコ
ンから供給されて順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ
１４に書き込まれて、４ワード揃ったところで第２ラッ
チ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ
１４０内の対応するメモリセルに書き込まれる。上記動
作を繰り返すことにより、短時間に効率良くデータを書
き込むことができるとともに、１ワードずつデータを書
き込む場合に比べて表示ＲＡＭ１４０のアクセス（ワー
ド線の立上げ動作）回数が少なくて済み、消費電力が低
減される。
れるのと並行して、次のアドレス“０００４”〜“００
０７”の４ワードのデータが１ワードずつ外部のマイコ
ンから供給されて順次第１ラッチ群ＬＴＧ１１〜ＬＴＧ
１４に書き込まれて、４ワード揃ったところで第２ラッ
チ群ＬＴＧ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ
１４０内の対応するメモリセルに書き込まれる。上記動
作を繰り返すことにより、短時間に効率良くデータを書
き込むことができるとともに、１ワードずつデータを書
き込む場合に比べて表示ＲＡＭ１４０のアクセス（ワー
ド線の立上げ動作）回数が少なくて済み、消費電力が低
減される。
【００５７】図６（Ｂ）には、本実施例の液晶コントロ
ールドライバ１００を使用したシステムにおいて、一括
書込みモードで表示ＲＡＭ１４０の１部のアドレスのデ
ータを書き換える場合のマイコンからの書込みデータ
と、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４から表示ＲＡ
Ｍ１４０に伝送されるデータとの関係を示す。図６
（Ａ）において、網掛けが付されているアドレス“００
００”〜“０００７”の８ワードのデータのうち“００
０１”〜“０００４”の４ワードのデータが実際に書換
えを行ないたいライトデータであるとする。
ールドライバ１００を使用したシステムにおいて、一括
書込みモードで表示ＲＡＭ１４０の１部のアドレスのデ
ータを書き換える場合のマイコンからの書込みデータ
と、第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４から表示ＲＡ
Ｍ１４０に伝送されるデータとの関係を示す。図６
（Ａ）において、網掛けが付されているアドレス“００
００”〜“０００７”の８ワードのデータのうち“００
０１”〜“０００４”の４ワードのデータが実際に書換
えを行ないたいライトデータであるとする。
【００５８】この場合、マイコンにおいてアドレス“０
０００”の１ワードのダミーデータとアドレス“０００
５”〜“０００７”の３ワードのダミーデータが付加さ
れて、先ずダミーデータを含むアドレス“００００”〜
“０００４”の４ワードのデータが１ワードずつ順次第
１ラッチ群ＬＴＧ１１〜ＬＴＧ１４へ供給されて書き込
まれる。そして、４ワード揃ったところで、このうちダ
ミーデータを除く３ワードのデータが第２ラッチ群ＬＴ
Ｇ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内
の対応するメモリセルに書き込まれる。
０００”の１ワードのダミーデータとアドレス“０００
５”〜“０００７”の３ワードのダミーデータが付加さ
れて、先ずダミーデータを含むアドレス“００００”〜
“０００４”の４ワードのデータが１ワードずつ順次第
１ラッチ群ＬＴＧ１１〜ＬＴＧ１４へ供給されて書き込
まれる。そして、４ワード揃ったところで、このうちダ
ミーデータを除く３ワードのデータが第２ラッチ群ＬＴ
Ｇ２１〜ＬＴＧ２４に伝送されて、表示ＲＡＭ１４０内
の対応するメモリセルに書き込まれる。
【００５９】この４ワードのデータの書き込みが開始さ
れるのと並行して、３個のダミーデータを含む次のアド
レス“０００４”〜“０００７”の４ワードのデータが
１ワードずつ外部のマイコンから供給されて順次第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれて、４ワー
ド揃ったところで、ダミーデータを除く１ワードのデー
タが第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送され
て、表示ＲＡＭ１４０内の対応するメモリセルに書き込
まれる。なお、上記書込みの際の連続したアドレスは、
外部のマイコンがアドレスカウンタ１５１に対して書込
み位置の先頭アドレスを設定し、アドレスカウンタ１５
１がカウントアップ動作することで自動的に発生するよ
うに構成されている。
れるのと並行して、３個のダミーデータを含む次のアド
レス“０００４”〜“０００７”の４ワードのデータが
１ワードずつ外部のマイコンから供給されて順次第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４に書き込まれて、４ワー
ド揃ったところで、ダミーデータを除く１ワードのデー
タが第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送され
て、表示ＲＡＭ１４０内の対応するメモリセルに書き込
まれる。なお、上記書込みの際の連続したアドレスは、
外部のマイコンがアドレスカウンタ１５１に対して書込
み位置の先頭アドレスを設定し、アドレスカウンタ１５
１がカウントアップ動作することで自動的に発生するよ
うに構成されている。
【００６０】図７および図８には、書換えを行なうデー
タのアドレス範囲と第１ラッチ群ＬＴＧ１１〜ＬＴＧ１
４へのデータの書込み回数との関係を示す。図におい
て、太線で囲まれているアドレスが書換え対象のデータ
である。ここでは、図７に書換えをしたいデータのアド
レスの切れ目が良い場合を、また図８に４ワードずつの
グループのうち２以上にまたがっている場合を示す。
タのアドレス範囲と第１ラッチ群ＬＴＧ１１〜ＬＴＧ１
４へのデータの書込み回数との関係を示す。図におい
て、太線で囲まれているアドレスが書換え対象のデータ
である。ここでは、図７に書換えをしたいデータのアド
レスの切れ目が良い場合を、また図８に４ワードずつの
グループのうち２以上にまたがっている場合を示す。
【００６１】図７および図８から分かるように、書換え
をしたいデータのアドレスが図８のように４ワードずつ
のグループのうち２以上にまたがっているときは、図７
のように４ワードずつ切れ目の良いアドレスに対してデ
ータを書き込む場合に比べて、ダミーデータの数だけ書
込み回数が多くなるとともに、表示ＲＡＭ１４０に対す
る書込み回数もそれぞれ多くなるものの、１ワードずつ
書き込むモードに比べれば表示ＲＡＭへのデータ書込み
回数は少なくて済み、その分消費電力を減らすことがで
きる。
をしたいデータのアドレスが図８のように４ワードずつ
のグループのうち２以上にまたがっているときは、図７
のように４ワードずつ切れ目の良いアドレスに対してデ
ータを書き込む場合に比べて、ダミーデータの数だけ書
込み回数が多くなるとともに、表示ＲＡＭ１４０に対す
る書込み回数もそれぞれ多くなるものの、１ワードずつ
書き込むモードに比べれば表示ＲＡＭへのデータ書込み
回数は少なくて済み、その分消費電力を減らすことがで
きる。
【００６２】次に、書換えをしたいデータのアドレスが
図８（Ｂ）に示すように４ワードずつのグループの２以
上にまたがっている場合に、第１ラッチ群ＬＴＧ１１〜
ＬＴＧ１４に書き込まれたダミーデータを含む４ワード
のデータのうち、ダミーデータを除くデータのみを第２
ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送して、表示ＲＡ
Ｍ１４０内の対応するメモリセルに書き込む動作を可能
にする構成を説明する。
図８（Ｂ）に示すように４ワードずつのグループの２以
上にまたがっている場合に、第１ラッチ群ＬＴＧ１１〜
ＬＴＧ１４に書き込まれたダミーデータを含む４ワード
のデータのうち、ダミーデータを除くデータのみを第２
ラッチ群ＬＴＧ２１〜ＬＴＧ２４に伝送して、表示ＲＡ
Ｍ１４０内の対応するメモリセルに書き込む動作を可能
にする構成を説明する。
【００６３】このような選択データ書込みは、前述した
制御部１２０内に設けられているマスクレジスタ１２２
への設定により可能とされる。具体的には、マスクレジ
スタ１２２には、図９（Ａ）に示すように、ライト開始
アドレス設定フィールドＷＳＡと、マスクすべき先頭か
らのワードの数を設定する開始側マスク量設定フィール
ドＳＭＷと、ライト終了アドレス設定フィールドＷＥＡ
と、マスクすべき終端からのワードの数を設定する終了
側マスク量設定フィールドＥＭＷとが設けられている。
なお、開始側マスク量設定フィールドＳＭＷと終了側マ
スク量設定フィールドＥＭＷは、この実施例では一括書
込みの単位が４ワードであるので２ビットで良い。マス
ク量は、ライト開始アドレス、ライト終了アドレスによ
り自動的に決まるため、マイコン５３から設定する必要
はない。一括書込みの単位が８ワードの場合には、開始
側マスク量設定フィールドＳＭＷと終了側マスク量設定
フィールドＥＭＷを３ビットとすれば良い。
制御部１２０内に設けられているマスクレジスタ１２２
への設定により可能とされる。具体的には、マスクレジ
スタ１２２には、図９（Ａ）に示すように、ライト開始
アドレス設定フィールドＷＳＡと、マスクすべき先頭か
らのワードの数を設定する開始側マスク量設定フィール
ドＳＭＷと、ライト終了アドレス設定フィールドＷＥＡ
と、マスクすべき終端からのワードの数を設定する終了
側マスク量設定フィールドＥＭＷとが設けられている。
なお、開始側マスク量設定フィールドＳＭＷと終了側マ
スク量設定フィールドＥＭＷは、この実施例では一括書
込みの単位が４ワードであるので２ビットで良い。マス
ク量は、ライト開始アドレス、ライト終了アドレスによ
り自動的に決まるため、マイコン５３から設定する必要
はない。一括書込みの単位が８ワードの場合には、開始
側マスク量設定フィールドＳＭＷと終了側マスク量設定
フィールドＥＭＷを３ビットとすれば良い。
【００６４】そして、外部のマイコン５３がこのマスク
レジスタ１２２への設定を行なってから第１ラッチ群Ｌ
ＴＧ１１〜ＬＴＧ１４へのデータの書込みを開始する
と、書込み終了後第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４
から表示ＲＡＭ１４０へのデータの伝送の際に、書込み
タイミング生成回路１７０からダミーのデータを除くデ
ータのみを伝送させるようなタイミング信号φ３１〜φ
３４……が、図３の伝送ゲート手段ＴＧＴ１〜ＴＧＴ４
……に対して供給される。
レジスタ１２２への設定を行なってから第１ラッチ群Ｌ
ＴＧ１１〜ＬＴＧ１４へのデータの書込みを開始する
と、書込み終了後第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４
から表示ＲＡＭ１４０へのデータの伝送の際に、書込み
タイミング生成回路１７０からダミーのデータを除くデ
ータのみを伝送させるようなタイミング信号φ３１〜φ
３４……が、図３の伝送ゲート手段ＴＧＴ１〜ＴＧＴ４
……に対して供給される。
【００６５】以下、このマスクレジスタ１２２への設定
による具体的なデータマスク動作を、一例として図９
（Ｂ）に示すような６〜１２ワードのデータを書き込む
４つのケースを例にとって説明する。
による具体的なデータマスク動作を、一例として図９
（Ｂ）に示すような６〜１２ワードのデータを書き込む
４つのケースを例にとって説明する。
【００６６】図９（Ｂ）の第１のケースは切り目の良い
連続したアドレス“００００”〜“０００Ｂ”に対して
１２ワードのデータを書き込むケース、第２のケースは
中間のアドレス“０００１”〜“０００Ａ”に対して１
０ワードのデータを書き込むケース、第３のケースは中
間のアドレス“０００２”〜“０００９”に対して８ワ
ードのデータを書き込むケース、第４のケースは中間の
アドレス“０００３”〜“０００８”に対して６ワード
のデータを書き込むケースにおいて、マスクするデータ
（ダミーデータ）と表示ＲＡＭに対する書込みを行なう
べきデータとの関係をそれぞれ表わしている。
連続したアドレス“００００”〜“０００Ｂ”に対して
１２ワードのデータを書き込むケース、第２のケースは
中間のアドレス“０００１”〜“０００Ａ”に対して１
０ワードのデータを書き込むケース、第３のケースは中
間のアドレス“０００２”〜“０００９”に対して８ワ
ードのデータを書き込むケース、第４のケースは中間の
アドレス“０００３”〜“０００８”に対して６ワード
のデータを書き込むケースにおいて、マスクするデータ
（ダミーデータ）と表示ＲＡＭに対する書込みを行なう
べきデータとの関係をそれぞれ表わしている。
【００６７】なお、図９（Ｂ）において、白抜きの枠
（□印）は書き込むべきデータを、また黒の塗潰し枠
（■印）はマスクすべきデータを意味している。いずれ
の場合も、外部のマイコンから第１ラッチ群ＬＴＧ１１
〜ＬＴＧ１４に書き込むデータは１２ワードである。図
９（Ｃ）は、上記ケース１〜４に対応して前記マスクレ
ジスタ１２２へ設定すべき値を示す。終了アドレスは、
“０００Ｂ”の代わりに、最後のグループの先頭のアド
レス“０００８”とすることも可能である。
（□印）は書き込むべきデータを、また黒の塗潰し枠
（■印）はマスクすべきデータを意味している。いずれ
の場合も、外部のマイコンから第１ラッチ群ＬＴＧ１１
〜ＬＴＧ１４に書き込むデータは１２ワードである。図
９（Ｃ）は、上記ケース１〜４に対応して前記マスクレ
ジスタ１２２へ設定すべき値を示す。終了アドレスは、
“０００Ｂ”の代わりに、最後のグループの先頭のアド
レス“０００８”とすることも可能である。
【００６８】図１０（Ａ）には、ケース２のアドレス
“０００１”〜“０００Ａ”に対して１０ワードのデー
タを表示ＲＡＭ１４０に書き込む場合におけるアドレス
“００００”〜“０００３”のデータに対応する第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２
１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１４
に対して供給されるタイミング信号φ１１〜φ１４，φ
２１〜φ２４，φ３１〜φ３４の波形を示す。
“０００１”〜“０００Ａ”に対して１０ワードのデー
タを表示ＲＡＭ１４０に書き込む場合におけるアドレス
“００００”〜“０００３”のデータに対応する第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２
１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１４
に対して供給されるタイミング信号φ１１〜φ１４，φ
２１〜φ２４，φ３１〜φ３４の波形を示す。
【００６９】また、図１０（Ｂ）には、ケース４のアド
レス“０００３”〜“０００８”に対して８ワードのデ
ータを表示ＲＡＭ１４０に書き込む場合におけるアドレ
ス“００００”〜“０００３”のデータに対応する第１
ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ
２１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１
４に対して供給されるタイミング信号φ１１〜φ１４，
φ２１〜φ２４，φ３１〜φ３４の波形を示す。
レス“０００３”〜“０００８”に対して８ワードのデ
ータを表示ＲＡＭ１４０に書き込む場合におけるアドレ
ス“００００”〜“０００３”のデータに対応する第１
ラッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ
２１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１１〜ＴＧＴ１
４に対して供給されるタイミング信号φ１１〜φ１４，
φ２１〜φ２４，φ３１〜φ３４の波形を示す。
【００７０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施の形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施の形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００７１】例えば、前記実施例においては、バスＢＵ
Ｓ０〜ＢＵＳ１５とメモリアレイ１４１との間に第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２
１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１〜ＴＧＴ４を設
けているが、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４を省
略して第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４の保持デー
タを伝送ゲート群ＴＧＴ１〜ＴＧＴ４によりメモリアレ
イ１４１のビット線に伝送するように構成しても良い。
このようにしても、前述した６４ビットような一括書込
みが可能である。
Ｓ０〜ＢＵＳ１５とメモリアレイ１４１との間に第１ラ
ッチ群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２
１〜ＬＴＧ２４と伝送ゲート群ＴＧＴ１〜ＴＧＴ４を設
けているが、第２ラッチ群ＬＴＧ２１〜ＬＴＧ２４を省
略して第１ラッチ群ＬＴＧ１１〜ＬＴＧ１４の保持デー
タを伝送ゲート群ＴＧＴ１〜ＴＧＴ４によりメモリアレ
イ１４１のビット線に伝送するように構成しても良い。
このようにしても、前述した６４ビットような一括書込
みが可能である。
【００７２】ただし、前記実施例のように、第１ラッチ
群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜
ＬＴＧ２４を設けた場合には、図７（Ｃ）のような同一
ビット線上のメモリセルに連続してデータを書き込む必
要がある場合に、図１０（Ｃ），（Ｄ）のように、最初
に取り込んだデータをメモリアレイに伝送して書き込ん
でいる間に、並行して次のデータを第１ラッチ群ＬＴＧ
１１〜ＬＴＧ１４に取りこむことができる。そして、こ
の場合にも、マスクレジスタの設定値に応じて第１ラッ
チ群ＬＴＧ１１〜ＬＴＧ１４に取り込まれた４ワードの
うち最初の１ワードがメモリアレイに伝送されないよう
にすることができる。
群ＬＴＧ１１〜ＬＴＧ１４と第２ラッチ群ＬＴＧ２１〜
ＬＴＧ２４を設けた場合には、図７（Ｃ）のような同一
ビット線上のメモリセルに連続してデータを書き込む必
要がある場合に、図１０（Ｃ），（Ｄ）のように、最初
に取り込んだデータをメモリアレイに伝送して書き込ん
でいる間に、並行して次のデータを第１ラッチ群ＬＴＧ
１１〜ＬＴＧ１４に取りこむことができる。そして、こ
の場合にも、マスクレジスタの設定値に応じて第１ラッ
チ群ＬＴＧ１１〜ＬＴＧ１４に取り込まれた４ワードの
うち最初の１ワードがメモリアレイに伝送されないよう
にすることができる。
【００７３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話器の表示装置について説明したがこの発明はそれに限
定されるものでなく、例えば、ＰＨＳ（personal handy
phone）、ポケットベル（登録商標）、および、ページ
ャーなどの種々の携帯型電子機器に適用することが出来
る。また、携帯型電子機器や液晶ディスプレーに適用す
るのに限られず、例えば大型の機器に備わる表示装置や
その制御装置、また、ＬＥＤなどを２次元配列してなる
ドット表示装置などにも広く利用することができる。
なされた発明をその背景となった利用分野である携帯電
話器の表示装置について説明したがこの発明はそれに限
定されるものでなく、例えば、ＰＨＳ（personal handy
phone）、ポケットベル（登録商標）、および、ページ
ャーなどの種々の携帯型電子機器に適用することが出来
る。また、携帯型電子機器や液晶ディスプレーに適用す
るのに限られず、例えば大型の機器に備わる表示装置や
その制御装置、また、ＬＥＤなどを２次元配列してなる
ドット表示装置などにも広く利用することができる。
【００７４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００７５】すなわち、本発明に従うと、消費電力を増
大させることなく内部の表示ＲＡＭに対するデータの書
込みを高速で行なえる表示制御装置およびそれを搭載し
た携帯用電子機器を実現することができる。
大させることなく内部の表示ＲＡＭに対するデータの書
込みを高速で行なえる表示制御装置およびそれを搭載し
た携帯用電子機器を実現することができる。
【図１】本発明を適用した液晶コントロールドライバを
備えた携帯電話器の全体構成を示すブロック図である。
備えた携帯電話器の全体構成を示すブロック図である。
【図２】実施例の液晶コントロールドライバの詳細を示
すブロック図である。
すブロック図である。
【図３】液晶コントロールドライバ内の表示ＲＡＭの書
込みラッチ回路の具体例を示す回路図である。
込みラッチ回路の具体例を示す回路図である。
【図４】メモリアレイと書込みラッチ回路のより具体的
な例を示す回路図である。
な例を示す回路図である。
【図５】実施例の表示コントロールドライバにおける表
示ＲＡＭへの一括書込みモードと逐次書込みモードにお
けるラッチタイミング信号の波形を示すタイミングチャ
ートである。
示ＲＡＭへの一括書込みモードと逐次書込みモードにお
けるラッチタイミング信号の波形を示すタイミングチャ
ートである。
【図６】実施例の液晶コントロールドライバを使用した
システムにおいて、表示ＲＡＭに一括書込みモードでデ
ータを書き込む際の各ワード（１６ビットのデータ）と
アドレスとの関係を示す図である。
システムにおいて、表示ＲＡＭに一括書込みモードでデ
ータを書き込む際の各ワード（１６ビットのデータ）と
アドレスとの関係を示す図である。
【図７】実施例の液晶コントロールドライバを使用した
システムにおいて、表示ＲＡＭに一括書込みモードで切
れ目の良いデータを書き込む際のデータのサイズとラッ
チ回路への書込み回数および表示ＲＡＭへの書込み回数
との関係を示す図である。
システムにおいて、表示ＲＡＭに一括書込みモードで切
れ目の良いデータを書き込む際のデータのサイズとラッ
チ回路への書込み回数および表示ＲＡＭへの書込み回数
との関係を示す図である。
【図８】実施例の液晶コントロールドライバを使用した
システムにおいて、表示ＲＡＭに一括書込みモードで切
れ目が悪いデータを書き込む際のデータのサイズとラッ
チ回路への書込み回数および表示ＲＡＭへの書込み回数
との関係を示す図である。
システムにおいて、表示ＲＡＭに一括書込みモードで切
れ目が悪いデータを書き込む際のデータのサイズとラッ
チ回路への書込み回数および表示ＲＡＭへの書込み回数
との関係を示す図である。
【図９】表示ＲＡＭのビット線に伝送されるデータのビ
ット数を設定するマスクレジスタの構成例と、レジスタ
の設定値とマスクされるデータとの関係およびレジスタ
への設定値の例を示す説明図である。
ット数を設定するマスクレジスタの構成例と、レジスタ
の設定値とマスクされるデータとの関係およびレジスタ
への設定値の例を示す説明図である。
【図１０】マスクレジスタに設定を行なった場合のラッ
チタイミング信号の波形例を示す波形図である。
チタイミング信号の波形例を示す波形図である。
【図１１】従来の液晶コントローラドライバにおける表
示メモリへの書込みデータをラッチするラッチ回路の構
成例を示す回路図である。
示メモリへの書込みデータをラッチするラッチ回路の構
成例を示す回路図である。
【図１２】従来の液晶コントローラドライバにおける表
示メモリへのデータのラッチタイミングと表示メモリへ
のデータの書込みタイミングの例を示すタイミングチャ
ートである。
示メモリへのデータのラッチタイミングと表示メモリへ
のデータの書込みタイミングの例を示すタイミングチャ
ートである。
１０ 表示装置（液晶ディスプレイ） ５３ マイコン（マイクロコンピュータ，マイクロ
プロセッサ） １００ 液晶コントローラドライバ １１０ クロック信号発生回路 １２０ 制御部 １２３ マスクレジスタ １４０ 表示メモリ（表示ＲＡＭ） １６０ 書込みラッチ回路 ＬＴＧ１１〜ＬＴＧ１４ 第１ラッチ回路群（第１デー
タラッチ手段） ＬＴＧ２１〜ＬＴＧ２４ 第２ラッチ回路群（第２デー
タラッチ手段） ＴＧＴ１〜ＴＧＴ４ 伝送ゲート群（入力用伝送手
段）
プロセッサ） １００ 液晶コントローラドライバ １１０ クロック信号発生回路 １２０ 制御部 １２３ マスクレジスタ １４０ 表示メモリ（表示ＲＡＭ） １６０ 書込みラッチ回路 ＬＴＧ１１〜ＬＴＧ１４ 第１ラッチ回路群（第１デー
タラッチ手段） ＬＴＧ２１〜ＬＴＧ２４ 第２ラッチ回路群（第２デー
タラッチ手段） ＴＧＴ１〜ＴＧＴ４ 伝送ゲート群（入力用伝送手
段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 5/00 ５５５Ｔ (72)発明者 横田 善和 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 坂巻 五郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 大山 尚 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 Ｆターム(参考） 2H093 NA10 NC13 NC22 NC23 NC29 ND39 5C006 AA15 AA22 AF25 AF59 AF69 BB11 BF04 FA12 FA16 FA48 5C080 AA10 BB05 CC03 DD26 DD30 FF07 JJ02 JJ03 JJ04 KK07 5C082 AA22 BA02 BA12 BB01 BD02 CB03 DA18 MM02
Claims (24)
- 【請求項１】 表示装置の表示データを記憶可能であっ
て所定のビット単位で表示データの書込みが行われる表
示メモリを備え、該表示メモリから順次表示データを読
み出して表示装置に対する駆動信号を形成し出力する表
示制御装置であって、 前記表示メモリは、行列状に配置された複数のメモリセ
ルとメモリセルの選択端子が接続された複数のワード線
と該ワード線と交差する方向に配設されメモリセルのデ
ータ入出力ノードが接続された複数のビット線とを備え
たメモリアレイを有し、前記ビット線には入力用の伝送
手段と出力用の伝送手段が接続され、前記入力用の伝送
手段によるデータの伝送で選択状態のワード線に接続さ
れているメモリセルへのデータの書込みが行なわれ、前
記出力用の伝送手段によるデータの伝送で選択状態のワ
ード線に接続されているメモリセルからのデータの読出
しが行なわれるように構成され、 前記所定ビット単位の表示データを順次取込み可能な複
数の第１データラッチ手段を備え、該第１データラッチ
手段に保持されている表示データが、該第１データラッ
チ手段へ取り込まれる表示データのビット数の整数倍
（ｎ倍）のビット単位で、前記入力用の伝送手段により
前記表示メモリのビット線に一括して伝送可能に構成さ
れていることを特徴とする表示制御装置。 - 【請求項２】 前記第１データラッチ手段に保持されて
いる表示データを前記第１データラッチ手段へ取り込ま
れる表示データのビット数の整数倍のビット単位で取込
み可能な複数の第２データラッチ手段をさらに備え、前
記入力用の伝送手段は該第２データラッチ手段に保持さ
れている表示データを前記第１データラッチ手段へ取り
込まれる表示データのビット数の整数倍（ｎ倍）のビッ
ト単位で前記表示メモリのビット線に伝送可能に構成さ
れてなることを特徴とする請求項１に記載の表示制御装
置。 - 【請求項３】 前記入力用の伝送手段による前記表示メ
モリのビット線へのデータの伝送は、前記第１データラ
ッチ手段への最後のデータの取込みと同一のタイミング
で行なわれることを特徴とする請求項１又は２に記載の
表示制御装置。 - 【請求項４】 前記第１データラッチ手段の数は、前記
ｎ倍のさらに整数倍であることを特徴とする請求項１〜
３の何れかに記載の表示制御装置。 - 【請求項５】 前記入力用の伝送手段により前記表示メ
モリのビット線に伝送されるべきデータのビット数を設
定可能なマスク設定手段を備え、該マスク設定手段の設
定情報に基づいて前記入力用の伝送手段が制御されるよ
うに構成されていることを特徴とする請求項１〜４の何
れかに記載の表示制御装置。 - 【請求項６】 前記マスク設定手段は、連続したアドレ
ス範囲の書込みデータの先頭アドレスとその先頭アドレ
スからマスクすべきデータ量および終了アドレスとその
終了アドレスからマスクすべきデータ量を設定可能に構
成されてなることを特徴とする請求項５に記載の表示制
御装置。 - 【請求項７】 前記表示メモリから読み出された表示デ
ータに基づいて外部の液晶表示装置のセグメント電極を
駆動する信号を生成するセグメント駆動手段を備え、１
個の半導体チップ上に半導体集積回路として構成されて
いることを特徴とする請求項１〜６の何れかに記載の表
示制御装置。 - 【請求項８】 請求項１〜７の何れかに記載の表示制御
装置と、 前記表示メモリに書き込む表示データの生成およびその
書込み位置情報に関する設定を行うデータ処理装置と、 前記表示メモリから読み出されて表示データに基づき前
記表示制御装置により形成された表示駆動信号により表
示を行う表示装置と、 を備えたことを特徴とする携帯用電子機器。 - 【請求項９】 前記表示装置はドットマトリックス型の
液晶表示装置であることを特徴とする請求項８に記載の
携帯用電子機器。 - 【請求項１０】 前記表示制御装置は前記液晶表示装置
のセグメント電極を駆動する信号を生成するセグメント
駆動手段を備え、前記液晶表示装置のコモン電極を駆動
する信号を生成するコモン電極駆動回路は前記表示制御
装置が形成された半導体チップとは別個の半導体チップ
上に半導体集積回路として構成され、該コモン電極駆動
回路は前記表示制御装置を構成する素子よりも耐圧の高
い素子で構成されていることを特徴とする請求項９に記
載の携帯用電子機器。 - 【請求項１１】 液晶パネルに表示すべき表示データを
格納するメモリと、 上記メモリに格納すべき表示データがマイクロプロセッ
サから供給されるｋビットの第１外部端子と、 上記メモリからのｍビットの読み出しデータに基づい
て、上記液晶パネルを駆動する為の駆動信号を出力する
複数の第２外部端子と、 上記メモリの入力と上記第１外部端子との間に結合さ
れ、ｍビットの表示データを格納可能な第１ラッチ回路
と、 上記第１ラッチ回路の内の、上記ｋビットの整数倍（ｎ
倍）の単位毎であって、上記ｍビット以下のビット数
（ｋ・ｎ）の表示データを選択して、上記メモリのビッ
ト線に伝送する伝送回路と、 を有する１つの半導体基板に形成された表示制御装置。 - 【請求項１２】 請求項１１において、 上記伝送回路と上記第１ラッチ回路との間に設けられ、
上記ｍビットの表示データを格納可能な第２ラッチ回路
を有し、 上記第２ラッチ回路は、上記ビット数（ｋ・ｎ）の表示
データを上記伝送回路へ出力する表示制御装置。 - 【請求項１３】 請求項１１において、 上記表示制御装置は、第１動作モード及び第２動作モー
ドを設定する為の制御レジスタを有し、 上記制御レジスタへの第１値の設定に応答して、上記メ
モリへの書き込みモードが上記第１動作モードへ設定さ
れ、 上記制御レジスタへの第２値の設定に応答して上記メモ
リへの書き込みモードを上記第２動作モードへ設定さ
れ、 上記伝送回路は、上記第１動作モードへの設定に応答し
て、上記第１ラッチ回路に格納されたｋビットの整数倍
（ｎ倍）の単位毎に、上記表示データを上記メモリのビ
ット線へ伝送し、上記第２動作モードへの設定に応答し
て、上記第１ラッチ回路に格納されたｋビットの単位毎
に、上記表示データを上記メモリのビット線へ伝送する
表示制御装置。 - 【請求項１４】 請求項１３において、さらに、上記メ
モリからの読み出しデータに応答して、上記液晶パネル
のセグメント線へ供給されるべき駆動信号を形成するセ
グメントドライバを含む表示制御装置。 - 【請求項１５】 請求項１４において、さらに、階調電
圧発生回路と、上記メモリからの読み出しデータに応答
して、上記階調電圧発生回路によって発生された複数の
階調電圧から所望の階調電圧を選択する階調電圧選択回
路と、を含む表示制御装置。 - 【請求項１６】 請求項１５において、さらに、上記液
晶パネルの複数のコモン線を周期的に駆動するための駆
動信号を形成するコモンドライバを含む表示制御装置。 - 【請求項１７】 請求項１５において、さらに、上記メ
モリのビット線へ供給されるデータのビット数を設定可
能なマスク設定回路を有し、 上記マスク設定回路に設定された情報に基づいて、上記
伝送回路が制御される表示制御装置。 - 【請求項１８】 カラー表示可能な液晶パネルに表示す
べき画像データを表示データとして格納するメモリと、 上記メモリに格納すべき表示データがマイクロプロセッ
サから供給されるｋビットの第１外部端子と、 上記メモリからのｍビットの読み出しデータに基づい
て、上記液晶パネルを駆動する為の駆動信号を出力する
複数の第２外部端子と、 上記メモリの入力と上記第１外部端子との間に結合さ
れ、ｍビットの表示データを格納可能な第１ラッチ回路
と、 上記第１ラッチ回路の内の、上記ｋビットの整数倍（ｎ
倍）の単位毎であって、上記ｍビット以下のビット数
（ｋ・ｎ）の表示データを選択して、上記メモリのビッ
ト線に伝送する伝送回路と、 階調電圧発生回路と、 上記メモリからの読み出しデータに応答して、上記階調
電圧発生回路によって発生された複数の階調電圧から所
望の階調電圧を選択する階調電圧選択回路と、 上記選択された階調電圧に基づいて、上記液晶パネルの
セグメント線へ供給されるべき駆動信号を形成するセグ
メントドライバと、 を含む表示制御装置。 - 【請求項１９】 請求項１８において、さらに、上記液
晶パネルの複数のコモン線を周期的に駆動するための駆
動信号を形成するコモンドライバを含む表示制御装置。 - 【請求項２０】 請求項１８において、さらに、上記メ
モリのビット線へ供給されるデータのビット数を設定可
能なマスク設定回路を有し、 上記マスク設定回路に設定された情報に基づいて、上記
伝送回路が制御される表示制御装置。 - 【請求項２１】 複数のコモン電極と、複数のセグメン
ト電極と、上記複数のコモン電極と上記複数のセグメン
ト電極との電位差によって駆動されるドットの複数を含
む液晶パネルと、 上記液晶パネルに表示されるべき表示データを発生する
データ処理装置と、 表示制御装置とを有し、 上記表示制御装置は、 上記液晶パネルに表示すべき表示データを格納するメモ
リと、 上記メモリに格納すべき表示データが上記データ処理装
置から供給されるｋビットの第１外部端子と、 上記メモリからのｍビットの読み出しデータに基づい
て、上記液晶パネルを駆動する為の駆動信号を出力する
複数の第２外部端子と、 上記メモリの入力と上記第１外部端子との間に結合さ
れ、ｍビットの表示データを格納可能な第１ラッチ回路
と、 上記第１ラッチ回路の内の、上記ｋビットの整数倍（ｎ
倍）の単位毎であって、上記ｍビット以下のビット数(k
・n)の表示データを選択して、上記メモリのビット線に
伝送する伝送回路と、 階調電圧発生回路と、 上記メモリからの読み出しデータに応答して、上記階調
電圧発生回路によって発生された複数の階調電圧から所
望の階調電圧を選択する階調電圧選択回路と、 上記選択されたの階調電圧に基づいて、上記液晶パネル
のセグメント線へ供給されるべき駆動信号を形成するセ
グメントドライバと、 を有する携帯用電子機器。 - 【請求項２２】 請求項２１において、上記表示制御装
置は、さらに、上記液晶パネルの複数のコモン線を周期
的に駆動するための駆動信号を形成するコモンドライバ
を含む携帯用電子機器。 - 【請求項２３】 請求項２１において、上記表示制御装
置は、さらに、上記メモリのビット線へ供給されるデー
タのビット数を設定可能なマスク設定回路を有し、 上記マスク設定回路に設定された情報に基づいて、上記
伝送回路が制御される携帯用電子機器。 - 【請求項２４】 請求項２１において、上記液晶パネル
は、赤、緑及び青の３つのドットを一画素とするカラー
表示可能な液晶パネルである携帯用電子機器。
Priority Applications (11)
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|---|---|---|---|
| JP2000383012A JP4132654B2 (ja) | 2000-12-18 | 2000-12-18 | 表示制御装置および携帯用電子機器 |
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| KR1020010077722A KR100747634B1 (ko) | 2000-12-18 | 2001-12-10 | 표시제어장치 및 휴대용 전자기기 |
| US11/030,291 US20050280623A1 (en) | 2000-12-18 | 2005-01-07 | Display control device and mobile electronic apparatus |
| KR1020050109173A KR100747635B1 (ko) | 2000-12-18 | 2005-11-15 | 표시제어장치 및 휴대용 전자기기 |
| KR1020050109174A KR100798167B1 (ko) | 2000-12-18 | 2005-11-15 | 표시제어장치 및 휴대용 전자기기 |
| KR1020070080080A KR100865427B1 (ko) | 2000-12-18 | 2007-08-09 | 휴대용 전자기기 및 휴대전화기 |
| KR1020080027501A KR100897460B1 (ko) | 2000-12-18 | 2008-03-25 | 휴대용 전자기기 |
| US12/343,902 US20090115790A1 (en) | 2000-12-18 | 2008-12-24 | Display control device and mobile electronic apparatus |
| US14/024,579 US9454793B2 (en) | 2000-12-18 | 2013-09-11 | Display control device and mobile electronic apparatus |
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|---|---|---|---|
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Related Child Applications (2)
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| JP2005261621A Division JP4203056B2 (ja) | 2005-09-09 | 2005-09-09 | 液晶表示制御装置 |
| JP2005261620A Division JP4134124B2 (ja) | 2005-09-09 | 2005-09-09 | 表示制御装置 |
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|---|---|
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| JP2002182627A5 JP2002182627A5 (ja) | 2005-11-04 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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| JP (1) | JP4132654B2 (ja) |
| KR (5) | KR100747634B1 (ja) |
| TW (1) | TWI221576B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007033611A (ja) * | 2005-07-25 | 2007-02-08 | Casio Comput Co Ltd | 表示制御回路 |
| JP2008181144A (ja) * | 2008-02-18 | 2008-08-07 | Renesas Technology Corp | 携帯用電子機器及び携帯電話器 |
| US7495677B2 (en) | 2004-02-06 | 2009-02-24 | Nec Electronics Corporation | Controller driver and display panel driving method |
| US8159440B2 (en) | 2003-06-30 | 2012-04-17 | Advanced Micro Devices, Inc. | Controller driver and display apparatus using the same |
| US9454793B2 (en) | 2000-12-18 | 2016-09-27 | Synaptics Display Devices Gk | Display control device and mobile electronic apparatus |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1431952A4 (en) * | 2001-09-28 | 2009-12-02 | Sony Corp | DISPLAY MEMORY, DRIVER SWITCHING, DISPLAY AND CELLULAR INFORMATION DEVICE |
| JP2004233743A (ja) * | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 表示駆動制御装置および表示装置を備えた電子機器 |
| JP4744074B2 (ja) * | 2003-12-01 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 表示メモリ回路および表示コントローラ |
| TWI286764B (en) * | 2005-01-20 | 2007-09-11 | Himax Tech Ltd | Memory architecture of display device and memory writing method for the same |
| KR100804632B1 (ko) * | 2006-05-12 | 2008-02-20 | 삼성전자주식회사 | 전류 소모를 줄이는 데이터 전송 장치 및 방법, 액정 표시장치의 소스 드라이버 및 소스 구동 방법, 이를 포함하는액정 표시 장치 |
| CN105895039A (zh) * | 2016-05-17 | 2016-08-24 | 深圳天珑无线科技有限公司 | 电子设备及驱动显示屏的方法 |
| US20200192542A1 (en) * | 2018-12-12 | 2020-06-18 | Novatek Microelectronics Corp. | Display device with integrated antenna and method thereof |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4874164A (en) * | 1986-07-18 | 1989-10-17 | Commodore-Amiga, Inc. | Personal computer apparatus for block transfer of bit-mapped image data |
| JP2755689B2 (ja) * | 1989-06-12 | 1998-05-20 | 株式会社東芝 | 液晶表示用集積回路および液晶表示装置 |
| US5285407A (en) * | 1991-12-31 | 1994-02-08 | Texas Instruments Incorporated | Memory circuit for spatial light modulator |
| JPH05210085A (ja) * | 1992-01-30 | 1993-08-20 | Canon Inc | 表示制御装置 |
| US6005537A (en) * | 1992-08-21 | 1999-12-21 | Hitachi, Ltd. | Liquid-crystal display control apparatus |
| US5731796A (en) * | 1992-10-15 | 1998-03-24 | Hitachi, Ltd. | Liquid crystal display driving method/driving circuit capable of being driven with equal voltages |
| JP2994169B2 (ja) * | 1993-04-09 | 1999-12-27 | 日本電気株式会社 | アクティブマトリックス型液晶表示装置 |
| US5742271A (en) * | 1993-11-11 | 1998-04-21 | Seiko Epson Corporaiton | Matrix type display device, electronic system including the same and method of driving such a display device |
| JP3167882B2 (ja) * | 1995-02-16 | 2001-05-21 | シャープ株式会社 | 液晶表示装置の駆動方法及び駆動装置 |
| US5687132A (en) * | 1995-10-26 | 1997-11-11 | Cirrus Logic, Inc. | Multiple-bank memory architecture and systems and methods using the same |
| JP3713084B2 (ja) * | 1995-11-30 | 2005-11-02 | 株式会社日立製作所 | 液晶表示制御装置 |
| JP3251489B2 (ja) * | 1996-02-16 | 2002-01-28 | シャープ株式会社 | 座標入力装置 |
| TW394917B (en) * | 1996-04-05 | 2000-06-21 | Matsushita Electric Ind Co Ltd | Driving method of liquid crystal display unit, driving IC and driving circuit |
| US5844856A (en) * | 1996-06-19 | 1998-12-01 | Cirrus Logic, Inc. | Dual port memories and systems and methods using the same |
| KR19980034375A (ko) * | 1996-11-06 | 1998-08-05 | 김광호 | 복수 개의 메모리 뱅크를 가지는 그래픽 메모리의 제어장치 |
| JP4086925B2 (ja) * | 1996-12-27 | 2008-05-14 | 株式会社半導体エネルギー研究所 | アクティブマトリクスディスプレイ |
| JP3472679B2 (ja) * | 1997-03-19 | 2003-12-02 | 株式会社日立製作所 | 液晶駆動回路及び液晶表示装置 |
| JP3919877B2 (ja) * | 1997-04-07 | 2007-05-30 | セイコーエプソン株式会社 | 表示制御回路及び画像表示装置並びにそれを備えた電子機器 |
| US6353435B2 (en) * | 1997-04-15 | 2002-03-05 | Hitachi, Ltd | Liquid crystal display control apparatus and liquid crystal display apparatus |
| JP3385301B2 (ja) * | 1997-04-23 | 2003-03-10 | シャープ株式会社 | データ信号線駆動回路および画像表示装置 |
| JPH10340070A (ja) * | 1997-06-09 | 1998-12-22 | Hitachi Ltd | 液晶表示装置 |
| US6421038B1 (en) * | 1998-09-19 | 2002-07-16 | Lg. Philips Lcd Co., Ltd. | Active matrix liquid crystal display |
| US6407732B1 (en) * | 1998-12-21 | 2002-06-18 | Rose Research, L.L.C. | Low power drivers for liquid crystal display technologies |
| US6618043B2 (en) * | 1999-02-16 | 2003-09-09 | Sharp Kabushiki Kaisha | Image display device and image display method |
| KR100312760B1 (ko) * | 1999-02-24 | 2001-11-03 | 윤종용 | 액정 표시 패널과 액정 표시 장치 및 그의 구동 방법 |
| KR100288417B1 (ko) * | 1999-02-25 | 2001-04-16 | 다니구찌 이찌로오, 기타오카 다카시 | 동기형 반도체 기억 장치 |
| JP4439033B2 (ja) * | 1999-04-16 | 2010-03-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| KR20010025799A (ko) * | 1999-09-01 | 2001-04-06 | 윤종용 | 프리패치 방식을 적용한 반도체 메모리 장치 |
| JP2001159877A (ja) * | 1999-09-20 | 2001-06-12 | Sharp Corp | マトリクス型画像表示装置 |
-
2000
- 2000-12-18 JP JP2000383012A patent/JP4132654B2/ja not_active Expired - Lifetime
-
2001
- 2001-12-03 TW TW090129849A patent/TWI221576B/zh not_active IP Right Cessation
- 2001-12-03 US US09/998,325 patent/US20020075272A1/en not_active Abandoned
- 2001-12-10 KR KR1020010077722A patent/KR100747634B1/ko active IP Right Grant
-
2005
- 2005-11-15 KR KR1020050109174A patent/KR100798167B1/ko active IP Right Grant
- 2005-11-15 KR KR1020050109173A patent/KR100747635B1/ko active IP Right Grant
-
2007
- 2007-08-09 KR KR1020070080080A patent/KR100865427B1/ko active IP Right Grant
-
2008
- 2008-03-25 KR KR1020080027501A patent/KR100897460B1/ko active IP Right Grant
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9454793B2 (en) | 2000-12-18 | 2016-09-27 | Synaptics Display Devices Gk | Display control device and mobile electronic apparatus |
| US8159440B2 (en) | 2003-06-30 | 2012-04-17 | Advanced Micro Devices, Inc. | Controller driver and display apparatus using the same |
| US7495677B2 (en) | 2004-02-06 | 2009-02-24 | Nec Electronics Corporation | Controller driver and display panel driving method |
| JP2007033611A (ja) * | 2005-07-25 | 2007-02-08 | Casio Comput Co Ltd | 表示制御回路 |
| JP2008181144A (ja) * | 2008-02-18 | 2008-08-07 | Renesas Technology Corp | 携帯用電子機器及び携帯電話器 |
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