JP2007033611A - 表示制御回路 - Google Patents

Abstract

【課題】本発明は、低い電源電圧が供給される場合でも半導体記憶装置を高速動作させることが可能な、表示制御回路を提供することを目的とする。
【解決手段】本発明に係る表示制御回路３は、表示装置に表示させるための画像データを一時的に格納する記憶装置３６と、表示制御装置全体の動作を制御するための制御回路（３８等）と、から構成され、前記記憶装置は、前記制御回路を動作させるために外部から供給される電源電圧より高い電圧が供給される。電源電圧を高くすることで記憶装置の動作速度が高速化される。
【選択図】図２

Description

本発明は、表示装置に画像を表示させるための表示制御回路に関する。より詳細には、表示制御回路に内蔵される半導体記憶装置の動作速度を向上させるための技術に関する。

液晶表示装置等の表示装置に所望の画像を表示させるために、半導体集積回路（ＩＣ：Integrated Circuit）によって構成される表示制御回路が用いられている。多くの場合、表示制御回路には表示装置の画面に表示させる画像データを一時的に格納し駆動回路に供給するための半導体記憶装置（ＲＡＭ：Random Access Memory）が内蔵されている。ＲＡＭに記憶される画像データは、所定の期間内に更新され、また当該期間内に読み出される必要がある。表示装置の大画面化や高精細化に伴い表示装置の画素数が増加すると、ＲＡＭへのデータの書き込みやＲＡＭからのデータの読み出しの頻度が増し、ＲＡＭはより高速な動作を求められる。

その一方で、半導体集積回路を製造する工程の進化に伴い、より低い電源電圧で動作可能な半導体集積回路が実現されている。半導体集積回路の高集積化に伴う消費電力の増加を抑制することが可能であるため、半導体集積回路の低電源電圧化が進んでいる。このことは、半導体集積回路により実現される表示制御回路にも当てはまる。

ところが、ＲＡＭに供給される電源電圧が低くなると、ＲＡＭの動作速度が低下する（例えば、特許文献１を参照）。
このため、先に述べたような表示装置の画素数が増加することによりＲＡＭの高速化が求められるにも関わらず、低電源電圧化のためＲＡＭの高速化は困難である。
特開２００１−１５５４９０号公報

本発明は、上記実情に鑑みてなされたもので、低い電源電圧が供給される場合でも半導体記憶装置を高速動作させることが可能な、表示制御回路を提供することを目的とする。

本発明に係る表示制御回路は、表示装置に表示させるための画像データを一時的に格納する記憶装置と、表示制御装置全体の動作を制御するための制御回路と、前記記憶装置と前記制御回路とに動作電圧を供給する電源供給回路と、から構成され、前記電源供給回路は、外部より電源電圧の供給を受け、前記制御回路に動作電圧を供給すると共に前記記憶装置に、前記制御回路に供給する動作電圧よりも高い動作電圧を供給する、ことを特徴とする。

例えば、前記電源供給回路は、前記制御回路を動作させるために外部から供給される電源電圧を昇圧して前記記憶装置に供給する昇圧回路を有してもよい。

前記電源供給回路は、外部からの命令に応じて、前記記憶装置に対して、外部から供給される電源電圧を供給し、又は、外部から供給される電源電圧よりも高い電圧を供給するようにしてもよい。

前記電源供給回路は、前記記憶装置に供給される信号の論理値に応じて、前記記憶装置に対して、外部から供給される電源電圧を供給するか外部から供給される電源電圧よりも高い電圧を供給するかを選択するように構成してもよい。

本発明に係る表示制御回路は、記憶装置に対して相対的に高い電圧を印加するため、電源電圧が低い場合等でも高速動作が可能である。

（実施形態１）
本発明の実施形態１における表示制御回路を、液晶表示装置に適用した場合を例に説明する。
図１に示すように、本実施形態の液晶表示装置１は、液晶パネル２と、表示制御回路３と、から構成される。

液晶パネル２は、対向する２枚のガラス板の対向する面に、互いに直交する透明電極のマトリクスを有する。すなわち、一方のガラス板は、表示制御回路３から走査信号が供給されるコモン電極を有し、他方のガラス板は表示制御回路３から階調信号が供給されるセグメント電極を有する。２枚のガラス板の間には液晶が封入される。そして、コモン電極とセグメント電極とが交差する位置に画素が形成さる。画素の明暗は、コモン電極とセグメント電極との電位差に応じて変化する。したがって、マトリクス状に配置されたコモン電極とセグメント電極との電位差を適宜制御することにより、所望の画像を表示することができる。

表示制御回路３は、液晶表示装置１の表示機能を制御するための制御回路である。
図２に示すように、表示制御回路３は、昇圧回路３１と、ＲＡＭ（Random Access Memory）動作電圧切替回路３２と、入出力回路３３と、レベルシフタ３４と、ＲＡＭインタフェース切替回路３５と、ＲＡＭ３６と、タイミングジェネレータ３７と、命令デコーダ３８と、レジスタ３９と、コモンドライバ４０と、セグメントドライバ４１と、から構成される。

昇圧回路３１は、表示制御回路３を動作させるために外部から供給される電源電圧ＶＤＤを昇圧して、ＲＡＭ３６を高速動作させるため電圧ＶＵＯを生成する。昇圧された電圧ＶＵＯは、ＲＡＭ動作電圧切替回路３２に供給される。

ＲＡＭ動作電圧切替回路３２は、ＲＡＭ３６に供給する電源電圧を外部から供給されるＶＤＤとするか、昇圧して生成したＶＵＯとするかを切り替える。ＲＡＭ動作電圧切替回路３２は、例えばアナログスイッチにより実現できる。

入出力回路３３は、レシーバ、ドライバ、デコーダ等から構成される。入出力回路３３は、表示制御回路３と外部との信号の受け渡しをする。入出力回路３３は、例えば、ＲＡＭ３６に書き込まれるべきデータ、ＲＡＭ３６から読み出されたデータ、ＲＡＭ３６のアドレス、種々の命令を表すコード等を受け渡しする。

レベルシフタ３４は、論理信号における論理値ハイ及び論理値ローを定義する電圧レベルを、電源電圧としてＶＵＯが供給されているＲＡＭ３６にアクセスするのに適した電圧レベルに変換するための回路である。
なお、以下では、ＲＡＭ３６に電源電圧としてＶＤＤが供給されている場合にＲＡＭ３６にアクセスするための論理信号の電圧レベル（レベルシフタ３４によるレベル変換を要さない）をＶＤＤレベルと呼ぶ。また、ＲＡＭ３６に電源電圧としてＶＵＯが供給されている場合にＲＡＭ３６にアクセスするための論理信号の電圧レベルをＶＵＯレベルと呼ぶ。

ＲＡＭインタフェース切替回路３５は、ＲＡＭ３６に対しＲＡＭ動作電圧切替回路３２が供給する電源電圧がＶＤＤであるかＶＵＯであるかに応じて、ＲＡＭ３６にアクセスするための論理信号の電圧レベルをＶＤＤレベルとするか、ＶＵＯレベルとするかを切り替えるための回路である。

ＲＡＭ３６は、液晶パネル２に表示させるための画像データを格納するための記憶装置で、いわゆるＤＤＲＡＭ（Display Data Random Access Memory）とよばれる半導体記憶装置である。ＲＡＭ３６は、例えばＤＲＡＭ(Dynamic Random Access Memory）等により構成される。
ＲＡＭ３６は、所定の定格電圧を限度として、動作のために供給される電源電圧が高いほど、高速動作が可能である。

タイミングジェネレータ３７は、表示制御回路３内の各構成要素が動作するためのタイミングを規定するタイミング信号（例えば、垂直同期信号、水平同期信号、ドットクロック等）を生成して、コモンドライバ４０、セグメントドライバ４１等、表示制御回路３内の各部に供給する。

命令デコーダ３８は、入出力回路３３を介して供給される外部からの命令をデコードして、レジスタ３９に供給する。
レジスタ３９は、命令デコーダ３８によってデコードされた命令を受け取り、表示制御回路３の動作条件を定義する設定を格納する記憶素子である。レジスタ３９は、例えば、ＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５に対する設定を記憶する。

コモンドライバ４０は、タイミングジェネレータ３７から供給される垂直同期信号及び水平同期信号に応答して、液晶パネル２が有するコモン電極に、走査信号を供給する。走査信号は、選択電圧と非選択電圧とを取り得る。選択電圧が供給されたコモン電極上の画素は、階調信号により定義される明暗を表示する。一方、非選択電圧が供給されたコモン電極上の画素は、階調信号による明暗の変化は生じない。コモンドライバ４０は、例えば、図３に示すように、シフトレジスタ４０１、レベルシフタ４０２、駆動回路４０３等から構成される。

シフトレジスタ４０１は、垂直同期信号に応答して、第１画素行に対応するビットのみに論理値ハイを設定する。そして、水平同期信号に同期して、論理値ハイが設定されるビットを第２画素行、第３画素行・・・、と順次シフトさせる。論理値ハイが設定されたビットに対応する画素行には、レベルシフタ４０２と駆動回路４０３とを介して選択電圧が供給される。

セグメントドライバ４１は、ＤＡ（Digital to Analog）変換器、駆動回路等から構成される。セグメントドライバ４１は、ＲＡＭ３６から供給される階調データを、タイミングジェネレータ３７により規定されるタイミングでＤＡ変換器により階調データに応じた電圧レベルの階調信号に変換する。そして、セグメントドライバ４１は、駆動回路を介して液晶パネル２の有するセグメント電極に階調信号を供給する。

このような、コモンドライバ４０及びセグメントドライバ４１の動作により、液晶パネル２において、選択電圧が印加されたコモン電極上の画素は、階調信号に応じた明暗を表示する。

このとき、ＲＡＭ３６は、画像を更新する１周期の間に、セグメントドライバ４１に１フレーム分の階調データを供給する必要がある。このため、ＲＡＭ３６の動作速度に対して画像を更新する周期が短い場合には、ＲＡＭ３６の動作を高速化させる必要がある。

既に述べたように、ＲＡＭ３６の動作速度は、ＲＡＭ３６に供給される電源電圧に依存する。表示制御回路３は、外部からの命令により、ＲＡＭ動作電圧をＶＵＯにするように設定された場合には、ＲＡＭ３６に供給される電源電圧をＶＵＯとしてＲＡＭ３６を高速動作させる。また、ＲＡＭ動作電圧をＶＤＤにするように設定された場合には、ＲＡＭ３６に供給される電源電圧をＶＤＤとしてＲＡＭ３６を低速動作させる。

このような動作により、液晶表示装置１は、表示制御回路３のＲＡＭ３６を高速に動作させ、所望の更新周期で画像を液晶パネル２に表示させることが可能となる。

上述のように、本実施形態の液晶表示装置１において、表示制御回路３は、外部からの命令に応じて、内蔵するＲＡＭ３６を動作させるための電源電圧を外部から供給されるＶＤＤとするか昇圧されたＶＵＯとするかを選択する。ＲＡＭ３６を動作させるための電源電圧を外部から供給されるＶＤＤとするか昇圧されたＶＵＯとするかは、外部のマイクロコンピュータ等によって、種々の状況に応じて選択されるようにしてもよい。

例えば、表示させる画像が動画である場合には昇圧した電圧ＶＵＯを使用し、表示させる画像が静止画である場合には通常の電圧ＶＤＤを使用するようにしてもよい。これにより、動画を表示させる場合のフレームの更新頻度を高速に保ちつつ、静止画を表示させる場合の消費電力を低減することが可能となる。

また、バッテリーの残量が所定の値より多い場合には昇圧した電圧ＶＵＯを使用し、バッテリーの残量が所定の値を下回った場合に通常の電圧ＶＤＤを使用するようにしてもよい。これにより、バッテリーの残量が減少した後も表示可能な時間を伸ばすことが可能となる。

（実施形態２）
上記実施形態１では、外部からの命令に応じて、ＲＡＭ３６を動作させるための電源電圧を外部から供給されるＶＤＤとするか昇圧されたＶＵＯとするかを選択する。しかし、ＲＡＭ３６を動作させるための電源電圧の選択は、外部からの命令によらず、表示制御回路３内部の信号によりＲＡＭ３６にアクセスするタイミングを検出し、ＲＡＭ３６にアクセスのある期間のみＶＵＯを使用することも可能である。

以下で説明する実施形態２では、このような半導体記憶装置を、液晶表示装置を制御するための表示制御回路に適用した場合を例に説明する。
本実施形態の液晶表示装置１は、実施形態１の液晶表示装置１と基本的に同一の構成で、液晶パネル２と、表示制御回路３と、から構成される。

ただし、図４に示すように、本実施形態における表示制御回路３は、実施形態１における表示制御回路と異なり、命令デコーダ３８及びレジスタ３９による、ＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５の設定は行わない。
それに代えて、本実施形態の表示制御回路３は、チップセレクト信号（以下、ＣＳ信号と呼ぶ）に応答して、ＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５の設定を切り替える。

本実施形態のＲＡＭ３６は、複数の記憶領域（ブロック）から構成され、ＣＳ信号によりアクセス対象となるブロックが選択される。表示制御回路３は、ＣＳ信号を、ブロックの選択に加えて、ＲＡＭ３６の動作電圧の切り替えにも用いることにより、アクセス対象となるブロックを高速動作させることを可能とする。

このように構成される液晶表示装置１の動作を、図５に示すタイムチャートを参照して説明する。
図５は、ＲＡＭ３６のあるブロックにデータの書き込みを行う際の動作を示すタイミングチャートである。図５（ａ）に示すように、時刻Ｔ０以前は、ＲＡＭ３６中の当該ブロックはＣＳ信号によって選択されていない。このため、図５（ｂ）に示すように、ＲＡＭ動作電圧切替回路３２がＲＡＭ３６中の当該ブロックに供給する電源電圧は外部から供給されるＶＤＤである。

時刻Ｔ０において、図５（ａ）に示すように、ＣＳ信号が論理値ローから論理値ハイに変化する。これにより、ＲＡＭ３６中の当該ブロックが選択され、当該ブロックはアクセスが可能な状態となる。
また、図５（ｂ）に示すように、ＲＡＭ動作電圧切替回路３２は、ＣＳ信号に応答して、ＲＡＭ３６中の当該ブロックに供給する電源電圧をＶＵＯに切り替える。
更に、ＲＡＭインタフェース切替回路３５は、ＣＳ信号に応答して、ＲＡＭ３６へＶＵＯレベルの論理信号を供給するように切り替える。

次に、時刻Ｔ１において、図５（ｃ）に示すように、ＲＡＭ３６への書き込みを指示する信号（ＷＤＢ信号）が論理値ハイから論理値ローに変化する。これに応答して、ＲＡＭ３６には所望のデータＤＡＴＡ（図５（ｅ）ではＤ１とした）を所望のアドレスＡＤＲＳ（図５（ｆ）ではＡ１とした）に書き込む。

なお、図５（ｂ）に示すように、時刻Ｔ１に達するまでに、ＲＡＭ動作電圧切替回路３２がＲＡＭ３６中の当該ブロックに供給する電圧がＶＵＯに安定しているものとする。また、時刻Ｔ１に達するまでに、データＤＡＴＡ及びアドレスＡＤＲＳも所望の値となっているものとする。

次に、時刻Ｔ２において、図５（ｃ）に示すように、ＷＤＢ信号が論理値ローから論理値ハイに戻る。
そして、時刻Ｔ３において、図５（ａ）に示すように、ＣＳ信号は、論理値ハイから論理値ローに戻る。これにより、ＲＡＭ３６中の当該ブロックはアクセスを受け付けない状態となる。
また、図５（ｂ）に示すように、ＲＡＭ動作電圧切替回路３２は、ＣＳ信号に応答して、ＲＡＭ３６中の当該ブロックに供給する電源電圧をＶＤＤに切り替える。
更に、ＲＡＭインタフェース切替回路３５は、ＣＳ信号に応答して、ＲＡＭ３６へＶＤＤレベルの論理信号を供給するように切り替える。

なお、図５では、ＲＡＭ３６へデータを書き込む場合を例に挙げたが、データの読み出しをする場合も同様にして実現できる。この場合、時刻Ｔ１及びＴ２において、ＷＤＢ信号に代えて、ＲＡＭからのデータの読み出しを指示するＲＤＢ信号を変化させるようにすればよい。

このように、本実施形態の液晶表示装置１は、ＣＳ信号によりＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５の設定を切り替えるので、動作させるブロックには、電源電圧としてＶＤＤから昇圧された電圧ＶＵＯが供給される。このため、ＲＡＭ３６は高速動作が可能である。その結果、表示制御回路３は、所望の更新周期の間に１フレーム分のデータをセグメントドライバ４１に供給できるようになり、液晶パネル２には所望の更新周期で画像が表示される。

本実施形態の表示制御回路３は、ＲＡＭ３６の動作させないブロックには外部から供給されるＶＤＤがそのまま供給される。このため、全ブロックにＶＵＯを供給する場合と比較して、ＲＡＭ３６を高速動作させることにともなう消費電力の増加を抑制することが可能である。

本実施形態では、ＣＳ信号に応答してＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５を設定する場合を例に説明した。しかし、ＲＡＭ動作電圧切替回路３２及びＲＡＭインタフェース切替回路３５の設定は、ＲＡＭ３６へのアクセスを検出できる他の信号によって設定するようにしてもよい。例えば、ＲＡＭへのアクセス時に、当該アクセスが書き込みか読み出しかを指定するライト信号及びリード信号によって、設定するようにしてもよい。

上記の各実施形態では、外部から供給される電源電圧を昇圧回路３１によって昇圧し、ＲＡＭ３６を高速動作させるための電源電圧として供給する場合を例に説明したが、ＲＡＭ３６を高速動作させるための高電圧は、外部から供給されてもよい。

ＲＡＭ３６を高速動作させるための高電圧として、例えば、液晶パネル２を駆動するためにコモンドライバ４０やセグメントドライバ４１に供給される高電圧を用いてもよい。また、専用の電源端子を設け、当該電源端子からＲＡＭ３６を高速動作させるための電源電圧を得るようにしてもよい。

上記の各実施形態では、本発明に係る表示制御回路を液晶表示装置に適用する場合を例に説明したが、本発明に係る半導体記憶装置は、液晶表示装置に限らず、有機ＥＬ（エレクトロルミネセンス）ディスプレイ等にも適用可能である。

液晶表示装置の構成を示すブロック図である。 実施形態１における表示制御回路の構成を示すブロック図である。 コモンドライバの構成を示すブロック図である。 実施形態２における表示制御回路の構成を示すブロック図である。 実施形態２における表示制御回路のＲＡＭ動作電圧切替動作を説明するタイムチャートである。

符号の説明

１・・・液晶表示装置、２・・・液晶パネル、３・・・表示制御回路。

Claims (4)

1. 表示装置に表示させるための画像データを一時的に格納する記憶装置と、
   表示制御装置全体の動作を制御するための制御回路と、
   前記記憶装置と前記制御回路とに動作電圧を供給する電源供給回路と、
   から構成され、
   前記電源供給回路は、外部より電源電圧の供給を受け、前記制御回路に動作電圧を供給すると共に前記記憶装置に、前記制御回路に供給する動作電圧よりも高い動作電圧を供給する、
   ことを特徴とする表示制御回路。
2. 前記電源供給回路は、前記制御回路を動作させるために外部から供給される電源電圧を昇圧して前記記憶装置に供給する昇圧回路を有する、
   ことを特徴とする請求項１に記載の表示制御回路。
3. 前記電源供給回路は、外部からの命令に応じて、前記記憶装置に対して、外部から供給される電源電圧を供給し、又は、外部から供給される電源電圧よりも高い電圧を供給する、
   ことを特徴とする請求項１又は２に記載の表示制御回路。
4. 前記電源供給回路は、前記記憶装置に供給される信号の論理値に応じて、前記記憶装置に対して、外部から供給される電源電圧を供給するか外部から供給される電源電圧よりも高い電圧を供給するかを選択する、
   ことを特徴とする請求項１又は２に記載の表示制御回路。

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