JP2000111875A

JP2000111875A - 駆動装置及び液晶表示装置

Info

Publication number: JP2000111875A
Application number: JP27850298A
Authority: JP
Inventors: Satoshi Nakazawa; 聡中沢; Masakazu Kitamura; 昌和北村
Original assignee: Asahi Glass Co Ltd; Kyocera Display Corp
Current assignee: Kyocera Display Corp; AGC Inc
Priority date: 1998-09-30
Filing date: 1998-09-30
Publication date: 2000-04-21
Anticipated expiration: 2018-09-30
Also published as: JP3863997B2

Abstract

(57)【要約】【課題】液晶パネル１０の駆動装置３０１の回路規模を
削減し、ワンチップＬＳＩ化する。【解決手段】コントローラー１、メモリー２、演算回路
１０２、直交関数発生回路７と極性制御回路８とが備え
られた行選択パターン発生回路１０３、行電圧発生回路
９、列電圧発生回路１１を有しマルチラインアドレッシ
ング駆動する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数ライン同時選
択駆動法によって駆動される単純マトリックス型液晶表
示素子に使用できる駆動装置及び液晶表示装置に関す
る。

【０００２】

【従来の技術】従来、単純マトリックス液晶表示装置の
駆動法としては、いわゆる線順次駆動方式を基本とする
駆動法（従来例１）と、行電極を同時に選択する複数ラ
イン同時選択駆動法、又は、マルチラインアドレッシン
グ駆動法（以下、ＭＬＡ駆動法とも呼ぶ）と呼ばれる駆
動法とがある（従来例２）。

【０００３】従来例１は、１つの行電極毎に順次走査電
圧を印加するとともに、複数の列電極に対しても、それ
と同時にカラム電圧を印加することで各行電極毎に輝度
制御電圧を印加する駆動法である。そして、表示ドット
は、全ての行電極に対して１度ずつ電圧を印加し終わる
までの時間（以下、１フレーム周期と呼ぶ）における平
均的な実効値電圧に応じた透過率に制御され、この１フ
レーム周期毎に所定の画像を表示できる。

【０００４】従来例２は、表示画面を構成する全ての行
電極を複数本ずつの同時選択グループに分割したうえ
で、当該同時選択グループの行電極毎に走査電圧を同時
に印加する。また、この走査電圧の印加とともに、複数
の列電極に対してもそれと同時にカラム電圧を印加する
ことで、同一のカラム電圧が印加される複数の液晶画素
に対して同時に選択電圧を印加し、これを少なくとも上
記同時選択行電極数と同数回以上繰り返す駆動法であ
る。

【０００５】これにより、表示ドットは、上記繰り返し
が完了するまでの時間（１フレーム周期）当たりに印加
された平均的な実効値電圧に応じた透過率に制御され、
この１フレーム周期毎に１つの表示画像が形成される。
この従来例２では、各列電極に印加されるカラム電圧
は、同時選択される複数の行電極に対応する表示データ
と、当該同時選択の際に印加する走査電圧とを行列演算
し、それにより決定された値を「単位カラム電圧」に乗
じた電圧が印加される。

【０００６】そして、当該行列演算により決まる倍率の
最大値は、当該行列演算の際に使用する走査電圧の行列
式により制限される。最大でも当該行列式の行数又は列
数のいずれか大きい方の数以下となる。この従来例２の
例としては、特開平６−２７９０７、ＵＳ５２６２８８
１、特開平８−２３４１６４などがあげられる。

【０００７】ところで、このような液晶表示装置は、高
度情報化社会の発達に伴いマンマシンインタフェース用
の表示デバイスとして利用されている。また、近年にお
いては、デスクトップ型パソコンへの利用にとどまら
ず、その軽量薄型の特徴を活かして、携帯用に適したい
わゆるノート型パソコン、ＰＤＡ（携帯情報端末）や携
帯電話などにも広く利用されている。その結果、液晶表
示装置の開発においては、大画面化への改良が進む一方
で、軽量化や低消費電力化への改良も進められている。

【０００８】そのため、このような液晶表示装置では、
低消費電力化を図るために各種の工夫が取り入れられて
いる。具体例をあげれば、液晶表示素子を低実効値電圧
にて応答できるようにする工夫や、バックライトを必要
としない反射型液晶表示素子を採用したりする工夫があ
る。

【０００９】また、従来例３として、このＭＬＡ駆動法
と消費電力との関係を報告した文献「実効値応答液晶表
示装置の汎用アドレッシング技術、１９８８年、ＳＩＤ
会議報告、８０〜８５頁」がある。この従来例３が示す
条件は、「Ｌ＝√Ｍ（ただし、Ｍは表示画面の総行電極
数、Ｌは同時選択行数）」であって、かつ、オン表示時
の実効値電圧とオフ表示時の実効値電圧との比が最大と
なる最適バイアス比（Ｂ_best＝最大カラム電圧／走査電
圧＝ＶＣ／ＶＲ）である。この条件下で、ＭＬＡ駆動す
れば、線順次駆動法よりも液晶表示装置全体の駆動電圧
を低減できることが報告された。

【００１０】さらに、特願平９−２７７６５０では、Ｌ
≠√Ｍで、最適バイアス比以外の条件でＭＬＡ駆動した
場合には、オン表示時の実効値電圧とオフ表示時の実効
値電圧との比は最大にはならない。しかし、供給電圧を
より低く設けることができる。そして、１／８０デュー
ティ比程度までのマルチプレックス駆動においては、５
Ｖ標準ロジックプロセスで駆動回路の集積化が可能とな
り、低消費電力化だけでなく、コストダウンもできるこ
とが示された（従来例４）。一方、回路構成による低消
費電力化の工夫としては、クロック周波数を低くして、
並列処理を基本とした方法がある。

【００１１】次に、図７、図１１を用いて、従来例１の
線順次駆動法を用いた駆動装置の動作を説明する。図７
は「６４×１３２」ドットのマトリックス型液晶表示素
子を駆動するコントローラー付き駆動装置２０１のブロ
ック図である。

【００１２】メモリー２は表示データＲＡＭを内蔵し、
液晶パネルの１ドットに内蔵ＲＡＭの１ドットが１：１
に対応している。このメモリー２はコントローラー１か
らの行アドレス信号をデコードし、アドレスに相当する
１行分のデータをクロックに同期させて並列に出力し、
ラインバッファー３でラッチする。

【００１３】列電圧発生回路１１はラインバッファー３
からの表示データ及びコントローラー１から送られる液
晶を交流化するための信号、すなわち極性反転信号をデ
コードし、レベルシフターを通して、「Ｖ０、Ｖ２、Ｖ
３、Ｖ５」のレベルの中から適当な列電圧をクロックに
同期して液晶パネル１０に出力する。

【００１４】行電圧発生回路９はクロックに同期してシ
フトレジスター形式に順次選択行が選択され、極性反転
信号と選択又は非選択を示すレジスターの値をデコード
し、レベルシフターを通して、「Ｖ０、Ｖ１、Ｖ４、Ｖ
５」の中から適当な行電圧を液晶パネル１０に出力す
る。ここで、行電圧発生回路９がｎ行目を選択している
とき、列電圧発生回路１１は表示ＲＡＭのｎ行目に相当
するデータを列電圧から出力するように同期がとられ
る。

【００１５】このように駆動されたときの駆動波形の１
例を図１１に示す。極性反転信号変化後、クロックに同
期して行出力、列出力ともに「Ｖ２、Ｖ３」のレベルの
中央を境にして交流化が行われる。このように、マルチ
プレックス駆動で低デューティ比の条件下では、列信号
データ全てを並列に処理する方法が用いられている。

【００１６】次に、図８、図１０を用いて、従来例２の
ＭＬＡ駆動法を用いた場合の駆動回路の動作を説明す
る。図８は同時行選択数４本としたＭＬＡ駆動法を用い
た場合の「６４×１３２」ドットのマトリックス型液晶
表示素子を駆動するコントローラー付き駆動装置２０２
のブロック図である。

【００１７】また、図１０は各動作のタイミングを示し
ている。メモリー２は上記の従来例１で示した方法と同
様に、コントローラー１からの行アドレス信号をデコー
ドし、１行分のデータを並列に出力し、クロックＣＬ１
に同期させてラインバッファー３でラッチする。これを
４回繰り返し、４行分のデータをラインバッファー３に
保持する。

【００１８】図１０に示されたＤ１、Ｄ２、Ｄ３、Ｄ４
が各々１行目、２行目、３行目、４行目の各行のライン
バッファー３にラッチされたデータを示している。４行
分のデータがとどまると同時に行選択パターン発生回路
１０３から送られた行選択パターン信号との所定の演算
が行われ、クロックＣＬ２に同期して演算結果がラッチ
回路６にラッチされる。

【００１９】演算期間、ラッチデータ及びＣＬ１、ＣＬ
２のタイミング関係は図１０に示すとおりである。ここ
で、演算回路は４行分のデータと行選択パターンの排他
的論理和回路及びその出力を加算する加算回路が備えら
れ、１３２個の列信号に対して並列に演算される。ラッ
チ回路から出力された演算結果は列電圧発生回路１１に
送られる。列電圧発生回路１１に送られた３ビットのデ
ータはこれに極性反転信号１ビットを加えた４ビットと
なり、デコーダーを通り、列電圧として出力される。こ
こで、演算結果が３ビットとなっているのは４入力加算
回路の出力値は「０、１、２、３、４」の５通りの値し
か取らないためである。

【００２０】極性反転の方法としては、この他にも、Ｒ
ＡＭからの１３２個の出力データ全てに排他的論理和回
路を付加する方法もある。行電圧発生回路９は、行選択
パターン発生回路１０３から出力された行選択信号と極
性反転信号をデコードし、シフトレジスター形式に順次
選択された４本の選択行に行電圧を印加する。行電圧、
列電圧の出力タイミング及び出力の極性変化タイミング
は図１０に示すとおりである。

【００２１】ここでは、極性反転信号が２選択周期毎に
反転する場合を示しており、極性反転信号＝ＨＩＧＨの
ときに負極性を出力し、ＬＯＷのときに正極性を出力す
る。ＭＬＡ駆動法を用いた列信号の並列処理に関して
は、特開平７−２８１６３６があげられ、ＲＡＭ内蔵カ
ラムドライバーについて詳述されている。

【００２２】

【発明が解決しようとする課題】しかし、従来例２のＭ
ＬＡ駆動法を用いた駆動装置は、上述の図８のような回
路ブロックで構成されるため、以下の問題点があった。
すなわち、列信号を並列に処理する場合、線順次駆動法
の駆動装置に比べ、列電圧演算回路、ラインバッファ
ー、及び極性反転信号のデコード等を設けるために回路
規模が増加した。

【００２３】そして、集積回路技術を用いて、ワンチッ
プＩＣの駆動装置を形成しようとしても、チップ面積の
増加が問題となった。半導体製造プロセスとして、汎用
の５Ｖ標準ロジックＩＣ用のプロセスが使用できるにも
かかわらず、結果的にはコストアップになっていた。ま
た、回路規模の増加を抑えるために、クロックスピード
を増加すると、消費電流が増加するため、回路規模と消
費電流がトレードオフの関係にあった。

【００２４】本発明は、ＭＬＡ駆動法を用いる駆動装置
の回路構成を最適化し、消費電流の増加を抑えたまま
で、集積回路化した場合の回路規模の増加を抑える新し
い回路構成を提案する。

【００２５】

【課題を解決するための手段】すなわち、請求項１は、
行電極と列電極がマトリックス状に配置された液晶表示
素子を複数行同時選択法で駆動し、行電極駆動手段と、
列電極駆動手段と、表示データを記憶するメモリ手段
と、同時選択される行電極群に対応した列出力データを
生成する処理回路と、行選択パターンを出力する行選択
パターン発生手段とが設けられた駆動装置であって、行
選択パターン発生手段に行選択パターンの極性制御手段
が設けられたことを特徴とする駆動装置である。

【００２６】また、請求項２は、処理回路に、同時選択
される行電極の各行に応じた表示データを出力する制御
回路と、表示データと行選択パターンとを入力して、対
応する列電圧を決定する演算手段とが備えられた請求項
１に記載の駆動装置である。また、請求項３は、演算手
段にはデータ保持機能、比較機能、加算機能とが備えら
れ、表示データを時分割したタイミングで演算する請求
項２に記載の駆動装置である。また、請求項４は、１チ
ップのＬＳＩである請求項１、２又は３に記載の駆動装
置である。また、請求項５は、発振回路及び電源回路が
含まれる請求項４に記載の駆動装置である。また、請求
項６は、請求項１、２、３、４又は５に記載の駆動装
置と、液晶表示素子とが設けられた液晶表示装置であ
る。

【００２７】上記の駆動装置において、行電極駆動手段
は同時選択される行電極に直交関数に基づく行選択パタ
ーンに応じた列電圧を印加する。また、列電極駆動手段
は同時選択行数に応じたレベル数の電圧値から指定され
た電圧を選択して列電極に印加する。

【００２８】本発明の基本構成の一例として駆動装置３
０１を図１に示す。コントローラー１、メモリー２、行
電圧発生回路９、列電圧発生回路１１、列電圧の演算回
路１０２を備えた駆動装置３０１であって、行選択パタ
ーン発生回路１０３に直交関数発生回路７と極性制御回
路８が内蔵されている。そして、単純マトリックス型の
液晶パネル１０をＭＬＡ駆動法で駆動する。以下、実施
例として例１、例２について図面を参照して説明する。

【００２９】

【実施例】（例１）図２は本例のＭＬＡ駆動法を用いた
駆動装置の構成を示すブロック図である。本例では同時
に選択される行電極の数が４、液晶パネルのドット数が
「６４×１３２」の場合である。

【００３０】液晶駆動装置３０２は、ＭＰＵとのインタ
ーフェース及び内部の各タイミングを制御するコントロ
ーラー１、表示データが書き込まれるメモリー２、列電
極に印加する電圧を決めるための演算回路１０２、表示
データとの演算により列電圧を決めるためのパターン、
すなわち、行電極に印加する直交関数に基づく行選択パ
ターンを発生する行選択パターン発生回路１０３、行選
択パターンに従った行電圧を発生する行電圧発生回路
９、演算回路１０２の出力に応じた列電圧を発生する列
電圧発生回路１１を備えている。

【００３１】次に、各ブロックの動作について詳述す
る。コントローラー１は８０系パラレル、６８系パラレ
ル、シリアル系ＭＰＵインターフェースに対応し、イン
ターフェースから送られるデータをメモリー２に格納す
る。メモリー２は表示ＲＡＭ（６４×１３２ビット）を
内蔵し、液晶パネル１０の画素１ドットに内蔵ＲＡＭの
１ドットが一対一に対応している。

【００３２】メモリー２はコントローラー１から送られ
るラインアドレス信号の値をデコードし、対応する１行
分、１３２個のデータをＣＬ１に同期してラインバッフ
ァー３に送る。コントローラー１のラインアドレス値は
ＣＬ１に同期してインクリメントされる６４進カウンタ
ーで決まり、ラインバッファー３には順次１行分のデー
タがＣＬ１に同期して連続行データとして送られる。

【００３３】ラインバッファー３は４行分のラッチ回路
をもち、シフトレジスター形式で連続した４行分のデー
タを保持する。一方、行選択パターン発生回路１０３に
おいて、コントローラー１から送られたＣＬ２に同期し
て直交関数発生回路７が４ビットの行選択パターンを発
生する。ＣＬ２は図３に示すようにＣＬ１を４分周した
信号であり、ラインバッファー３の４行分のデータがす
べて更新される毎に、行選択パターンを更新するように
なっている。

【００３４】直交関数は、図４に示す「４×４」の直交
行列を使用したが、直交性が保たれる行列であれば他の
関数でもよく、列単位の４ビットが順次ＣＬ２に同期さ
せて極性制御回路に送られる。ここで、直交関数の要素
「１」及び「−１」はロジック信号としては各々「１」
「０」に対応する信号となっている。

【００３５】極性制御回路８は、図５に示すように４個
の排他的論理和回路が備えられる。極性反転信号の極性
により、行選択パターンの論理信号が反転する。極性反
転信号は液晶駆動の交流化のために適当に設定される信
号である。一般にはＣＬ２の整数倍の周期を持ち、ＣＬ
２に同期した信号である。図３に、２選択周期毎に極性
を反転した場合のＣＬ２、極性反転信号のタイミングを
示す。

【００３６】行選択パターン発生回路１０３から出力さ
れた４ビットの行選択パターンは、行電圧発生回路９及
びコンパレーター回路４に送られる。行電圧発生回路９
に送られた信号はデコーダーとレベルシフターにより、
行電圧に変換され、ＣＬ２に同期させて４行の選択行か
ら出力される。

【００３７】ここで、行電圧発生回路９が選択している
４行と列電圧発生回路１１が演算した４行のデータとの
対応がとれるように、行電圧発生回路９は行選択パター
ンをＣＬ２で１度ラッチし、次のＣＬ２クロックで出力
して、列電圧とのタイミングを合わせている。この動作
のタイミング関係を図３に示す。

【００３８】選択行はシフトレジスターによって４行単
位のブロック毎に順次選択され、１６ブロック目、すな
わち「６１、６２、６３、６４行目」が選択された後、
１ブロック目、すなわち「１、２、３、４行目」の選択
を行うことを繰り返す。

【００３９】全てのブロックが４列分の直交関数を１度
ずつ選択し終えて１フレームとなる。一方、コンパレー
ター回路４に送られた行選択パターンは、先に示したラ
インバッファー３の４行分、「４×１３２ビット」のデ
ータとの演算が行われる。コンパレーター４は「４×１
３２個」の排他的論理和回路からなり、図６に示すよう
に４ビットの行選択パターンと４行のデータの各ビット
毎の排他的論理和を１３２列のデータに対して並列に処
理する。この演算結果は加算回路５に送られる。

【００４０】加算回路５は４入力の加算器１３２個から
なっており、コンパレーター４の４ビットの出力値を加
算する。加算値は「０、１、２、３、４」の５通りの値
しか取らないため、各加算回路５の出力は３ビットとな
る。加算回路５の出力はラッチ回路６によりＣＬ２に同
期してラッチされる。

【００４１】ラッチ回路６の出力は列電圧発生回路１１
に送られ、デコーダーとレベルシフター回路を通して、
先に示した行電圧発生回路９との同期を取ってＣＬ２に
同期して液晶パネル１０に出力される。出力の極性が反
転するタイミングは図３に示すとおりである。このタイ
ミングは演算時の極性反転信号の極性によって決まり、
その演算に使われたパターンが出力されるときに同期し
て出力される。ここで極性反転信号＝ＨＩＧＨのときに
負極性を出力し、ＬＯＷのときに正極性を出力する。

【００４２】以上のように、直交関数発生手段に極性反
転手段を持つ場合、既に極性反転された直交関数とデー
タの演算を行うため、列電圧発生回路１１に入力された
信号を反転させる必要はない。そして、４個の排他的論
理和回路のみで極性反転ができるので、通常の行電圧発
生回路、列電圧発生回路の出力全てに極性反転機能を持
たせる場合よりも回路を簡略化できる。

【００４３】特に、ＭＬＡ駆動法のように３値以上の複
数の列電圧をとる場合、列電圧発生回路に入力するデー
タは、先の加算回路出力の各ビットの反転ではなく、０
に対しては４、１に対しては３、２に対しては２を入力
する必要があるため、さらに複雑なデコード回路が必要
となり、回路規模は増加する。

【００４４】本例では、演算を列方向に関して、全て並
列に処理した。しかし、消費電流の増加を一定の範囲で
許せば、クロックスピードをｍ倍にして、演算回路部の
回路面積はほぼ１／ｍ倍にできる。また、時分割演算処
理が可能となり、回路削減できる。

【００４５】（例２）図９は本例の駆動装置３０３の構
成を示すブロック図である。例１との違いは、メモリー
２から出力された信号が、例１ではラインバッファー
３、コンパレーター４、加算回路５の順序で進む（図２
参照）。これに対して、本例ではコンパレーター４、ラ
インバッファー３、加算回路５の順序で進むように構成
されている。演算をコンパレーター部分と加算部分とに
分け、ラッチ機能を持つラインバッファー３により、時
間的に分割して行う点が大きく異なる。

【００４６】以下、例１との違いを中心にして、本例の
動作の説明を行う。まず、メモリー２から出力された１
行分のデータはコンパレーター４を通ってラインバッフ
ァー３にラッチされる。ここで、データとコンパレート
される直交関数はＣＬ１と同期した１ビットの値であ
り、直交関数の列の４個の要素をＣＬ１に同期して、１
行目、２行目・・・の順で出力する。

【００４７】コンパレーター部分は例１のように４行分
並列に処理する必要はなく１行毎に処理すればよい。こ
のため、「３×１３２個」のコンパレーター回路が削減
できる。ラインバッファー３はシフトレジスター形式で
４行分のデータが保持され加算器５に送られる。

【００４８】ここで、ラインバッファー３を４行分設け
ているが、タイミングを適当に取れば、ラインバッファ
ー３を３行分にして、最後の1 行分はコンパレーター４
の出力を加算回路５に直接入力すれば、回路規模をさら
に削減できる。その後は、例１と同様に演算できる。

【００４９】行電圧発生回路９に関しては、行選択パタ
ーンは４行パラレルではなく、１ビット毎にシリアルで
転送されてくるため、４ビット分のシフトレジスターを
設けてシリアルパラレル変換を行えばよい。このよう
に、コンパレーターと加算回路を時間的に分割すること
により、「３×１３２個」のコンパレーター回路が削減
できる。さらに、タイミングを適当にとれば、ラインバ
ッファー３の１ライン分すなわちラッチ回路１３２個分
の回路削減ができる。そして、駆動装置の全体としての
回路規模を大幅に削減できる。

【００５０】また、このような本発明の実施例の構成の
回路を用いて、１チップのＬＳＩに集積化することは容
易である。さらに、昇圧回路等を含む電源回路や発振回
路を内蔵した場合でも、上記の回路削減効果により、チ
ップサイズを小型化できるので、一般の半導体デザイン
ルールのように、出力端子のパッドサイズで決まる大き
さ以内に、ＬＳＩの面積を抑制できる。この結果、ＬＳ
Ｉの製造コストで評価しても、チップコストの増加はほ
とんどなく、むしろ半導体プロセスとして、５Ｖ標準ロ
ジックＩＣ用のプロセスで集積化できるので、製造が容
易になり、低コスト化を達成できる。

【００５１】

【発明の効果】以上のように、本発明によれば、ＭＬＡ
駆動法を用いる液晶表示素子の駆動装置であって、行選
択パターン発生手段に行選択パターンの極性を制御する
手段を有するため、行電極駆動手段と列電極駆動手段全
ての出力部に付くデコーダー回路のビット数を削減でき
るか、又は、表示データ１行分の出力部全てに付帯され
ていた排他的論理回路を削減できる。そして、駆動装置
全体の回路規模の削減ができる。

【００５２】また、本発明では、機能が集積された処理
回路を実現できる。また、本発明によれば、列電圧を決
める演算手段の比較機能と加算機能はデータ保持機能を
介して時間的に分けて演算することによって、比較機能
の演算は同時選択数分の演算を並列に計算する必要がな
くなり、行毎の演算を複数回行う直列演算形式にできる
ため、回路規模の削減ができる。

【００５３】また、本発明によれば、１チップのＬＳＩ
に集積化された構成にすることにより、チップコスト、
実装面積、実装コスト等を削減できる。また、本発明に
よれば、外付けの電源回路、発振回路を削減でき、実装
面積、実装コストを削減できる。

【図面の簡単な説明】

【図１】本発明の駆動装置の基本構成の一例を示すブロ
ック図。

【図２】本発明の例１の駆動装置のブロック図。

【図３】例１の動作を説明するためのタイミング図。

【図４】例１の直交関数発生回路で使用された直交関数
の例。

【図５】例１の極性制御回路の回路例。

【図６】例１のコンパレーターの１列分の回路例。

【図７】従来例１（線順次駆動法）を使った駆動装置の
ブロック図。

【図８】従来例２（ＭＬＡ駆動法）を使った駆動装置の
ブロック図。

【図９】例２の駆動装置のブロック図。

【図１０】従来例２の動作を説明するためのタイミング
図。

【図１１】従来例１の駆動装置の駆動波形例。

【符号の説明】

１：コントローラー２：メモリー３：ラインバッファー４：コンパレーター５：加算回路６：ラッチ回路７：直交関数発生回路８：極性制御回路９：行電圧発生回路１０：液晶パネル１１：列電圧発生回路１０１、２０１、２０２、３０１、３０２、３０３：駆
動装置１０２：列電圧演算回路１０３：行選択パターン発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者北村昌和神奈川県横浜市神奈川区羽沢町1150番地旭硝子株式会社内Ｆターム(参考） 2H093 NA07 NA18 NA33 NA47 NC05 NC16 NC22 NC25 NC26 NC27 NC29 NC50 ND49 ND54 5C006 AC02 AC13 AC27 AF43 AF44 AF51 BB12 BF02 BF03 BF04 BF14 BF15 BF23 BF26 BF28 BF46 EB05 FA41 FA47

Claims

【特許請求の範囲】

【請求項１】行電極と列電極がマトリックス状に配置さ
れた液晶表示素子を複数行同時選択法で駆動し、行電極
駆動手段と、列電極駆動手段と、表示データを記憶する
メモリ手段と、同時選択される行電極群に対応した列出
力データを生成する処理回路と、行選択パターンを出力
する行選択パターン発生手段とが設けられた駆動装置で
あって、行選択パターン発生手段に行選択パターンの極
性制御手段が設けられたことを特徴とする駆動装置。
【請求項２】処理回路に、同時選択される行電極の各行
に応じた表示データを出力する制御回路と、表示データ
と行選択パターンとを入力して、対応する列電圧を決定
する演算手段とが備えられた請求項１に記載の駆動装
置。
【請求項３】演算手段にはデータ保持機能、比較機能、
加算機能とが備えられ、表示データを時分割したタイミ
ングで演算する請求項２に記載の駆動装置。
【請求項４】１チップのＬＳＩである請求項１、２又は
３に記載の駆動装置。
【請求項５】発振回路及び電源回路が含まれる請求項４
に記載の駆動装置。
【請求項６】請求項１、２、３、４又は５に記載の駆動
装置と、液晶表示素子とが設けられた液晶表示装置。