JP3863997B2 - 駆動装置及び液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数ライン同時選択駆動法によって駆動される単純マトリックス型液晶表示素子に使用できる駆動装置及び液晶表示装置に関する。
【0002】
【従来の技術】
従来、単純マトリックス液晶表示装置の駆動法としては、いわゆる線順次駆動方式を基本とする駆動法(従来例1)と、行電極を同時に選択する複数ライン同時選択駆動法、又は、マルチラインアドレッシング駆動法(以下、MLA駆動法とも呼ぶ)と呼ばれる駆動法とがある(従来例2)。
【0003】
従来例1は、1つの行電極毎に順次走査電圧を印加するとともに、複数の列電極に対しても、それと同時にカラム電圧を印加することで各行電極毎に輝度制御電圧を印加する駆動法である。そして、表示ドットは、全ての行電極に対して1度ずつ電圧を印加し終わるまでの時間(以下、1フレーム周期と呼ぶ)における平均的な実効値電圧に応じた透過率に制御され、この1フレーム周期毎に所定の画像を表示できる。
【0004】
従来例2は、表示画面を構成する全ての行電極を複数本ずつの同時選択グループに分割したうえで、当該同時選択グループの行電極毎に走査電圧を同時に印加する。また、この走査電圧の印加とともに、複数の列電極に対してもそれと同時にカラム電圧を印加することで、同一のカラム電圧が印加される複数の液晶画素に対して同時に選択電圧を印加し、これを少なくとも上記同時選択行電極数と同数回以上繰り返す駆動法である。
【0005】
これにより、表示ドットは、上記繰り返しが完了するまでの時間(1フレーム周期)当たりに印加された平均的な実効値電圧に応じた透過率に制御され、この1フレーム周期毎に1つの表示画像が形成される。
この従来例2では、各列電極に印加されるカラム電圧は、同時選択される複数の行電極に対応する表示データと、当該同時選択の際に印加する走査電圧とを行列演算し、それにより決定された値を「単位カラム電圧」に乗じた電圧が印加される。
【0006】
そして、当該行列演算により決まる倍率の最大値は、当該行列演算の際に使用する走査電圧の行列式により制限される。最大でも当該行列式の行数又は列数のいずれか大きい方の数以下となる。この従来例2の例としては、特開平6−27907、US5262881、特開平8−234164などがあげられる。
【0007】
ところで、このような液晶表示装置は、高度情報化社会の発達に伴いマンマシンインタフェース用の表示デバイスとして利用されている。また、近年においては、デスクトップ型パソコンへの利用にとどまらず、その軽量薄型の特徴を活かして、携帯用に適したいわゆるノート型パソコン、PDA(携帯情報端末)や携帯電話などにも広く利用されている。その結果、液晶表示装置の開発においては、大画面化への改良が進む一方で、軽量化や低消費電力化への改良も進められている。
【0008】
そのため、このような液晶表示装置では、低消費電力化を図るために各種の工夫が取り入れられている。具体例をあげれば、液晶表示素子を低実効値電圧にて応答できるようにする工夫や、バックライトを必要としない反射型液晶表示素子を採用したりする工夫がある。
【0009】
また、従来例3として、このMLA駆動法と消費電力との関係を報告した文献「実効値応答液晶表示装置の汎用アドレッシング技術、1988年、SID会議報告、80〜85頁」がある。この従来例3が示す条件は、「L=√M(ただし、Mは表示画面の総行電極数、Lは同時選択行数)」であって、かつ、オン表示時の実効値電圧とオフ表示時の実効値電圧との比が最大となる最適バイアス比(Bbest=最大カラム電圧/走査電圧=VC/VR)である。この条件下で、MLA駆動すれば、線順次駆動法よりも液晶表示装置全体の駆動電圧を低減できることが報告された。
【0010】
さらに、特願平9−277650では、L≠√Mで、最適バイアス比以外の条件でMLA駆動した場合には、オン表示時の実効値電圧とオフ表示時の実効値電圧との比は最大にはならない。しかし、供給電圧をより低く設けることができる。そして、1/80デューティ比程度までのマルチプレックス駆動においては、5V標準ロジックプロセスで駆動回路の集積化が可能となり、低消費電力化だけでなく、コストダウンもできることが示された(従来例4)。一方、回路構成による低消費電力化の工夫としては、クロック周波数を低くして、並列処理を基本とした方法がある。
【0011】
次に、図7、図11を用いて、従来例1の線順次駆動法を用いた駆動装置の動作を説明する。図7は「64×132」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置201のブロック図である。
【0012】
メモリー2は表示データRAMを内蔵し、液晶パネルの1ドットに内蔵RAMの1ドットが1:1に対応している。このメモリー2はコントローラー1からの行アドレス信号をデコードし、アドレスに相当する1行分のデータをクロックに同期させて並列に出力し、ラインバッファー3でラッチする。
【0013】
列電圧発生回路11はラインバッファー3からの表示データ及びコントローラー1から送られる液晶を交流化するための信号、すなわち極性反転信号をデコードし、レベルシフターを通して、「V0、V2、V3、V5」のレベルの中から適当な列電圧をクロックに同期して液晶パネル10に出力する。
【0014】
行電圧発生回路9はクロックに同期してシフトレジスター形式に順次選択行が選択され、極性反転信号と選択又は非選択を示すレジスターの値をデコードし、レベルシフターを通して、「V0、V1、V4、V5」の中から適当な行電圧を液晶パネル10に出力する。ここで、行電圧発生回路9がn行目を選択しているとき、列電圧発生回路11は表示RAMのn行目に相当するデータを列電圧から出力するように同期がとられる。
【0015】
このように駆動されたときの駆動波形の1例を図11に示す。極性反転信号変化後、クロックに同期して行出力、列出力ともに「V2、V3」のレベルの中央を境にして交流化が行われる。このように、マルチプレックス駆動で低デューティ比の条件下では、列信号データ全てを並列に処理する方法が用いられている。
【0016】
次に、図8、図10を用いて、従来例2のMLA駆動法を用いた場合の駆動回路の動作を説明する。図8は同時行選択数4本としたMLA駆動法を用いた場合の「64×132」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置202のブロック図である。
【0017】
また、図10は各動作のタイミングを示している。メモリー2は上記の従来例1で示した方法と同様に、コントローラー1からの行アドレス信号をデコードし、1行分のデータを並列に出力し、クロックCL1に同期させてラインバッファー3でラッチする。これを4回繰り返し、4行分のデータをラインバッファー3に保持する。
【0018】
図10に示されたD1、D2、D3、D4が各々1行目、2行目、3行目、4行目の各行のラインバッファー3にラッチされたデータを示している。4行分のデータがとどまると同時に行選択パターン発生回路103から送られた行選択パターン信号との所定の演算が行われ、クロックCL2に同期して演算結果がラッチ回路6にラッチされる。
【0019】
演算期間、ラッチデータ及びCL1、CL2のタイミング関係は図10に示すとおりである。ここで、演算回路は4行分のデータと行選択パターンの排他的論理和回路及びその出力を加算する加算回路が備えられ、132個の列信号に対して並列に演算される。ラッチ回路から出力された演算結果は列電圧発生回路11に送られる。列電圧発生回路11に送られた3ビットのデータはこれに極性反転信号1ビットを加えた4ビットとなり、デコーダーを通り、列電圧として出力される。ここで、演算結果が3ビットとなっているのは4入力加算回路の出力値は「0、1、2、3、4」の5通りの値しか取らないためである。
【0020】
極性反転の方法としては、この他にも、RAMからの132個の出力データ全てに排他的論理和回路を付加する方法もある。行電圧発生回路9は、行選択パターン発生回路103から出力された行選択信号と極性反転信号をデコードし、シフトレジスター形式に順次選択された4本の選択行に行電圧を印加する。行電圧、列電圧の出力タイミング及び出力の極性変化タイミングは図10に示すとおりである。
【0021】
ここでは、極性反転信号が2選択周期毎に反転する場合を示しており、極性反転信号=HIGHのときに負極性を出力し、LOWのときに正極性を出力する。MLA駆動法を用いた列信号の並列処理に関しては、特開平7−281636があげられ、RAM内蔵カラムドライバーについて詳述されている。
【0022】
【発明が解決しようとする課題】
しかし、従来例2のMLA駆動法を用いた駆動装置は、上述の図8のような回路ブロックで構成されるため、以下の問題点があった。すなわち、列信号を並列に処理する場合、線順次駆動法の駆動装置に比べ、列電圧演算回路、ラインバッファー、及び極性反転信号のデコード等を設けるために回路規模が増加した。
【0023】
そして、集積回路技術を用いて、ワンチップICの駆動装置を形成しようとしても、チップ面積の増加が問題となった。半導体製造プロセスとして、汎用の5V標準ロジックIC用のプロセスが使用できるにもかかわらず、結果的にはコストアップになっていた。また、回路規模の増加を抑えるために、クロックスピードを増加すると、消費電流が増加するため、回路規模と消費電流がトレードオフの関係にあった。
【0024】
本発明は、MLA駆動法を用いる駆動装置の回路構成を最適化し、行電圧発生回路と列電圧発生回路の出力全てに極性反転機能を持たせる場合に比べて、消費電流の増加を抑えたままで、集積回路化した場合の回路規模の増加を抑える新しい回路構成を提案する。
【0025】
【課題を解決するための手段】
すなわち、請求項1に記載の駆動装置は、行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、排他的論理和回路は、同時選択されるn(正の整数)行に対応するn個設けられ、処理回路は、n行分のm(mは正の整数)列分の表示データを保持するラインバッファーと、ラインバッファーに保持されたm列分のn個の表示データと排他的論理和回路の出力との排他的論理和演算を行うn×m個の排他的論理和演算回路と、n個の排他的論理和演算回路による排他的論理和演算の結果を加算するm個の加算回路とを含むことを特徴とする駆動装置である。
【0026】
また、請求項2に記載の駆動装置は、行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、排他的論理和回路は、同時選択されるn(正の整数)行に対応するn個設けられ、処理回路は、n行分のm(mは正の整数)列分の表示データについて、1行分ずつ、選択パターンにおける対応する要素との排他的論理和演算を行うm個の排他的論理和演算回路と、排他的論理和演算回路から出力されたn行分のm個のデータを保持するラインバッファーと、ラインバッファーに保持されたn個のデータを加算するm個の加算回路とを含むことを特徴とする駆動装置である。
また、請求項3に記載の駆動装置は、演算手段にはデータ保持機能、比較機能、加算機能とが備えられ、表示データを時分割したタイミングで演算する請求項2に記載の駆動装置である。
また、請求項4に記載の駆動装置は、1チップのLSIである請求項1、2又は3に記載の駆動装置である。
また、請求項5に記載の駆動装置は、発振回路及び電源回路が含まれる請求項4に記載の駆動装置である。
また、請求項6に記載の駆動装置は、 請求項1、2、3、4又は5に記載の駆動装置と、液晶表示素子とが設けられた液晶表示装置である。
【0027】
上記の駆動装置において、行電極駆動手段は同時選択される行電極に直交関数に基づく行選択パターンに応じた列電圧を印加する。また、列電極駆動手段は同時選択行数に応じたレベル数の電圧値から指定された電圧を選択して列電極に印加する。
【0028】
本発明の基本構成の一例として駆動装置301を図1に示す。コントローラー1、メモリー2、行電圧発生回路9、列電圧発生回路11、列電圧の演算回路102を備えた駆動装置301であって、行選択パターン発生回路103に直交関数発生回路7と極性制御回路8が内蔵されている。そして、単純マトリックス型の液晶パネル10をMLA駆動法で駆動する。以下、実施例として例1、例2について図面を参照して説明する。
【0029】
【実施例】
(例1)
図2は本例のMLA駆動法を用いた駆動装置の構成を示すブロック図である。本例では同時に選択される行電極の数が4、液晶パネルのドット数が「64×132」の場合である。
【0030】
液晶駆動装置302は、MPUとのインターフェース及び内部の各タイミングを制御するコントローラー1、表示データが書き込まれるメモリー2、列電極に印加する電圧を決めるための演算回路102、表示データとの演算により列電圧を決めるためのパターン、すなわち、行電極に印加する直交関数に基づく行選択パターンを発生する行選択パターン発生回路103、行選択パターンに従った行電圧を発生する行電圧発生回路9、演算回路102の出力に応じた列電圧を発生する列電圧発生回路11を備えている。
【0031】
次に、各ブロックの動作について詳述する。コントローラー1は80系パラレル、68系パラレル、シリアル系MPUインターフェースに対応し、 インターフェースから送られるデータをメモリー2に格納する。メモリー2は表示RAM(64×132ビット)を内蔵し、液晶パネル10の画素1ドットに内蔵RAMの1ドットが一対一に対応している。
【0032】
メモリー2はコントローラー1から送られるラインアドレス信号の値をデコードし、対応する1行分、132個のデータをCL1に同期してラインバッファー3に送る。コントローラー1のラインアドレス値はCL1に同期してインクリメントされる64進カウンターで決まり、ラインバッファー3には順次1行分のデータがCL1に同期して連続行データとして送られる。
【0033】
ラインバッファー3は4行分のラッチ回路をもち、シフトレジスター形式で連続した4行分のデータを保持する。一方、行選択パターン発生回路103において、コントローラー1から送られたCL2に同期して直交関数発生回路7が4ビットの行選択パターンを発生する。CL2は図3に示すようにCL1を4分周した信号であり、ラインバッファー3の4行分のデータがすべて更新される毎に、行選択パターンを更新するようになっている。
【0034】
直交関数は、図4に示す「4×4」の直交行列を使用したが、直交性が保たれる行列であれば他の関数でもよく、列単位の4ビットが順次CL2に同期させて極性制御回路に送られる。ここで、直交関数の要素「1」及び「−1」はロジック信号としては各々「1」「0」に対応する信号となっている。
【0035】
極性制御回路8は、図5に示すように4個の排他的論理和回路が備えられる。極性反転信号の極性により、行選択パターンの論理信号が反転する。極性反転信号は液晶駆動の交流化のために適当に設定される信号である。一般にはCL2の整数倍の周期を持ち、CL2に同期した信号である。図3に、2選択周期毎に極性を反転した場合のCL2、極性反転信号のタイミングを示す。
【0036】
行選択パターン発生回路103から出力された4ビットの行選択パターンは、行電圧発生回路9及びコンパレーター回路4に送られる。行電圧発生回路9に送られた信号はデコーダーとレベルシフターにより、行電圧に変換され、CL2に同期させて4行の選択行から出力される。
【0037】
ここで、行電圧発生回路9が選択している4行と列電圧発生回路11が演算した4行のデータとの対応がとれるように、行電圧発生回路9は行選択パターンをCL2で1度ラッチし、次のCL2クロックで出力して、列電圧とのタイミングを合わせている。この動作のタイミング関係を図3に示す。
【0038】
選択行はシフトレジスターによって4行単位のブロック毎に順次選択され、16ブロック目、すなわち「61、62、63、64行目」が選択された後、1ブロック目、すなわち「1、2、3、4行目」の選択を行うことを繰り返す。
【0039】
全てのブロックが4列分の直交関数を1度ずつ選択し終えて1フレームとなる。一方、コンパレーター回路4に送られた行選択パターンは、先に示したラインバッファー3の4行分、「4×132ビット」のデータとの演算が行われる。コンパレーター4は「4×132個」の排他的論理和回路からなり、図6に示すように4ビットの行選択パターンと4行のデータの各ビット毎の排他的論理和を132列のデータに対して並列に処理する。この演算結果は加算回路5に送られる。
【0040】
加算回路5は4入力の加算器132個からなっており、コンパレーター4の4ビットの出力値を加算する。加算値は「0、1、2、3、4」の5通りの値しか取らないため、各加算回路5の出力は3ビットとなる。加算回路5の出力はラッチ回路6によりCL2に同期してラッチされる。
【0041】
ラッチ回路6の出力は列電圧発生回路11に送られ、デコーダーとレベルシフター回路を通して、先に示した行電圧発生回路9との同期を取ってCL2に同期して液晶パネル10に出力される。出力の極性が反転するタイミングは図3に示すとおりである。このタイミングは演算時の極性反転信号の極性によって決まり、その演算に使われたパターンが出力されるときに同期して出力される。ここで極性反転信号=HIGHのときに負極性を出力し、LOWのときに正極性を出力する。
【0042】
以上のように、直交関数発生手段に極性反転手段を持つ場合、 既に極性反転された直交関数とデータの演算を行うため、 列電圧発生回路11に入力された信号を反転させる必要はない。そして、4個の排他的論理和回路のみで極性反転ができるので、通常の行電圧発生回路、列電圧発生回路の出力全てに極性反転機能を持たせる場合よりも回路を簡略化できる。
【0043】
特に、MLA駆動法のように3値以上の複数の列電圧をとる場合、列電圧発生回路に入力するデータは、先の加算回路出力の各ビットの反転ではなく、0に対しては4、1に対しては3、2に対しては2を入力する必要があるため、さらに複雑なデコード回路が必要となり、回路規模は増加する。
【0044】
本例では、演算を列方向に関して、全て並列に処理した。しかし、消費電流の増加を一定の範囲で許せば、クロックスピードをm倍にして、演算回路部の回路面積はほぼ1/m倍にできる。また、時分割演算処理が可能となり、 回路削減できる。
【0045】
(例2)
図9は本例の駆動装置303の構成を示すブロック図である。例1との違いは、メモリー2から出力された信号が、例1ではラインバッファー3、コンパレーター4、加算回路5の順序で進む(図2参照)。これに対して、本例ではコンパレーター4、ラインバッファー3、加算回路5の順序で進むように構成されている。演算をコンパレーター部分と加算部分とに分け、ラッチ機能を持つラインバッファー3により、時間的に分割して行う点が大きく異なる。
【0046】
以下、例1との違いを中心にして、本例の動作の説明を行う。まず、メモリー2から出力された1行分のデータはコンパレーター4を通ってラインバッファー3にラッチされる。ここで、データとコンパレートされる直交関数はCL1と同期した1ビットの値であり、 直交関数の列の4個の要素をCL1に同期して、1行目、2行目・・・の順で出力する。
【0047】
コンパレーター部分は例1のように4行分並列に処理する必要はなく1行毎に処理すればよい。このため、「3×132個」のコンパレーター回路が削減できる。ラインバッファー3はシフトレジスター形式で4行分のデータが保持され加算器5に送られる。
【0048】
ここで、ラインバッファー3を4行分設けているが、タイミングを適当に取れば、ラインバッファー3を3行分にして、最後の1 行分はコンパレーター4の出力を加算回路5に直接入力すれば、回路規模をさらに削減できる。その後は、例1と同様に演算できる。
【0049】
行電圧発生回路9に関しては、行選択パターンは4行パラレルではなく、1ビット毎にシリアルで転送されてくるため、4ビット分のシフトレジスターを設けてシリアルパラレル変換を行えばよい。このように、コンパレーターと加算回路を時間的に分割することにより、「3×132個」のコンパレーター回路が削減できる。さらに、タイミングを適当にとれば、ラインバッファー3の1ライン分すなわちラッチ回路132個分の回路削減ができる。そして、駆動装置の全体としての回路規模を大幅に削減できる。
【0050】
また、このような本発明の実施例の構成の回路を用いて、1チップのLSIに集積化することは容易である。さらに、昇圧回路等を含む電源回路や発振回路を内蔵した場合でも、上記の回路削減効果により、チップサイズを小型化できるので、一般の半導体デザインルールのように、出力端子のパッドサイズで決まる大きさ以内に、LSIの面積を抑制できる。この結果、LSIの製造コストで評価しても、チップコストの増加はほとんどなく、むしろ半導体プロセスとして、5V標準ロジックIC用のプロセスで集積化できるので、製造が容易になり、低コスト化を達成できる。
【0051】
【発明の効果】
以上のように、本発明によれば、MLA駆動法を用いる液晶表示素子の駆動装置であって、行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路に加えて、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路を有するため、行電極駆動手段と列電極駆動手段全ての出力部に付くデコーダー回路のビット数を削減できるか、又は、表示データ1行分の出力部全てに付帯されていた排他的論理回路を削減できる。そして、駆動装置全体の回路規模の削減ができる。
【0052】
また、本発明によれば、機能が集積された処理回路が実現可能になる。また、本発明によれば、列電圧を決める演算手段の比較機能と加算機能はデータ保持機能を介して時間的に分けて演算することによって、比較機能の演算は同時選択数分の演算を並列に計算する必要がなくなり、行毎の演算を複数回行う直列演算形式にできるため、回路規模の削減ができる。
【0053】
また、本発明によれば、1チップのLSIに集積化された構成にすることにより、チップコスト、実装面積、実装コスト等を削減できる。また、本発明によれば、外付けの電源回路、発振回路を削減でき、実装面積、実装コストを削減できる。
【図面の簡単な説明】
【図1】本発明の駆動装置の基本構成の一例を示すブロック図。
【図2】本発明の例1の駆動装置のブロック図。
【図3】例1の動作を説明するためのタイミング図。
【図4】例1の直交関数発生回路で使用された直交関数の例。
【図5】例1の極性制御回路の回路例。
【図6】例1のコンパレーターの1列分の回路例。
【図7】従来例1(線順次駆動法)を使った駆動装置のブロック図。
【図8】従来例2(MLA駆動法)を使った駆動装置のブロック図。
【図9】例2の駆動装置のブロック図。
【図10】従来例2の動作を説明するためのタイミング図。
【図11】従来例1の駆動装置の駆動波形例。
【符号の説明】
1:コントローラー
2:メモリー
3:ラインバッファー
4:コンパレーター
5:加算回路
6:ラッチ回路
7:直交関数発生回路
8:極性制御回路
9:行電圧発生回路
10:液晶パネル
11:列電圧発生回路
101、201、202、301、302、303:駆動装置
102:列電圧演算回路
103:行選択パターン発生回路
Claims (6)
- 行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、
行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、
排他的論理和回路は、同時選択されるn(正の整数)行に対応するn個設けられ、
処理回路は、n行分のm(mは正の整数)列分の表示データを保持するラインバッファーと、ラインバッファーに保持されたm列分のn個の表示データと排他的論理和回路の出力との排他的論理和演算を行うn×m個の排他的論理和演算回路と、n個の排他的論理和演算回路による排他的論理和演算の結果を加算するm個の加算回路とを含む
ことを特徴とする駆動装置。 - 行電極と列電極がマトリックス状に配置された液晶表示素子を直交関数にもとづく選択パターンを用いて複数行同時選択法で駆動し、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリ手段と、同時選択される行電極群に対応した列出力データを生成する処理回路と、行選択パターンを出力する行選択パターン発生手段とが設けられた駆動装置であって、
行選択パターン発生手段は、選択パターンを順次出力する直交関数発生回路と、選択パターンの各要素と極性反転信号との排他的論理和をとる排他的論理和回路とを含み、
排他的論理和回路は、同時選択されるn(正の整数)行に対応するn個設けられ、
処理回路は、n行分のm(mは正の整数)列分の表示データについて、1行分ずつ、選択パターンにおける対応する要素との排他的論理和演算を行うm個の排他的論理和演算回路と、排他的論理和演算回路から出力されたn行分のm個のデータを保持するラインバッファーと、ラインバッファーに保持されたn個のデータを加算するm個の加算回路とを含む
ことを特徴とする駆動装置。 - 処理回路は、表示データを時分割したタイミングで演算する請求項1又は請求項2に記載の駆動装置。
- 1チップのLSIである請求項1、2又は3に記載の駆動装置。
- 発振回路及び電源回路が含まれる請求項4に記載の駆動装置。
- 請求項1、2、3、4又は5に記載の駆動装置と、液晶表示素子とが設けられた液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27850298A JP3863997B2 (ja) | 1998-09-30 | 1998-09-30 | 駆動装置及び液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP27850298A JP3863997B2 (ja) | 1998-09-30 | 1998-09-30 | 駆動装置及び液晶表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000111875A JP2000111875A (ja) | 2000-04-21 |
JP3863997B2 true JP3863997B2 (ja) | 2006-12-27 |
Family
ID=17598215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27850298A Expired - Lifetime JP3863997B2 (ja) | 1998-09-30 | 1998-09-30 | 駆動装置及び液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3863997B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002072972A (ja) * | 2000-08-28 | 2002-03-12 | Kawasaki Microelectronics Kk | Lcdドライバ |
JP4088422B2 (ja) * | 2001-04-26 | 2008-05-21 | 株式会社日立製作所 | 表示データの伝送方法及び液晶表示装置 |
JP4819262B2 (ja) * | 2001-09-27 | 2011-11-24 | オプトレックス株式会社 | 液晶表示装置の駆動方法および駆動装置 |
-
1998
- 1998-09-30 JP JP27850298A patent/JP3863997B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000111875A (ja) | 2000-04-21 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060529 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060728 |
|
RD03 | Notification of appointment of power of attorney |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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