JP3927736B2 - 駆動装置および液晶表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数ライン同時選択駆動法によって駆動される単純マトリックス型液晶表示素子に適した駆動装置および液晶表示装置に関する。
【0002】
【従来の技術】
従来、単純マトリックス液晶表示装置の駆動法としては、いわゆる線順次駆動方式を基本とする駆動法(従来例1)と、行電極を同時に選択する複数ライン同時選択駆動法、または、マルチラインアドレッシング駆動法(以下、MLA駆動法と呼ぶ)と呼ばれる駆動法とがある(従来例2)。
【0003】
従来例1は、1つの行電極毎に順次走査電圧を印加するとともに、複数の列電極に対しても、それと同時にカラム電圧を印加することで各行電極毎に輝度制御電圧を印加する駆動法である。そして、表示ドットは、全ての行電極に対して1度ずつ電圧を印加し終わるまでの時間(以下、1フレーム周期と呼ぶ)における平均的な実効値電圧に応じた透過率に制御され、この1フレーム周期毎に所定の画像を表示できる。
【0004】
従来例2は、表示画面を構成する全ての行電極を複数本ずつの同時選択グループに分割したうえで、当該同時選択グループの行電極毎に走査電圧を同時に印加する。また、この走査電圧の印加とともに、複数の列電極に対してもそれと同時にカラム電圧を印加することで、同一のカラム電圧が印加される複数の液晶画素に対して同時に選択電圧を印加し、これを少なくとも上記同時選択行電極数と同数回以上繰り返す駆動法である。
【0005】
これにより、表示ドットは、上記繰り返しが完了するまでの時間(1フレーム周期)当たりに印加された平均的な実効値電圧に応じた透過率に制御され、この1フレーム周期毎に1つの表示画像が形成される。
【0006】
この従来例2では、各列電極に印加されるカラム電圧は、同時選択される複数の行電極に対応する表示データと、当該同時選択の際に印加する走査電圧とを行列演算し、それにより決定された値を「単位カラム電圧」に乗じた電圧が印加される。
【0007】
そして、当該行列演算により決まる倍率の最大値は、当該行列演算の際に使用する走査電圧の行列式により制限される。最大でも当該行列式の行数または列数のいずれか大きい方の数以下となる。この従来例2の例としては、特開平6−27907号公報、US5262881号、特開平8−234164号公報などがあげられる。
【0008】
ところで、このような液晶表示装置は、高度情報化社会の発達に伴いマンマシンインタフェース用の表示デバイスとして利用されている。また、近年においては、デスクトップ型パソコンへの利用にとどまらず、その軽量薄型の特徴を活かして、携帯用に適したいわゆるノート型パソコン、PDA(携帯情報端末)や携帯電話などにも広く利用されている。その結果、液晶表示装置の開発においては、大画面化への改良が進む一方で、軽量化や低消費電力化への改良も進められている。
【0009】
そのため、このような液晶表示装置では、低消費電力化を図るために各種の工夫が取り入れられている。具体例をあげれば、液晶表示素子を低実効値電圧にて応答できるようにする工夫や、バックライトを必要としない反射型液晶表示素子を採用したりする工夫がある。
【0010】
また、従来例3として、このMLA駆動法と消費電力との関係を報告した文献「実効値応答液晶表示装置の汎用アドレッシング技術、1988年、SID会議報告、80〜85頁」がある。この従来例3が示す条件は、「L=√M(ただし、Mは表示画面の総行電極数、Lは同時選択行数)」であって、かつ、オン表示時の実効値電圧とオフ表示時の実効値電圧との比が最大となる最適バイアス比(Bbest=最大カラム電圧/走査電圧=VC/VR)である。この条件下で、MLA駆動すれば、線順次駆動法よりも液晶表示装置全体の駆動電圧を低減できることが報告された。
【0011】
さらに、特願平9−277650では、L≠√Mで、最適バイアス比以外の条件でMLA駆動した場合には、オン表示時の実効値電圧とオフ表示時の実効値電圧との比は最大にはならない。しかし、供給電圧をより低く設けることができる。そして、1/80デューティ比程度までのマルチプレックス駆動においては、半導体プロセスとしては5V標準ロジックIC用のプロセスで駆動回路の集積化が可能となり、低消費電力化だけでなく、コストダウンもできることが示された(従来例4)。一方、回路構成による低消費電力化の工夫としては、クロック周波数を低くして、並列処理を基本とした方法がある。
【0012】
次に、図7、図11を用いて、従来例1の動作を説明する。図7は「64行×132列」ドットのマトリックス型液晶表示素子を駆動するコントローラー付き駆動装置201のブロック図である。
【0013】
メモリー2は表示データRAMを内蔵し、液晶パネル10の1ドットに内蔵RAMの1ドットが一対一に対応している。このメモリー2はコントローラー1からの行アドレス信号をデコードし、アドレスに相当する1行分のデータを並列に出力し、クロックに同期してラインバッファー3でラッチする。
【0014】
列電圧発生回路11はラインバッファー3からの表示データおよびコントローラー1から送られる液晶を交流化するための信号、すなわち極性反転信号をデコードし、レベルシフターを通して、「V0、V2、V3、V5」のレベルの中から適当な列電圧をクロックに同期して液晶パネル10に出力する。
【0015】
行電圧発生回路9はクロックに同期してシフトレジスター形式に順次選択行が選択され、極性反転信号と選択または非選択を示すレジスターの値をデコードし、レベルシフターを通して、「V0、V1、V4、V5」の中から適当な行電圧を液晶パネル10に出力する。ここで、行電圧発生回路9がn行目を選択しているとき、列電圧発生回路11は表示RAMのn行目に相当するデータを列電圧から出力するように同期がとられる。
【0016】
このように駆動されたときの駆動波形の一例を図11に示す。極性反転信号変化後、クロックに同期して行出力、列出力ともに「V2、V3」のレベルの中央を境にして交流化が行われる。このように、マルチプレックス駆動で低デューティ比の条件下では、列信号データの全てを並列に処理する方法が用いられている。
【0017】
次に、図8、図10を用いて、従来例2の動作を説明する。図8は、「64行×132列」ドットのマトリックス型液晶表示素子で、同時選択駆動行a本および仮想行b本とした、コントローラー付き駆動装置202のブロック図である。また、図10は各回路の動作のタイミングを示している。メモリー2は線順次駆動法と同様に、コントローラー1からの行アドレス信号をデコードし、1行分のデータを並列に出力し、クロックCL1に同期してラインバッファー3でラッチする。
【0018】
コントローラー1からのアドレス値はCL1に同期してインクリメントされ、同様な操作をa回繰り返してa行分のデータをラインバッファー3に保持する。図10に示したD1、D2、・・・Daが各々1行目、2行目、・・・a行目の各行のラインバッファー3にラッチされたデータを示している。a行分のデータがたまると同時に行選択パターン発生回路7から送られた行選択パターン信号との所定の演算が行われ、クロックCL2に同期して演算結果がラッチ回路6にラッチされる。演算期間、ラッチデータおよびCL1、CL2のタイミング関係は図10に示すとおりである。
【0019】
ここで、演算回路はラインバッファー3から出力されたa行分のデータおよび仮想データ発生回路8から出力されたb行分の仮想データと(a+b)行の行選択パターンを、図6に示すように各ビットの排他的論理和をとり、その(a+b)出力を加算する演算を行う。
【0020】
この演算は、132個の列信号に対して並列に行われる。ラッチ回路6から出力された演算結果は列電圧発生回路11に送られる。列電圧発生回路11に送られたcビットのデータはデコーダーおよびレベルシフターを介して、列電圧として出力される。ここで、演算結果のcビットは通常(a+b)入力加算回路の場合、出力値は0、1、2・・・、(a+b)の(a+b+1)通りの値が考えられ、それに対応するビットとなる。
【0021】
しかし、仮想データを適当に選ぶことによって、その出力値の数を低減できる。以下、仮想データによる演算ビットの調整方法、および仮想データ発生回路8について同時選択行数5、仮想行数3の場合を例にとって説明する。
【0022】
図5は「8×8」のアダマール行列である。この上位5ビットを実選択行用の行列、下位3ビットを仮想行用の行列とする。ここで、仮想行がない5行同時選択駆動法を考える。たとえば、図12に示すデータの場合、「5×8」行列との各ビットの排他的論理和をとり、加算した値は列毎に「0、2、2、2、1、3、3、3」となる。
【0023】
また、図13に示すデータの場合は「4、2、2、2、5、3、3、3」となり、その他のデータ全てを考えても、とり得る値は「0、1、2、3、4、5」の6とおりである。すなわち、列出力レベルは6つ存在することに相当する。
【0024】
ここで、図12のデータの6行目に1、7行目に0、8行目に0を仮に想定して図5の「8×8」行列との同様の演算を行う。すると、各列についてその出力は「2、4、2、4、2、4、6、4」となる。また、図13の場合に6行目に0、7行目に0、8行目に1を想定して、同様な演算を行うと、出力値は「6、4、4、2、6、4、4、6」となる。
【0025】
これらを6ビットのデータ全てに対して適当な仮想データを想定すると、出力値は「2、4、6」の3とおりに集約できることがわかる。これは、以下のように考えることもできる。
【0026】
上述したように仮想行のない場合の出力値は「0、1、2、3、4、5」の6つである。しかし、仮想行の3行のデータによって、出力値を「0、+1、+2または+3」のいずれかの値で可変可能である。そのため、仮想行のない場合の出力値が0の場合は「2」に、1の場合は「2」または「4」に、2の場合は「2」または「4」に、3の場合は「4」または「6」に、4の場合は「4」または「6」に、5の場合は「6」に可変可能となる。結果として「2、4、6」の3とおりに集約される。
【0027】
これらの法則を元に、仮想データ発生回路8はaビットのデコーダーまたはルックアップテーブル等により、仮想データを適当に決めることができる。このようにして、仮想データ発生回路8から出力されたデータにより、加算回路5出力は有効ビット数を減らせる。行電圧発生回路9は、行選択信号発生回路から出力された行選択信号をデコードし、シフトレジスター形式に順次選択されたa本の選択行に行電圧を印加する。行電圧、列電圧の出力タイミングは図10に示すとおりである。
【0028】
【発明が解決しようとする課題】
しかし、従来例2の技術で、仮想行を設定し駆動を行う駆動装置は上述した回路ブロックで構成されるため、以下のような問題点があった。つまり、列信号を並列に処理する場合、従来例1の線順次駆動法の駆動装置に比べ、列電圧演算回路、ラインバッファー、および仮想データ発生回路が必要となり、回路規模が増加し、チップ面積が増加した。ワンチップLSI化して製造しようとしても、半導体プロセスとして、5V標準ロジックIC用のプロセスを使用できるにもかかわらず、結果的にはコストアップとなっていた。
【0029】
また、回路規模の増加を抑えるために、クロックスピードを増加すると、消費電流が増加するため、回路規模と消費電流がトレードオフの関係にあった。本発明は、MLA駆動法を行う駆動装置であって、その回路構成を最適化し、消費電流の増加を抑えたままで、集積回路化した場合の回路規模の増加を抑える駆動装置を提案する。
【0030】
【課題を解決するための手段】
すなわち、請求項1は、仮想データ発生手段と、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しk・m本(kは2以上の整数、mは1以上の整数)の同時選択駆動行およびk・n本(nは1以上の整数)の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する(m+n)行の行列Aもしくは行列Aの全ての要素を反転させた行列A ̄( ̄は、行列の全ての要素が反転(例えば「1」が「−1」になり、「−1」が「1」になること)していることを示す)を行列Aの数を奇数として行方向および列方向で同数になるように4つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Bを用い、A単位で列出力電圧を演算することを特徴とする駆動装置を提供する。
【0031】
また、請求項2は、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しk・m本(kは2以上の整数、mは1以上の整数)の同時選択駆動行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する(m行+1仮想行)の行列Aもしくは行列Aの全ての要素を反転させた行列A ̄を行列Aの数を奇数として行方向および列方向で同数になるように4つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Bを用い、A単位で列出力電圧を演算することを特徴とする駆動装置を提供する。
【0032】
また、請求項3は、式(1)の行ベクトルが互いに直交する行列Bを用いる請求項1または2に記載の駆動装置を提供する。ただし、式(1)において、p1、p2、p3、p4はそれぞれ1または−1であり、かつ、p1・p2・p3・p4=−1である。
【0033】
【数3】
【0034】
また、請求項4は、式(2)の行ベクトルが互いに直交する行列Cを用いる請求項3に記載の駆動装置を提供する。ただし、式(2)において、p5、p6、p7、p8はそれぞれ1または−1であり、かつ、p5・p6・p7・p8=−1である。
【0035】
【数4】
【0036】
また、行列Bまたは行列Cの行または列のいずれか一方を入れ替えて用いる上記駆動装置を提供する。また、行列Bまたは行列Cの列の符号を逆転して用いる上記駆動装置を提供する。また、k=2かつm=3とした上記駆動装置を提供する。また、K=2かつm=3かつn=1とした上記駆動装置を提供する。
また、請求項5は1チップのLSIとした請求項1、2、3または4に記載の駆動装置を提供する。この際、発振回路および電源回路を内蔵することが好ましい。
また、請求項6は、請求項1、2、3、4または5に記載の駆動装置と液晶表示素子とが備えられた液晶表示装置を提供する。
【0037】
【発明の実施の形態】
以下、各例について図面を参照しながら説明する。例1および例2が本発明であり、例Aが比較例である。
【0038】
(例1)
図1は例1の構成を示すブロック図である。単純マトリックス駆動で、「64行×132列」ドットの単純マトリックス液晶表示素子を有する液晶パネル10を用いる。本例では同時に選択される行電極数が6(k=2、m=3)、仮想行電極数が2(k=2、n=1)とした。
【0039】
液晶パネル10の駆動装置301はMPUとのインターフェースおよび内部の各タイミングを制御するコントローラー1、表示データが書き込まれるメモリー2、列電極に印加する電圧を決めるための演算回路51、表示データとの演算により列電圧を決めるためのパターン、すなわち、行電極に印加する行選択パターンを発生する行選択パターン発生回路7、行選択パターンに従った行電圧を発生する行電圧発生回路9、演算回路51の出力に応じた列電圧を発生する列電圧発生回路11が備えられている。
【0040】
演算回路51には、ラインバッファー3、仮想データ発生回路8、コンパレータ回路4、加算回路5A、ラッチ回路6A、加算回路5Bが設けられた。さらに、加算回路5Bの出力がラッチ回路6Bに接続され、さらに、ラッチ回路6Bの出力が列電圧発生回路11に接続される。
【0041】
次に、各ブロックの動作について詳述する。コントローラー1は80系パラレル、68系パラレル、シリアル系MPUインターフェースに対応し、 インタフェースから送られるデータをメモリー2に格納する。メモリー2は表示RAM64×132ビットを内蔵し、液晶パネル10の画素1ドットに内蔵RAMの1ドットが一対一に対応している。
【0042】
メモリー2はコントローラー1から送られるラインアドレス信号の値をデコードし、対応する1行分、132個のデータをラインバッファー3に送る。コントローラー1のラインアドレス値はCL1に同期してインクリメントされる。ラインバッファー3には順次1行分のデータが連続行データとして送られCL1に同期してラインバッファー3にラッチされる。ラインバッファー3は3行分のラッチ機能をもち、シフトレジスター形式で連続した3行分のデータを保持する。
【0043】
なお、本例では3行分のラッチ機能を持たせているが、同期をうまくとれば2行分のラッチ機能でよく、3行目のデータはメモリー2からの信号を直接コンパレーター回路4および仮想データ発生回路8に入力すればよい。
【0044】
一方、行選択パターン発生回路7は、コントローラー1から送られたCL2に同期して4ビットの行選択パターンを発生する。CL2は図2に示すようにCL1を3分周した信号であり、ラインバッファー3の3行分のデータがすべて更新される毎に、行選択パターンを更新するようになっている。
【0045】
行選択パターンは、図4に示す「8×8」の直交行列Bを使用した。この直交行列Bは図3に示す「4×4」の直交行列Aを、図4に示すように拡張した直交行列である。図3の直行行列Aの4行目に当たる行を仮想行電極とした。このように拡張しても直交性は保たれる。この「8×8」の直交行列BはCL2に同期させて、列内の上位4ビット、下位4ビットの順に出力され、順次列方向にシフトして出力される。
【0046】
ここで、直交行列の要素「1」および「−1」はロジック信号としては各々「1」「0」に対応する信号となっており、最終的に液晶パネル10に出力される電圧としては、「1」が正の選択電圧、「−1」が負の選択電圧に相当する。
【0047】
行選択パターン発生回路7から出力された4ビットの行選択パターンは、行電圧発生回路9およびコンパレーター回路4に送られるとともに、4ビットの内、実選択行に対応する3ビットが行電圧発生回路9に送られる。
行電圧発生回路9に送られた信号は、6ビット分、すなわち3ビットデータ2回分をデコーダーとレベルシフターにより、行電圧に変換され、CL2に同期させて6行の選択行から出力される。
【0048】
ここで、行電圧発生回路9が選択している6行と、その6行に対応するデータから演算した列電圧出力との同期がとれるように、図2に示すようなタイミングで出力して、列信号とのタイミングを合わせている。選択行はシフトレジスターによって6行単位のブロック毎に順次選択され、11ブロック目、すなわち、「61、62、63、64、65、66行目」が選択された後、1ブロック目、すなわち、「1、2、3、4、5、6行目」の選択を行うことを繰り返す。
【0049】
ここで、65、66行目は実際には表示されず、メモリー2内にも存在しないが、演算上は必要とされるため、本例では、メモリー2のアドレスのインクリメントを停止し、64ライン目のデータをそのまま、65、66ライン目に当てた。全てのブロックが8列分の直交行列Bを1度ずつ選択し終えて1フレームとなる。
【0050】
一方、コンパレーター回路4に送られた行選択パターンは、先に示したラインバッファー3の3行分と仮想データ発生回路8から送られた1行分の計4行分のデータとの演算が132列分、すなわち、4×132ビットのデータとの演算が行われる。
【0051】
仮想データ発生回路8は3行のデータから1行の仮想データを発生する装置で、3ビットのデコーダーからなっている。この仮想データ発生回路8は上述のように、列電圧レベルを減らす役割を果たす。たとえば、3行同時選択の場合には、0、1、2、3の4つの列電圧レベルから、1、3のみしかとらないように、仮想データを決める。
【0052】
コンパレーター回路4は4×132個の排他的論理和回路からなり、4ビットの行選択パターンと4行のデータの各ビット毎の排他的論理和を132列のデータに対して並列に処理する。この演算結果は加算回路5Aに送られる。加算回路5Aは4入力の加算器132個からなっており、コンパレーター回路4の4ビットの出力値を加算する。
【0053】
加算値は「0、1、2、3、4」の5とおりが考えられるが、上述したように、出力値は「1」と「3」しかとらないように仮想データを決めている。このため、実際には2とおりの場合しかなく、加算出力の下位2ビット目の1ビットのみ有効となる。加算回路5Aの出力はラッチ回路6AによりCL2に同期してラッチされる。このようにして、まず、6行分の内、3行分のデータを処理する。
【0054】
残りの3行に関しても、同様にして計算できる。加算回路5Aから1ビットの出力を得る。この出力と既にラッチ回路6Aに保持していた1ビットデータとを加算回路5Bで加算し、その結果「0、1、2」の3とおり2ビットのデータがラッチ回路6Bにラッチされる。ラッチ回路6Bの出力は列電圧発生回路11に送られデコーダーとレベルシフター回路を通して、先に示した行電圧発生回路9との同期をとって、CL2に同期して液晶パネル10に出力される。
【0055】
以上、本例のように、「4×4」の直交行列Aを拡張して「8×8」の直交行列Bを作成した場合、以下の例Aで示すように、6ライン全てを並列に演算する必要はない。3ライン毎に2回に分けて演算可能となる。そして、回路として、ラインバッファーを含むラッチ回路の数は8×132個から6×132個に減少する。コンパレーター回路4の数は8×132個の排他的論理輪回路が4×132個に半減し、8ビットの加算回路は4ビットの加算回路と2ビットの加算回路に置き換えでき、6ビットデコーダーは3ビットデコーダーに削減できる。このため、駆動装置全体としては飛躍的な回路削減を達成できる。
【0056】
また、拡張した行列の列を入れ替えた場合や、列符号を変えた場合でも同様に演算できる。行を入れ替えた場合には、行入れ替えしていない行列をそのまま使えるように、メモリーからデータを呼び出すときのアドレス値を入れ替え、行に合わせれば同様に演算できる。
【0057】
(例2)
図9は本例の駆動装置401のブロック図である。本例においても例1と同様に同時選択行数6、仮想行数2を採用した。例1と異なる構成は次のとおりである。まず第1点は、メモリー2から出力された信号が直接ラインバッファー3に入力されず、コンパレーター回路4を通して入力されることである。第2点は、仮想データ発生回路8が削除されていることである。また、動作タイミング等に関しては、図14に示すとおりである。まず、本例の機構と動作について説明する。
【0058】
上述したように、同時選択数6の場合、列電圧を決める演算後の出力値は「0、1、2、3、4、5、6」の7つであり、2つの仮想データを加えることにより、「2、4、6」に集約できる。本例では、同時選択数3の2ブロックに分けたため、同時選択数3の場合の出力値「0、1、2、3」の4つに対して1つの仮想データを加えて「1、3」に集約できる。
【0059】
ここで、同時選択数6の場合で、演算後の出力値が2の場合に2つの仮想データの設定によって出力値を集約した場合に考えられる出力値は仮想データにより出力が不変の場合の「2」と+2される場合の「4」の2つがあり、仮想データを加えないときのデータからは一意的には決まらない。
【0060】
一方同時選択数が3の場合で1つの仮想データを加える場合を考えると、1つの仮想データで変化可能な出力値は「0」または「+1」であるため、同時選択数3の場合の出力値が0、1の場合は「1」に、2、3の場合は「3」に集約されることが一意的に決まる。
【0061】
このことより、同時選択数3の場合には、仮想データ発生回路は不要となり、図9の加算回路5Aの出力の下位2ビット目のみ有効なデータとして取り出せばよいことになる。また、仮想データ発生回路8が不要なため、ラインバッファー3に一旦データをためてから演算する必要はなく、コンパレーター回路4を通してからラッチすることが可能となり、コンパレーター回路の削減ができる。
【0062】
この場合、1ライン毎にコンパレートするため、行選択パターン発生回路7は直交行列の各列の上から1ビットずつをクロックCL1に同期してコンパレーター回路4および行電圧発生回路9に送る。行電圧発生回路9は5ビット分のシフトレジスターによって、シリアルに送られてくる行選択パターン5行分をため、行選択パターン発生回路7から直接送られるてくる信号1行の計6行分をCL2に同期してラッチし、列電圧発生回路11とのタイミングを合わせて、次のCL2に同期して出力する。
【0063】
出力同期のタイミングは図14に示すとおりである。また、例1でも述べたように演算部のラインバッファーに関しては適当にタイミングを調整すれば、本例に示すように2ライン分のラインバッファーでも可能であり、コンパレーター出力を直接加算回路5Aに入力する方法もある。この場合のタイミングも図14に示すとおりである。
【0064】
以上のように同時選択数3、仮想行数1の特徴をうまく利用すれば、仮想データ発生回路8を削除できる。また、コンパレーター部も例1の1/3の回路規模ですむため、大幅な回路規模の削減が可能となる。また、上記のような回路構成となるので、1チップのLSIに集積化することが容易となる。
【0065】
たとえば、昇圧回路等を含む電源回路や発振回路を内蔵した場合でも、本発明の回路削減効果により、チップサイズは出力のパッドサイズによって決まる大きさとなり、チップコストの増加はほとんどなく、むしろ5V標準ロジックIC用の半導体プロセスを用いて集積化できるので、製造が容易になり、低コスト化を達成できる。
【0066】
なお、上記の実施の形態では、行ベクトルが互いに直交する行列A,Bとして正方行列を用いたが、本発明は、正方行列を用いる場合に限られるものではない。
【0067】
(例A)
「64行×132列」ドットの液晶パネル10について、同時選択駆動行6本、仮想行2本とし、図5に示す「8×8」のアダマール行列を行選択パターンとして用い、上位6行を実選択行、下位2行を仮想行に当てたMLA駆動法を用いた。
【0068】
コントローラー付き駆動装置302のブロック図を図15に示す。これは、従来例2で説明したMLA駆動法のa=6、b=2に相当する。基本的な動作は従来例2で示したものと同様である。この方式の場合、ラインバッファーを含むラッチ回路は8×132個、コンパレーター回路4は8×132個、加算回路5は8ビットの回路、仮想データ発生回路8は6ビットデコーダーが必要となる。そのため、回路規模の増加が大きく、1チップIC化した場合に、出力のパッドサイズで決まるチップ面積よりも大きくなった。
【0069】
【発明の効果】
以上のように、本発明の駆動装置および液晶表示装置は、仮想行を持つ複数ライン同時選択駆動法を用いても、演算回路規模の増加を抑制でき、さらに同時選択数3、仮想行数1を拡張した行列を用いることにより、従来必要とされた仮想行用のデータ発生回路の削除が可能となった。
その結果、1チップのLSIに集積化された場合であっても、消費電流の増加を最小限に抑えた状態で、チップサイズはパッドサイズで決まる大きさにでき、チップコストの低減が達成可能となった。
【図面の簡単な説明】
【図1】 例1の駆動装置のブロック図。
【図2】 例1の動作を説明するタイミング図。
【図3】 「4×4」の直交行列を示す説明図。
【図4】 例1の行選択パターン発生回路で使用する拡張して得た直交行列を示す説明図。
【図5】 「8×8」アダマール行列を示す説明図。
【図6】 コンパレーター1列分の回路構成例を示す回路図。
【図7】 従来例1(線順次駆動法)を用いた駆動装置のブロック図。
【図8】 従来例2(MLA駆動法)を用いた駆動装置のブロック図。
【図9】 例2の駆動装置のブロック図。
【図10】 従来例2の動作を説明するタイミング図。
【図11】 従来例1の駆動波形例を示す波形図。
【図12】 表示データ例を示す説明図。
【図13】 表示データ例を示す説明図。
【図14】 例2の動作を説明するタイミング図。
【図15】 例Aで使用した駆動装置のブロック図。
【符号の説明】
1:コントローラー
2:メモリー
3:ラインバッファー
4:コンパレーター回路
5、5A、5B:加算回路
6、6A、6B:ラッチ回路
7:行選択パターン発生回路
8:仮想データ発生回路
9:行電圧発生回路
10:液晶パネル
11:列電圧発生回路
101、201、202、301、401:駆動装置
51、52、61:演算回路
Claims (6)
- 仮想データ発生手段と、行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しk・m本(kは2以上の整数、mは1以上の整数)の同時選択駆動行およびk・n本(nは1以上の整数)の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する(m+n)行の行列Aもしくは行列Aの全ての要素を反転させた行列A ̄を行列Aの数を奇数として行方向および列方向で同数になるように4つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Bを用い、A単位で列出力電圧を演算することを特徴とする駆動装置。
- 行電極駆動手段と、列電極駆動手段と、表示データを記憶するメモリー手段と、列出力電圧を演算する演算手段と、行選択パターンを出力する行選択パターン発生手段とが備えられ、行電極と列電極がマトリックス状に配置された液晶表示素子に対しk・m本(kは2以上の整数、mは1以上の整数)の同時選択駆動行と、k行の仮想行を設定し、複数行同時選択法で駆動する駆動装置において、行選択パターンとして行ベクトルが互いに直交する(m行+1仮想行)の行列Aもしくは行列Aの全ての要素を反転させた行列A ̄を行列Aの数を奇数として行方向および列方向で同数になるように4つ配置して作成されるか、または、当該複数配置して作成された行列の行もしくは列を入れ替えて、あるいは列の要素の符号を反転させて得られる行列Bを用い、A単位で列出力電圧を演算することを特徴とする駆動装置。
- 1チップのLSIとした請求項1、2、3または4記載の駆動装置。
- 請求項1、2、3、4または5に記載の駆動装置と液晶表示素子とが備えられた液晶表示装置。
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