JP3764371B2 - パルス幅変調階調表示方法及び表示回路 - Google Patents
パルス幅変調階調表示方法及び表示回路 Download PDFInfo
- Publication number
- JP3764371B2 JP3764371B2 JP2001328865A JP2001328865A JP3764371B2 JP 3764371 B2 JP3764371 B2 JP 3764371B2 JP 2001328865 A JP2001328865 A JP 2001328865A JP 2001328865 A JP2001328865 A JP 2001328865A JP 3764371 B2 JP3764371 B2 JP 3764371B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- period
- data
- log
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、蛍光表示管に係り、特に中間調表示をパルス幅によって制御するパルス幅変調階調表示方法及びパルス幅変調階調表示回路に関するものである。
【０００２】
【従来の技術】
従来より、蛍光表示管（以下、ＶＦＤとする）では、中間調表示を電圧ではなく、パルス幅によって制御するパルス幅変調階調表示方法が知られている。図１は本発明の第１の実施の形態となるパルス幅変調階調表示回路のドライバ部の構成を示すブロック図であるが、従来においてもその構成は同様であるので、図１を用いて従来のパルス幅変調階調表示回路の動作を説明する。パルス幅変調階調表示回路は、シフトレジスタ１とラッチ回路２とドライバ３とＶＦＤ４とから構成される。
【０００３】
図８は、従来のパルス幅変調階調表示回路の動作を示すフローチャート図である。図８において、「▼」は表示（データ）の書き換え時を示す。図８の例では、６４階調の表示動作について考える。輝度レベルを表す表示データは６４階調表示の場合６ビット必要であり、この表示データを輝度レベルに対応するパルス幅の階調パルスに変換する。輝度レベルＬ（Ｌは０〜６３の自然数）を実現するには、ＶＦＤ４のドットを（Ｌ／６４）表示周期の時間だけ点灯させる必要がある。従来のパルス幅変調階調表示回路では、１表示周期（１フレーム）を６４個に等分割し、６４種類の輝度レベルを６３種類の長さの階調パルスと（１／６４）表示周期の長さのブランキング期間によって表現する。
【０００４】
例えば、最高輝度レベル６３は（６３／６４）表示周期の長さの階調パルスによって表現され、最低輝度レベル０はブランキング信号ＢＬＫのみによって表現される。図１のシフトレジスタ１には、ｉ（ｉは自然数）番目のラッチ位置と次のｉ＋１番目のラッチ位置との間のデータ転送期間で「０」又は「１」のデータＤＡＴＡが入力され、このデータがラッチ回路２によってｉ＋１番目のラッチ位置で保持される。これにより、ラッチ回路２に入力されたデータがｉ＋１番目からｉ＋２番目のラッチ位置まで保持される。
【０００５】
ドライバ３は、ラッチ回路２から出力されたデータの電位をロジック電源電圧ＶＤＤ１のレベルからグリッド／アノード電圧ＶＤＤ２のレベルに変換し、変換した電圧を表示器駆動パルスとしてＶＦＤ４に与える。ドライバ３に入力されるデータが「１」であれば、ｉ＋１番目のラッチ位置からｉ＋２番目のラッチ位置までの間、ＶＤＤ２レベルの表示器駆動パルスがＶＦＤ４に印加され、ＶＦＤ４の対応するドットが点灯を続ける。
【０００６】
したがって、６４階調を実現するためには、以上のようなデータ転送とＶＦＤ４の点灯とを６４回繰り返す必要がある。例えば、（１／６４）表示周期毎にデータ「１」を転送することを６３回繰り返した場合には、（６３／６４）表示周期の長さだけＶＦＤ４の対応するドットが点灯するので、輝度レベル６３が得られ、データ「０」を転送することを６４回繰り返した場合には、ＶＦＤの対応するドットが１表示周期の間非点灯となり、輝度レベル０が得られる。
【０００７】
【発明が解決しようとする課題】
以上のように、従来のパルス幅変調階調表示回路では、ドライバ３にデータを連続的に転送する必要があるので、制御回路の負担が大きいという問題点があった。また、２５６ドット構成のＶＦＤ４を点灯させるには、１つのデータ転送期間当たり２５６個のデータをドライバ３に転送する必要があるが、このデータ転送期間は、最小の階調パルス幅によって決定され、階調数をｍとすると、（１／ｍ）表示周期の長さとなる。
【０００８】
したがって、多階調になるほどデータ転送期間が短くなり、転送可能なデータ量が小さくなる。１表示周期は通常１６．７ｍｓｅｃ（６０Ｈｚ）程度であるので、多階調を実現しようとすれば、ＶＦＤ４のドット数を減らす必要があり、ドット数を上げようとすれば、階調数を落とす必要がある。このように、従来のパルス幅変調階調表示回路では、多階調、多ドット表示が難しいという問題点があった。
【０００９】
本発明は、上記課題を解決するためになされたもので、制御回路の負担を軽減することができるパルス幅変調階調表示方法及び表示回路を提供することを目的とする。
また、本発明は、多階調、多ドット表示を実現することができるパルス幅変調階調表示方法及び表示回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のパルス幅変調階調表示方法は、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期からブランキング期間を除いた表示期間を、
【数３】
となる重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けしたｌｏｇ2ｍ 個の重み付け期間ｔn に分割し、ｍ階調を表すｌｏｇ2ｍ ビットの表示データのうち下位からｎ＋１番目のビットデータを前記重み付け期間ｔn の長さを有するパルスに変換して、ｌｏｇ2ｍ ビットの前記表示データから生成したｌｏｇ2ｍ 個の前記パルスを前記表示期間中に蛍光表示管のドライバにシリアル転送するパルス生成手順を備え、前記パルス生成手順は、ラッチ位置を表すｌｏｇ2ｍ ビットの設定値が前記重みつけに対応してｌｏｇ2ｍ 個予め設定され、この各設定値と１からｍまでのカウントを繰り返すカウント値とを比較して一致したときにラッチ信号を出力することにより、各重み付け期間の境で前記ラッチ信号を出力するラッチ信号生成手順と、前記表示期間中の重み付け期間ｔn の直前に前記ｎ＋１番目のビットデータを出力するデータ生成手順と、このデータ生成手順で出力されたビットデータを前記ラッチ信号に応じて重み付け期間ｔn ラッチして前記ドライバに出力するラッチ手順とからなり、前記ｎ＋１番目のビットデータをラッチ回路で前記重み付け期間ｔ n ラッチさせることにより、前記重み付け期間ｔ n の長さを有するパルスを前記ラッチ回路から前記ドライバに出力する際に、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ 2 ｍ−１ 以下の整数）番目の前記ビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔ k と同じ時間ラッチするようにして、前記ｊ番目のビットデータを前記ラッチ回路で重み付け期間ｔ k ラッチする際に、この重み付け期間ｔ k のうち（２ j −１）／２ j の期間を前記ブランキング期間として、残る１／２ j の長さだけ前記ｊ番目のビットデータを前記ドライバに転送するようにしたものである。本発明では、蛍光表示管のドライバにパルスを複数回転送し、これらパルスの加算（組み合わせ）により、蛍光表示管の対応するドットが加算されたパルスの時間だけ点灯するようにしている。そして、本発明では、表示データに重みＷn の重み付けを施している。これにより、１表示周期当たりのデータ転送回数を従来のｍ回からｌｏｇ2ｍ 回に減らすことができる。また、下位ｊ番目のビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔ k と同じ時間ラッチすることにより、最小のラッチ時間で決まるデータ転送期間を従来のパルス幅変調階調表示回路と比べて約２ j 倍にすることができる。また、表示データの重み付けについては、ｊ番目のビットデータをラッチ回路で重み付け期間ｔ k ラッチする際に、この重み付け期間ｔ k のうち（２ j −１）／２ j の期間をブランキング期間とすることで、重みＷ n の重み付けを維持することができる。
【００１２】
また、本発明のパルス幅変調階調表示回路は、蛍光表示管を駆動するドライバ（３）と、ブランキング期間を指定するブランキング信号発生回路（１９）と、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期から前記ブランキング期間を除いた表示期間を、
【数４】
となる重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けしたｌｏｇ2ｍ 個の重み付け期間ｔn に分割し、ｍ階調を表すｌｏｇ2ｍ ビットの表示データのうち下位からｎ＋１番目のビットデータを前記重み付け期間ｔn の長さを有するパルスに変換して、ｌｏｇ2ｍ ビットの前記表示データから生成したｌｏｇ2ｍ 個の前記パルスを前記表示期間中に前記ドライバにシリアル転送するパルス生成回路とからなり、前記パルス生成回路は、ラッチ位置を表すｌｏｇ2ｍ ビットの設定値が前記重みつけに対応してｌｏｇ2ｍ 個予め設定され、この各設定値と１からｍまでのカウントを繰り返すカウント値とを比較して一致したときにラッチ信号を出力することにより、各重み付け期間の境で前記ラッチ信号を出力するラッチ信号生成回路（１２，１３ａ〜１３ｈ，１４ａ〜１４ｈ，１５ａ〜１５ｈ，１６）と、前記表示期間中の重み付け期間ｔn の直前に前記ｎ＋１番目のビットデータを出力するデータ生成回路（１１，１７，１８）と、このデータ生成回路から出力されたビットデータを前記ラッチ信号に応じて重み付け期間ｔn ラッチして前記ドライバに出力するラッチ回路（２）とを有し、前記ラッチ信号生成回路は、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ 2 ｍ−１ 以下の整数）番目の前記ビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔ k と同じ時間ラッチされるようにラッチ信号を出力し、前記ブランキング信号発生回路は、前記ｊ番目のビットデータが前記重み付け期間ｔ k ラッチされる際に、この重み付け期間ｔ k のうち（２ j −１）／２ j の期間をブランキング期間とし、前記ラッチ回路は、前記ｊ番目のビットデータを前記ラッチ信号に応じて重み付け期間ｔ k ラッチする際に、前記ブランキング期間を除いた残りの１／２ j の長さだけ前記ｊ番目のビットデータを前記ドライバに出力するものである。
【００１５】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１、図２は本発明の第１の実施の形態となるパルス幅変調階調表示回路のブロック図であり、図１はドライバ部の構成を示すブロック図、図２は階調データ処理部の構成を示すブロック図である。
【００１６】
ドライバ部は、シフトレジスタ１とラッチ回路２とドライバ３とＶＦＤ４とから構成される。また、階調データ処理部は、入力バッファ１１とカウンタ１２とラッチ位置数設定回路１３ａ〜１３ｈと比較器１４ａ〜１４ｈとラッチ信号形成回路１５ａ〜１５ｈとＯＲ回路１６と階調データ処理回路１７とデータ位置調整回路１８とブランキング信号発生回路１９とから構成される。
【００１７】
階調データ処理部とシフトレジスタ１とラッチ回路２は、輝度レベルに対応する長さのパルスをドライバ３に転送するパルス生成回路を構成している。また、入力バッファ１１と階調データ処理回路１７とデータ位置調整回路１８は、表示データを階調データに変換するデータ生成回路を構成し、カウンタ１２とラッチ位置数設定回路１３ａ〜１３ｈと比較器１４ａ〜１４ｈとラッチ信号形成回路１５ａ〜１５ｈとＯＲ回路１６は、ラッチ信号ＬＡＴを生成するラッチ信号生成回路を構成している。
【００１８】
次に、本発明の原理について説明する。図３は、本実施の形態のパルス幅変調階調表示回路の動作原理を示すタイミングチャート図である。図３の例では、ＶＦＤ４を横２５６ドット×縦６４ドット構成とし、６４階調の表示を行う場合について考える。図３において、「▼」は表示（データ）の書き換え時を示す。階調数をｍ（ｍは１以上の整数）とすると、本発明においても、輝度レベルＬ（Ｌは０〜ｍ−１の自然数）を実現するには、ＶＦＤ４のドットをＬ／ｍ表示周期の時間だけ点灯させる必要がある。
【００１９】
本発明では、ｍ階調の表示を行う場合、表示データに次式のような重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けを施す。
【００２０】
【数５】
【００２１】
これにより、従来のパルス幅変調階調表示回路では、１表示周期当たりｍ回のデータ転送が必要であるのに対し、本実施の形態では、ｌｏｇ2ｍ 回のデータ転送を行えばよく、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を軽減することができる。
【００２２】
図３を用いて具体的に説明すると、階調数ｍ＝６４なので、ｎ＝０〜５となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期（１６．７ｍＳ／６０Ｈｚ）を１／６４，１／６４，２／６４，４／６４，８／６４，１６／６４，３２／６４の重み付けした時間で分割する。なお、重み１の時間のうち一方はブランキング期間である。
【００２３】
そして、分割した各時間に応じて（１／６４）表示周期，（２／６４）表示周期，（４／６４）表示周期，（８／６４）表示周期，（１６／６４）表示周期，（３２／６４）表示周期の長さの重み付きパルスを生成して、これら重み付きパルスを組み合わせることで、６４階調（輝度レベル０〜６３）に対応した階調パルスを表現することができる。
【００２４】
例えば、（１／６４）表示周期の長さの重み付けパルスをドライバ３に転送して、さらに（２／６４）表示周期の長さの重み付けパルスをドライバ３に転送すれば、結果として（３／６４）表示周期の長さの階調パルスをドライバ３に転送したことと同じになり、ＶＦＤ４の対応するドットが（３／６４）表示周期の時間だけ点灯して、輝度レベル３が得られる。本発明によれば、１表示周期当たりの表示データの書き換え回数、すなわち表示データの転送回数を従来のパルス幅変調階調表示回路に比べて大幅に減らすことができる。
【００２５】
ただし、データ転送が可能な転送期間は、最小パルス幅の重み付けパルスによって決まるため、（１／６４）表示周期の時間となり、従来のパルス幅変調階調表示回路と変わらない。そこで、１表示周期の最初（あるいは最後）に設けられているブランキング期間を用いて、この期間を輝度レベル１（１／６４表示周期の階調パルス）のデータを送る時間に加えると、表示データ転送期間を２倍にすることができ、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を約１／１０にすることができる。
【００２６】
以下、本発明の実施の形態のパルス幅変調階調表示回路の動作を図４、図５を用いてより具体的に説明する。図４は本実施の形態のパルス幅変調階調表示回路の動作を示すタイミングチャート図、図５は図４の一部を拡大したタイミングチャート図である。
【００２７】
図４、図５の例では、ＶＦＤ４を２５６ドット構成（例えば横１６ドット×縦１６ドット）とし、２５６階調の表示を行う場合について示している。したがって、パルス幅変調階調表示回路には、２５６階調に必要な８ビットの表示データが２５６個入力されることになる。
【００２８】
階調数ｍ＝２５６なので、ｎ＝０〜７となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，１／２５６，１／２５６の重み付けした時間で分割する。ただし、図３で説明したように、（１／２５６）表示周期の長さのブランキング期間をデータ転送期間に加えるため、実際には１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，２／２５６の重み付けした時間で分割することになる。
【００２９】
そして、分割した各時間に応じて（１２８／２５６）表示周期，（６４／２５６）表示周期，（３２／２５６）表示周期，（１６／２５６）表示周期，（８／２５６）表示周期，（４／２５６）表示周期，（２／２５６）表示周期，（２／２５６）表示周期の長さの重み付きパルスを生成する。
【００３０】
ただし、（２／２５６）表示周期の２つのパルスのうち一方についてはブランキング信号ＢＬＫによって半分ブランキングする。これにより、ドライバ３に実際に転送される重み付けパルスは、（１／２５６）表示周期の長さとなり、正規の最小パルス幅となる。こうして、表示データに重みＷn の重み付けを施してデータ転送回数を減らし、かつデータ転送期間を従来のパルス幅変調階調表示回路の２倍にすることができる。
【００３１】
以下、（１２８／２５６）表示周期，（６４／２５６）表示周期，（３２／２５６）表示周期，（１６／２５６）表示周期，（８／２５６）表示周期，（４／２５６）表示周期，（２／２５６）表示周期，（２／２５６）表示周期（ドライバ３に実際に転送されるのは１／２５６表示周期）の長さの重み付きパルスを、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスと略する。
【００３２】
図２に示す階調データ処理部において、クロックＣＫ１は、８ビットの表示データＩＤ０〜ＩＤ７に同期するクロック信号である。ここでは、表示データ数が２５６個であるので、クロックＣＫ１が２５６個で（２／２５６）表示周期の時間となる。
【００３３】
このクロックＣＫ１の立ち上がりエッジで、表示データＩＤ０〜ＩＤ７は、入力バッファ１１に取り込まれる。入力バッファ１１は、表示データＩＤ０〜ＩＤ７を１クロック周期の間保持し、保持しているデータを階調データ処理回路１７に出力する。
【００３４】
次に、クロックＣＫ２は、クロックＣＫ１と次式のような関係にあるクロックである。
ＣＫ１クロック数＝ＣＫ２クロック数×表示データ数×Ｎ ・・・（２）
【００３５】
式（２）において、Ｎは従来の回路の転送期間を１としたときにＮ倍の転送期間表示データを処理できるかを表す自然数であり、ここではＮ＝２とする。その場合、ＣＫ１クロック数＝ＣＫ２クロック数×２５６×２の関係となる。
【００３６】
カウンタ１２は、クロックＣＫ２の立ち上がりエッジをカウントし、このカウント値の上位８ビットを比較器１４ａ〜１４ｈへ出力する。カウンタ１２から出力されるカウント値は１〜５１２（２５６×２）の整数で、５１２に達すると１に戻ってカウントが繰り返される。ただし、上位８ビットの２５６カウントを使用する。
【００３７】
ラッチ位置数設定回路１３ａ〜１３ｈには、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置を表すクロックＣＫ２の個数が８ビットの設定値として予め設定されている。１表示周期を重みＷn で重み付けしたｌｏｇ2ｍ 個の重み付け期間に分割したとき、２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置は、各重み付け期間の境に設定される。
【００３８】
ただし、２0 の重み付けパルスについては、２1 の重み付けパルスと同じ時間だけラッチさせるため、ブランキング期間を加えて、２7 の重み付けパルスに対応するラッチ位置を（１／２５６）表示期間の長さだけ後ろにずらしている。以下、２n の重み付けパルスに対応するラッチ信号（又はラッチ位置）を２n のラッチ信号（又はラッチ位置）と略する。
【００３９】
比較器１４ａ〜１４ｈは、それぞれラッチ位置数設定回路１３ａ〜１３ｈに対応しており、対応するラッチ位置数設定回路１３ａ〜１３ｈから出力される８ビットの設定値とカウンタ１２から出力される８ビットのカウント値とを比較して、一致する場合に一致信号を出力する。
【００４０】
ラッチ信号形成回路１５ａ〜１５ｈは、それぞれ比較器１４ａ〜１４ｈに対応しており、対応する比較器１４ａ〜１４ｈから一致信号が出力されている場合、クロックＣＫ１に同期してラッチ信号を出力する。ＯＲ回路１６は、ラッチ信号形成回路１５ａ〜１５ｈの各出力信号の論理和をとって、この論理和の結果を最終的なラッチ信号ＬＡＴとして出力する。このようにして、２7，２6，２5，２4，２3，２2，２1，２0のラッチ信号ＬＡＴが図４、図５に示すように繰り返し生成される。
【００４１】
次に、本実施の形態では、ラッチ回路２に与える重み付けパルスを「０」又は「１」の階調データで表現する。ｉ（ｉは自然数）番目のラッチ位置の後でラッチ回路２に入力された階調データは、次のｉ＋１番目のラッチ位置からｉ＋２番目のラッチ位置まで保持されるので、階調データを「１」とすれば、ｉ＋１番目からｉ＋２番目のラッチ位置までの長さの重み付けパルスをドライバ３に転送することになる。以下、２n の重み付けパルスに相当する階調データを２n の階調データと略する。
【００４２】
階調データ処理回路１７は、入力バッファ１１から出力された８ビットの表示データＩＤ０〜ＩＤ７を２7，２6，２5，２4，２3，２2，２1，２0の階調データに変換する。表示データを階調データに変換するには、比較器１４ａ〜１４ｈから出力される一致信号（ラッチ信号）を監視して、入力バッファ１１からパラレルに出力される８ビットの表示データＩＤ０〜ＩＤ７を２0，２7，２6，２5，２4，２3，２2，２1のラッチ位置に応じて、最上位ビットＩＤ７から順にシリアルに出力していけばよい。
【００４３】
すなわち、階調データ処理回路１７は、２0，２7，２6，２5，２4，２3，２2，２1のラッチ位置に応じて、それぞれＩＤ７，ＩＤ６，ＩＤ５，ＩＤ４，ＩＤ３，ＩＤ２，ＩＤ１，ＩＤ０を２7，２6，２5，２4，２3，２2，２1，２0の階調データとして出力する。なお、２0 のラッチ位置で２7 の階調データを出力するのは、次の２7 のラッチ位置で２7 の階調データをラッチさせるためである。
【００４４】
階調データ処理回路１７は、表示データが例えば＄ＦＦ（以後、頭に＄が付いている値を１６進表記による値とする）の場合、比較器１４ｈから２0 の重み付けパルスに対応する一致信号が出力されたときに、２7 の階調データとして「１」を出力し、比較器１４ａから２7 の重み付けパルスに対応する一致信号が出力されたときに、２6 の重み付けパルスに相当する階調データとして「１」を出力する。
【００４５】
以下、同様にして２6，２5，２4，２3，２2，２1の重み付けパルスに対応する一致信号が出力された場合、階調データ処理回路１７は、それぞれ２5，２4，２3，２2，２1，２0の階調データとして「１」を出力する。
【００４６】
また、表示データが＄０Ａの場合、階調データ処理回路１７は、２4 の重み付けパルスに対応する一致信号が出力されたときに２3 の階調データとして「１」を出力し、２2 の重み付けパルスに対応する一致信号が出力されたときに２1 の階調データとして「１」を出力する。そして、その他の２7，２6，２5，２4，２2，２0の階調データとしては「０」を出力する。
【００４７】
以上のような表示データから階調データへの変換を行うためには、階調データ処理回路１７に同一の表示データを１表示周期の間入力しておく必要がある。ただし、階調データ処理回路１７は１回のラッチ当たり２５６個の表示データを処理しなければならないので、１個の表示データを連続的に入力しておくことはできない。
【００４８】
そこで、階調データ処理回路１７には、同一の表示データを１表示周期当たりｌｏｇ2ｍ 回（ここでは８回）繰り返し入力することになる。つまり、２0 のラッチ信号に応じて２５６個の表示データを入力バッファ１１に順次入力すると、階調データ処理回路１７から２7 の階調データが２５６個順次出力され、２0 のラッチ信号のときと同一の表示データを２7 のラッチ信号に応じて順次入力すると、２6 の階調データが２５６個順次出力される。
【００４９】
以下、同様にして、２５６個の表示データを２6，２5，２4，２3，２2，２1のラッチ信号に応じて入力バッファ１１に入力していく。なお、２５６個の表示データの入力順は各回で共通である。こうして、２7，２6，２5，２4，２3，２2，２1，２0の階調データがそれぞれ２５６個ずつ生成される。
【００５０】
データ位置調整回路１８は、階調データ処理回路１７から出力された階調データをクロックＣＫ１に同期させて階調データＤＡＴＡとして出力する。図４、図５では、２7，２6，２5，２4，２3，２2，２1，２0の階調データを１つずつ表記しているが、これらのデータの各々は、実際にはクロックＣＫ１に同期して順次出力される２５６個の「０」又は「１」の階調データの集まりである。
【００５１】
ブランキング信号発生回路１９は、比較器１４ｈから出力される２0 のラッチ信号（一致信号）とカウンタ１２から出力されるクロックＣＫ２とに基づいて、２0 のラッチ位置から（１／２５６）表示周期の時間だけ経過した位置から始まり、２7 のラッチ位置で終わるブランキング信号ＢＬＫを生成する。
【００５２】
次に、シフトレジスタ１、ラッチ回路２及びドライバ３は、２５６ビット構成で、各ビットはＶＦＤ４の各ドットに対応する。シフトレジスタ１は、データ位置調整回路１８から出力された階調データＤＡＴＡをクロックＣＫ（ＣＫ１）に同期して最上位ビットの値として取り込み、この最上位ビットの値をクロックＣＫが入力される度に１ビットずつ下位ビット方向へ移動させる。また、シフトレジスタ１は、１クロック毎に各ビットの値をパラレルに出力する。
【００５３】
２５６ビットのラッチ回路２は、シフトレジスタ１から出力される２５６個の階調データをラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間保持し、保持しているデータをドライバ３にパラレルに出力する。これにより、階調データ「０」又は「１」は、ラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間ドライバ３に印加されることになる。
【００５４】
ただし、２0 のラッチ信号ＬＡＴから次の２7 のラッチ信号ＬＡＴまでの期間、ラッチ回路２から２0 の階調データが出力されるはずであるが、この（２／２５６）表示周期の時間のうち半分の（１／２５６）表示周期についてはブランキング信号発生回路１９からブランキング信号ＢＬＫが出力される。そして、ラッチ回路２は、ブランキング信号ＢＬＫが入力されている場合、階調データ出力を停止する。したがって、ラッチ回路２は、（１／２５６）表示周期の時間だけ２0 の階調データを出力する。
【００５５】
２５６ビットのドライバ３は、ラッチ回路２から出力された２５６個のデータの電位をロジック電源電圧ＶＤＤ１のレベルからグリッド／アノード電圧ＶＤＤ２のレベルに変換し、変換した電圧を表示器駆動パルスとしてＶＦＤ４の各ドットに与える。ドライバ３に入力される階調データが「１」であれば、ラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間、ＶＤＤ２レベルの表示器駆動パルスがＶＦＤ４に印加され、ＶＦＤ４の対応するドットが点灯を続ける。
【００５６】
したがって、１つのドットに対応する２7〜２0の階調データとして「１１１１１１１１」がラッチ回路２に入力された場合には、（２５５／２５６）表示周期の時間だけＶＦＤ４の対応するドットが点灯を続けるので、最高輝度レベル２５５が得られる。また、２7〜２0の階調データとして「００００００００」が入力された場合には、ＶＦＤの対応するドットが１表示周期の間非点灯となり、輝度レベル０が得られる。
【００５７】
以上のようなパルス幅変調階調表示回路において、動作する速さを考える。１表示周期を６０Ｈｚ（１６．６７ｍｓｅｃ）、ドライバ３のシリアル転送速度を最大５ＭＨｚ（２００ｎｓｅｃ）と仮定する。上記のように、ｍ＝２５６階調に設定すると、（１／２５６）表示周期＝１６．６７ｍｓｅｃ／２５６＝６５．１μｓｅｃである。そして、データ転送期間は、（１／２５６）表示周期×２＝１３０．２μｓｅｃとなる。
【００５８】
このデータ転送期間に、表示データを２５６個を送るとすると、データ１個に割り当てることができる転送期間は１３０．２μｓｅｃ／２５６＝５０８．６ｎｓｅｃ（１．９６６ＭＨｚ）となり、ドライバ３のシリアル転送速度５ＭＨｚより小さいので動作可能である。
【００５９】
仮に、５ＭＨｚまで転送速度を許容すると、２５６×５ＭＨｚ／１．９６６ＭＨｚ＝６５１ビットの表示動作ができる。また、階調数ｍを２５６から６４に落とすと、転送可能ビットは６５１×２５６／６４＝２６０４ビットとなり、２５６ドット構成のＶＦＤ４を約１０個動作させることが可能である。以上のように、一般的なＶＦＤ４によって、階調表示動作が可能となる。
【００６０】
［第２の実施の形態］
図６は本発明の第２の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図、図７は図６の一部を拡大したタイミングチャート図である。本実施の形態においても、パルス幅変調階調表示回路の構成は第１の実施の形態と同様であるので、図１、図２の符号を用いて説明する。
【００６１】
本実施の形態では、第１の実施の形態と同様に、ＶＦＤ４を２５６ドット構成とし、２５６階調の表示を行う場合について示している。ただし、本実施の形態では、従来のパルス幅変調階調表示回路に対して４倍の速度で表示データを処理できるようにしている。したがって、前述の式（２）においてＮ＝２となる。
【００６２】
階調数ｍ＝２５６なので、ｎ＝０〜７となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，１／２５６，１／２５６の重み付けした時間で分割する。ここで、本実施の形態では、４倍速を実現するため、実際には１表示周期を１２８／２６０，６４／２６０，３２／２６０，１６／２６０，８／２６０，４／２６０，４／２６０，４／２６０の重み付けした時間で分割することになる。
【００６３】
そして、分割した各時間に応じて（１２８／２６０）表示周期，（６４／２６０）表示周期，（３２／２６０）表示周期，（１６／２６０）表示周期，（８／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期の長さの重み付きパルスを生成する。
【００６４】
ただし、（４／２６０）表示周期の３つのパルスのうち１つについてはブランキング信号ＢＬＫによって半分ブランキングするので、ドライバ３に実際に転送される重み付けパルスは、（２／２６０）表示周期の長さとなる。また、前記３つのパルスのうちもう１つについてはブランキング信号ＢＬＫによって３／４ブランキングするので、ドライバ３に実際に転送される重み付けパルスは、（１／２６０）表示周期の長さとなる。こうして、表示データに重みＷn の重み付けを施してデータ転送回数を減らし、かつデータ転送期間を従来のパルス幅変調階調表示回路の約４倍にすることができる。
【００６５】
以下、（１２８／２６０）表示周期，（６４／２６０）表示周期，（３２／２６０）表示周期，（１６／２６０）表示周期，（８／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期（ドライバ３に実際に転送されるのは２／２６０表示周期），（４／２６０）表示周期（実際に転送されるのは１／２６０表示周期）の長さの重み付きパルスを、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスと略する。
【００６６】
入力バッファ１１、カウンタ１２、ラッチ位置数設定回路１３ａ〜１３ｈ、比較器１４ａ〜１４ｈ、ラッチ信号形成回路１５ａ〜１５ｈ、ＯＲ回路１６、階調データ処理回路１７及びデータ位置調整回路１８の動作は、第１の実施の形態と同様である。
【００６７】
ただし、本実施の形態のカウンタ１２は、クロックＣＫ２を１〜１０４０（２６０×４）までカウントして、１０４０に達すると１に戻ってカウントを繰り返す。この場合、式（２）では、Ｎ＝４となり、ＣＫ１クロック数＝ＣＫ２クロック数×２５６×４の関係となる。ＣＫ１クロック数は、通常の４倍で、４倍の転送期間を示す。また、本実施の形態では、１表示周期の分割の仕方が第１の実施の形態と異なり、２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置が第１の実施の形態と異なるので、ラッチ位置数設定回路１３ａ〜１３ｈに設定される値（ラッチ位置を表すクロックＣＫ２の個数）が第１の実施の形態と異なる。
【００６８】
すなわち、２1 の重み付けパルスについては、２2 の重み付けパルスと同じ時間だけラッチさせるため、次の２0 のラッチ位置を（２／２６０）表示期間の長さだけ後ろにずらし、２0 の重み付けパルスについても、２2 の重み付けパルスと同じ時間だけラッチさせるため、次の２7 のラッチ位置を（３／２６０）表示期間の長さだけ後ろにずらしている。
【００６９】
ブランキング信号発生回路１９は、比較器１４ｇから出力される２1 のラッチ信号（一致信号）とカウンタ１２から出力されるクロックＣＫ２とに基づいて、２1 のラッチ位置から（２／２６０）表示周期の時間だけ経過した位置から始まり、２0 のラッチ位置でいったん終わるブランキング信号ＢＬＫを生成する。さらに、ブランキング信号発生回路１９は、比較器１４ｈから出力される２0 のラッチ信号（一致信号）とクロックＣＫ２に基づいて、２0 のラッチ位置から（１／２６０）表示周期の時間だけ経過した位置から始まり、２7 のラッチ位置で終わるブランキング信号ＢＬＫを生成する。
【００７０】
次に、シフトレジスタ１、ラッチ回路２、ドライバ３及びＶＦＤ４の動作は第１の実施の形態と同様である。２1 のラッチ信号ＬＡＴから次の２0 のラッチ信号ＬＡＴまでの期間では、この（４／２６０）表示周期の時間のうち半分の（２／２６０）表示周期についてブランキング信号発生回路１９からブランキング信号ＢＬＫが出力されるので、ラッチ回路２は、（２／２６０）表示周期の時間だけ２1 の階調データを出力する。
【００７１】
同様に、２0 のラッチ信号ＬＡＴから次の２7 のラッチ信号ＬＡＴまでの期間では、この４／２６０表示周期の時間のうち３／４の（３／２６０）表示周期についてブランキング信号ＢＬＫが出力されるので、ラッチ回路２は、（１／２６０）表示周期の時間だけ２0 の階調データを出力する。
【００７２】
以上のようなパルス幅変調階調表示回路において、動作する速さを考える。１表示周期を６０Ｈｚ（１６．６７ｍｓｅｃ）、ドライバ３のシリアル転送速度を最大５ＭＨｚ（２００ｎｓｅｃ）と仮定する。上記のように、ｍ＝２５６階調に設定すると、｛１／（２５６＋５ＢＬＫ）｝表示周期＝１６．６７ｍｓｅｃ／２６１＝６３．８６μｓｅｃである。そして、データ転送期間は、｛１／（２５６＋５ＢＬＫ）｝表示周期×４＝２５５．４４μｓｅｃとなる。
【００７３】
このデータ転送期間に、表示データを２５６個を送るとすると、データ１個に割り当てることができる転送期間は２５５．４４μｓｅｃ／２５６＝９９７．８ｎｓｅｃ（１．００２ＭＨｚ）となり、ドライバ３のシリアル転送速度５ＭＨｚより小さいので動作可能である。
【００７４】
仮に、５ＭＨｚまで転送速度を許容すると、２５６×５ＭＨｚ／１．００２ＭＨｚ＝１２７７ビットの表示動作ができる。また、階調数ｍを２５６から６４に落とすと、転送可能ビットは１２７７×２５６／６４＝５１０８ビットとなり、２５６ドット構成のＶＦＤ４を約２０個動作させることが可能である。以上のように、第１の実施の形態と比べて、さらに２倍表示能力が向上し、多くのＶＦＤ４において階調表示動作が可能となる。
【００７５】
なお、第１、第２の実施の形態では、２7，２6，２5，２4，２3，２2，２1，２0の順で重み付けパルスをドライバ３に転送しているが、逆順で転送してもよく、またランダムに転送してもよい。
【００７６】
【発明の効果】
本発明によれば、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期からブランキング期間を除いた表示期間を、重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けしたｌｏｇ2ｍ 個の重み付け期間ｔn に分割し、ｍ階調を表すｌｏｇ2ｍ ビットの表示データのうち下位からｎ＋１番目のビットデータを重み付け期間ｔn の長さを有するパルスに変換して、ｌｏｇ2ｍ ビットの表示データから生成したｌｏｇ2ｍ 個のパルスを表示期間中に蛍光表示管のドライバにシリアル転送することにより、１表示周期当たりのデータ転送回数を従来のｍ回からｌｏｇ2ｍ 回に減らすことができ、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を軽減することができる。
【００７７】
また、ｎ＋１番目のビットデータをラッチ回路で重み付け期間ｔn ラッチさせることにより、重み付け期間ｔn の長さを有するパルスをラッチ回路からドライバに出力する際に、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ2ｍ−１ 以下の整数）番目のビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔk と同じ時間ラッチするようにして、ｊ番目のビットデータをラッチ回路で重み付け期間ｔk ラッチする際に、この重み付け期間ｔk のうち（２j−１）／２jの期間をブランキング期間として、残る１／２j の長さだけｊ番目のビットデータをドライバに転送することにより、重みＷn の重み付けを実現して制御回路の負担を軽減しつつ、データ転送期間を従来のパルス幅変調階調表示回路と比べて約２j 倍にすることができ、約２j 倍の速度で表示データを処理することができる。したがって、従来のパルス幅変調階調表示回路と比べて蛍光表示管のドット数を増やすことができ、多ドット表示が可能となる。また、ドット数を減らして階調数を上げることも可能であり、これにより従来以上の多階調表示が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるパルス幅変調階調表示回路のドライバ部の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の階調データ処理部の構成を示すブロック図である。
【図３】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の動作原理を示すタイミングチャート図である。
【図４】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【図５】 図４の一部を拡大したタイミングチャート図である。
【図６】 本発明の第２の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【図７】 図６の一部を拡大したタイミングチャート図である。
【図８】 従来のパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【符号の説明】
１…シフトレジスタ、２…ラッチ回路、３…ドライバ、４…蛍光表示管、１１…入力バッファ、１２…カウンタ、１３ａ〜１３ｈ…ラッチ位置数設定回路、１４ａ〜１４ｈ…比較器、１５ａ〜１５ｈ…ラッチ信号形成回路、１６…ＯＲ回路、１７…階調データ処理回路、１８…データ位置調整回路、１９…ブランキング信号発生回路。
【発明の属する技術分野】
本発明は、蛍光表示管に係り、特に中間調表示をパルス幅によって制御するパルス幅変調階調表示方法及びパルス幅変調階調表示回路に関するものである。
【０００２】
【従来の技術】
従来より、蛍光表示管（以下、ＶＦＤとする）では、中間調表示を電圧ではなく、パルス幅によって制御するパルス幅変調階調表示方法が知られている。図１は本発明の第１の実施の形態となるパルス幅変調階調表示回路のドライバ部の構成を示すブロック図であるが、従来においてもその構成は同様であるので、図１を用いて従来のパルス幅変調階調表示回路の動作を説明する。パルス幅変調階調表示回路は、シフトレジスタ１とラッチ回路２とドライバ３とＶＦＤ４とから構成される。
【０００３】
図８は、従来のパルス幅変調階調表示回路の動作を示すフローチャート図である。図８において、「▼」は表示（データ）の書き換え時を示す。図８の例では、６４階調の表示動作について考える。輝度レベルを表す表示データは６４階調表示の場合６ビット必要であり、この表示データを輝度レベルに対応するパルス幅の階調パルスに変換する。輝度レベルＬ（Ｌは０〜６３の自然数）を実現するには、ＶＦＤ４のドットを（Ｌ／６４）表示周期の時間だけ点灯させる必要がある。従来のパルス幅変調階調表示回路では、１表示周期（１フレーム）を６４個に等分割し、６４種類の輝度レベルを６３種類の長さの階調パルスと（１／６４）表示周期の長さのブランキング期間によって表現する。
【０００４】
例えば、最高輝度レベル６３は（６３／６４）表示周期の長さの階調パルスによって表現され、最低輝度レベル０はブランキング信号ＢＬＫのみによって表現される。図１のシフトレジスタ１には、ｉ（ｉは自然数）番目のラッチ位置と次のｉ＋１番目のラッチ位置との間のデータ転送期間で「０」又は「１」のデータＤＡＴＡが入力され、このデータがラッチ回路２によってｉ＋１番目のラッチ位置で保持される。これにより、ラッチ回路２に入力されたデータがｉ＋１番目からｉ＋２番目のラッチ位置まで保持される。
【０００５】
ドライバ３は、ラッチ回路２から出力されたデータの電位をロジック電源電圧ＶＤＤ１のレベルからグリッド／アノード電圧ＶＤＤ２のレベルに変換し、変換した電圧を表示器駆動パルスとしてＶＦＤ４に与える。ドライバ３に入力されるデータが「１」であれば、ｉ＋１番目のラッチ位置からｉ＋２番目のラッチ位置までの間、ＶＤＤ２レベルの表示器駆動パルスがＶＦＤ４に印加され、ＶＦＤ４の対応するドットが点灯を続ける。
【０００６】
したがって、６４階調を実現するためには、以上のようなデータ転送とＶＦＤ４の点灯とを６４回繰り返す必要がある。例えば、（１／６４）表示周期毎にデータ「１」を転送することを６３回繰り返した場合には、（６３／６４）表示周期の長さだけＶＦＤ４の対応するドットが点灯するので、輝度レベル６３が得られ、データ「０」を転送することを６４回繰り返した場合には、ＶＦＤの対応するドットが１表示周期の間非点灯となり、輝度レベル０が得られる。
【０００７】
【発明が解決しようとする課題】
以上のように、従来のパルス幅変調階調表示回路では、ドライバ３にデータを連続的に転送する必要があるので、制御回路の負担が大きいという問題点があった。また、２５６ドット構成のＶＦＤ４を点灯させるには、１つのデータ転送期間当たり２５６個のデータをドライバ３に転送する必要があるが、このデータ転送期間は、最小の階調パルス幅によって決定され、階調数をｍとすると、（１／ｍ）表示周期の長さとなる。
【０００８】
したがって、多階調になるほどデータ転送期間が短くなり、転送可能なデータ量が小さくなる。１表示周期は通常１６．７ｍｓｅｃ（６０Ｈｚ）程度であるので、多階調を実現しようとすれば、ＶＦＤ４のドット数を減らす必要があり、ドット数を上げようとすれば、階調数を落とす必要がある。このように、従来のパルス幅変調階調表示回路では、多階調、多ドット表示が難しいという問題点があった。
【０００９】
本発明は、上記課題を解決するためになされたもので、制御回路の負担を軽減することができるパルス幅変調階調表示方法及び表示回路を提供することを目的とする。
また、本発明は、多階調、多ドット表示を実現することができるパルス幅変調階調表示方法及び表示回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明のパルス幅変調階調表示方法は、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期からブランキング期間を除いた表示期間を、
【数３】
【００１２】
また、本発明のパルス幅変調階調表示回路は、蛍光表示管を駆動するドライバ（３）と、ブランキング期間を指定するブランキング信号発生回路（１９）と、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期から前記ブランキング期間を除いた表示期間を、
【数４】
【００１５】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１、図２は本発明の第１の実施の形態となるパルス幅変調階調表示回路のブロック図であり、図１はドライバ部の構成を示すブロック図、図２は階調データ処理部の構成を示すブロック図である。
【００１６】
ドライバ部は、シフトレジスタ１とラッチ回路２とドライバ３とＶＦＤ４とから構成される。また、階調データ処理部は、入力バッファ１１とカウンタ１２とラッチ位置数設定回路１３ａ〜１３ｈと比較器１４ａ〜１４ｈとラッチ信号形成回路１５ａ〜１５ｈとＯＲ回路１６と階調データ処理回路１７とデータ位置調整回路１８とブランキング信号発生回路１９とから構成される。
【００１７】
階調データ処理部とシフトレジスタ１とラッチ回路２は、輝度レベルに対応する長さのパルスをドライバ３に転送するパルス生成回路を構成している。また、入力バッファ１１と階調データ処理回路１７とデータ位置調整回路１８は、表示データを階調データに変換するデータ生成回路を構成し、カウンタ１２とラッチ位置数設定回路１３ａ〜１３ｈと比較器１４ａ〜１４ｈとラッチ信号形成回路１５ａ〜１５ｈとＯＲ回路１６は、ラッチ信号ＬＡＴを生成するラッチ信号生成回路を構成している。
【００１８】
次に、本発明の原理について説明する。図３は、本実施の形態のパルス幅変調階調表示回路の動作原理を示すタイミングチャート図である。図３の例では、ＶＦＤ４を横２５６ドット×縦６４ドット構成とし、６４階調の表示を行う場合について考える。図３において、「▼」は表示（データ）の書き換え時を示す。階調数をｍ（ｍは１以上の整数）とすると、本発明においても、輝度レベルＬ（Ｌは０〜ｍ−１の自然数）を実現するには、ＶＦＤ４のドットをＬ／ｍ表示周期の時間だけ点灯させる必要がある。
【００１９】
本発明では、ｍ階調の表示を行う場合、表示データに次式のような重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けを施す。
【００２０】
【数５】
これにより、従来のパルス幅変調階調表示回路では、１表示周期当たりｍ回のデータ転送が必要であるのに対し、本実施の形態では、ｌｏｇ2ｍ 回のデータ転送を行えばよく、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を軽減することができる。
【００２２】
図３を用いて具体的に説明すると、階調数ｍ＝６４なので、ｎ＝０〜５となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期（１６．７ｍＳ／６０Ｈｚ）を１／６４，１／６４，２／６４，４／６４，８／６４，１６／６４，３２／６４の重み付けした時間で分割する。なお、重み１の時間のうち一方はブランキング期間である。
【００２３】
そして、分割した各時間に応じて（１／６４）表示周期，（２／６４）表示周期，（４／６４）表示周期，（８／６４）表示周期，（１６／６４）表示周期，（３２／６４）表示周期の長さの重み付きパルスを生成して、これら重み付きパルスを組み合わせることで、６４階調（輝度レベル０〜６３）に対応した階調パルスを表現することができる。
【００２４】
例えば、（１／６４）表示周期の長さの重み付けパルスをドライバ３に転送して、さらに（２／６４）表示周期の長さの重み付けパルスをドライバ３に転送すれば、結果として（３／６４）表示周期の長さの階調パルスをドライバ３に転送したことと同じになり、ＶＦＤ４の対応するドットが（３／６４）表示周期の時間だけ点灯して、輝度レベル３が得られる。本発明によれば、１表示周期当たりの表示データの書き換え回数、すなわち表示データの転送回数を従来のパルス幅変調階調表示回路に比べて大幅に減らすことができる。
【００２５】
ただし、データ転送が可能な転送期間は、最小パルス幅の重み付けパルスによって決まるため、（１／６４）表示周期の時間となり、従来のパルス幅変調階調表示回路と変わらない。そこで、１表示周期の最初（あるいは最後）に設けられているブランキング期間を用いて、この期間を輝度レベル１（１／６４表示周期の階調パルス）のデータを送る時間に加えると、表示データ転送期間を２倍にすることができ、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を約１／１０にすることができる。
【００２６】
以下、本発明の実施の形態のパルス幅変調階調表示回路の動作を図４、図５を用いてより具体的に説明する。図４は本実施の形態のパルス幅変調階調表示回路の動作を示すタイミングチャート図、図５は図４の一部を拡大したタイミングチャート図である。
【００２７】
図４、図５の例では、ＶＦＤ４を２５６ドット構成（例えば横１６ドット×縦１６ドット）とし、２５６階調の表示を行う場合について示している。したがって、パルス幅変調階調表示回路には、２５６階調に必要な８ビットの表示データが２５６個入力されることになる。
【００２８】
階調数ｍ＝２５６なので、ｎ＝０〜７となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，１／２５６，１／２５６の重み付けした時間で分割する。ただし、図３で説明したように、（１／２５６）表示周期の長さのブランキング期間をデータ転送期間に加えるため、実際には１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，２／２５６の重み付けした時間で分割することになる。
【００２９】
そして、分割した各時間に応じて（１２８／２５６）表示周期，（６４／２５６）表示周期，（３２／２５６）表示周期，（１６／２５６）表示周期，（８／２５６）表示周期，（４／２５６）表示周期，（２／２５６）表示周期，（２／２５６）表示周期の長さの重み付きパルスを生成する。
【００３０】
ただし、（２／２５６）表示周期の２つのパルスのうち一方についてはブランキング信号ＢＬＫによって半分ブランキングする。これにより、ドライバ３に実際に転送される重み付けパルスは、（１／２５６）表示周期の長さとなり、正規の最小パルス幅となる。こうして、表示データに重みＷn の重み付けを施してデータ転送回数を減らし、かつデータ転送期間を従来のパルス幅変調階調表示回路の２倍にすることができる。
【００３１】
以下、（１２８／２５６）表示周期，（６４／２５６）表示周期，（３２／２５６）表示周期，（１６／２５６）表示周期，（８／２５６）表示周期，（４／２５６）表示周期，（２／２５６）表示周期，（２／２５６）表示周期（ドライバ３に実際に転送されるのは１／２５６表示周期）の長さの重み付きパルスを、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスと略する。
【００３２】
図２に示す階調データ処理部において、クロックＣＫ１は、８ビットの表示データＩＤ０〜ＩＤ７に同期するクロック信号である。ここでは、表示データ数が２５６個であるので、クロックＣＫ１が２５６個で（２／２５６）表示周期の時間となる。
【００３３】
このクロックＣＫ１の立ち上がりエッジで、表示データＩＤ０〜ＩＤ７は、入力バッファ１１に取り込まれる。入力バッファ１１は、表示データＩＤ０〜ＩＤ７を１クロック周期の間保持し、保持しているデータを階調データ処理回路１７に出力する。
【００３４】
次に、クロックＣＫ２は、クロックＣＫ１と次式のような関係にあるクロックである。
ＣＫ１クロック数＝ＣＫ２クロック数×表示データ数×Ｎ ・・・（２）
【００３５】
式（２）において、Ｎは従来の回路の転送期間を１としたときにＮ倍の転送期間表示データを処理できるかを表す自然数であり、ここではＮ＝２とする。その場合、ＣＫ１クロック数＝ＣＫ２クロック数×２５６×２の関係となる。
【００３６】
カウンタ１２は、クロックＣＫ２の立ち上がりエッジをカウントし、このカウント値の上位８ビットを比較器１４ａ〜１４ｈへ出力する。カウンタ１２から出力されるカウント値は１〜５１２（２５６×２）の整数で、５１２に達すると１に戻ってカウントが繰り返される。ただし、上位８ビットの２５６カウントを使用する。
【００３７】
ラッチ位置数設定回路１３ａ〜１３ｈには、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置を表すクロックＣＫ２の個数が８ビットの設定値として予め設定されている。１表示周期を重みＷn で重み付けしたｌｏｇ2ｍ 個の重み付け期間に分割したとき、２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置は、各重み付け期間の境に設定される。
【００３８】
ただし、２0 の重み付けパルスについては、２1 の重み付けパルスと同じ時間だけラッチさせるため、ブランキング期間を加えて、２7 の重み付けパルスに対応するラッチ位置を（１／２５６）表示期間の長さだけ後ろにずらしている。以下、２n の重み付けパルスに対応するラッチ信号（又はラッチ位置）を２n のラッチ信号（又はラッチ位置）と略する。
【００３９】
比較器１４ａ〜１４ｈは、それぞれラッチ位置数設定回路１３ａ〜１３ｈに対応しており、対応するラッチ位置数設定回路１３ａ〜１３ｈから出力される８ビットの設定値とカウンタ１２から出力される８ビットのカウント値とを比較して、一致する場合に一致信号を出力する。
【００４０】
ラッチ信号形成回路１５ａ〜１５ｈは、それぞれ比較器１４ａ〜１４ｈに対応しており、対応する比較器１４ａ〜１４ｈから一致信号が出力されている場合、クロックＣＫ１に同期してラッチ信号を出力する。ＯＲ回路１６は、ラッチ信号形成回路１５ａ〜１５ｈの各出力信号の論理和をとって、この論理和の結果を最終的なラッチ信号ＬＡＴとして出力する。このようにして、２7，２6，２5，２4，２3，２2，２1，２0のラッチ信号ＬＡＴが図４、図５に示すように繰り返し生成される。
【００４１】
次に、本実施の形態では、ラッチ回路２に与える重み付けパルスを「０」又は「１」の階調データで表現する。ｉ（ｉは自然数）番目のラッチ位置の後でラッチ回路２に入力された階調データは、次のｉ＋１番目のラッチ位置からｉ＋２番目のラッチ位置まで保持されるので、階調データを「１」とすれば、ｉ＋１番目からｉ＋２番目のラッチ位置までの長さの重み付けパルスをドライバ３に転送することになる。以下、２n の重み付けパルスに相当する階調データを２n の階調データと略する。
【００４２】
階調データ処理回路１７は、入力バッファ１１から出力された８ビットの表示データＩＤ０〜ＩＤ７を２7，２6，２5，２4，２3，２2，２1，２0の階調データに変換する。表示データを階調データに変換するには、比較器１４ａ〜１４ｈから出力される一致信号（ラッチ信号）を監視して、入力バッファ１１からパラレルに出力される８ビットの表示データＩＤ０〜ＩＤ７を２0，２7，２6，２5，２4，２3，２2，２1のラッチ位置に応じて、最上位ビットＩＤ７から順にシリアルに出力していけばよい。
【００４３】
すなわち、階調データ処理回路１７は、２0，２7，２6，２5，２4，２3，２2，２1のラッチ位置に応じて、それぞれＩＤ７，ＩＤ６，ＩＤ５，ＩＤ４，ＩＤ３，ＩＤ２，ＩＤ１，ＩＤ０を２7，２6，２5，２4，２3，２2，２1，２0の階調データとして出力する。なお、２0 のラッチ位置で２7 の階調データを出力するのは、次の２7 のラッチ位置で２7 の階調データをラッチさせるためである。
【００４４】
階調データ処理回路１７は、表示データが例えば＄ＦＦ（以後、頭に＄が付いている値を１６進表記による値とする）の場合、比較器１４ｈから２0 の重み付けパルスに対応する一致信号が出力されたときに、２7 の階調データとして「１」を出力し、比較器１４ａから２7 の重み付けパルスに対応する一致信号が出力されたときに、２6 の重み付けパルスに相当する階調データとして「１」を出力する。
【００４５】
以下、同様にして２6，２5，２4，２3，２2，２1の重み付けパルスに対応する一致信号が出力された場合、階調データ処理回路１７は、それぞれ２5，２4，２3，２2，２1，２0の階調データとして「１」を出力する。
【００４６】
また、表示データが＄０Ａの場合、階調データ処理回路１７は、２4 の重み付けパルスに対応する一致信号が出力されたときに２3 の階調データとして「１」を出力し、２2 の重み付けパルスに対応する一致信号が出力されたときに２1 の階調データとして「１」を出力する。そして、その他の２7，２6，２5，２4，２2，２0の階調データとしては「０」を出力する。
【００４７】
以上のような表示データから階調データへの変換を行うためには、階調データ処理回路１７に同一の表示データを１表示周期の間入力しておく必要がある。ただし、階調データ処理回路１７は１回のラッチ当たり２５６個の表示データを処理しなければならないので、１個の表示データを連続的に入力しておくことはできない。
【００４８】
そこで、階調データ処理回路１７には、同一の表示データを１表示周期当たりｌｏｇ2ｍ 回（ここでは８回）繰り返し入力することになる。つまり、２0 のラッチ信号に応じて２５６個の表示データを入力バッファ１１に順次入力すると、階調データ処理回路１７から２7 の階調データが２５６個順次出力され、２0 のラッチ信号のときと同一の表示データを２7 のラッチ信号に応じて順次入力すると、２6 の階調データが２５６個順次出力される。
【００４９】
以下、同様にして、２５６個の表示データを２6，２5，２4，２3，２2，２1のラッチ信号に応じて入力バッファ１１に入力していく。なお、２５６個の表示データの入力順は各回で共通である。こうして、２7，２6，２5，２4，２3，２2，２1，２0の階調データがそれぞれ２５６個ずつ生成される。
【００５０】
データ位置調整回路１８は、階調データ処理回路１７から出力された階調データをクロックＣＫ１に同期させて階調データＤＡＴＡとして出力する。図４、図５では、２7，２6，２5，２4，２3，２2，２1，２0の階調データを１つずつ表記しているが、これらのデータの各々は、実際にはクロックＣＫ１に同期して順次出力される２５６個の「０」又は「１」の階調データの集まりである。
【００５１】
ブランキング信号発生回路１９は、比較器１４ｈから出力される２0 のラッチ信号（一致信号）とカウンタ１２から出力されるクロックＣＫ２とに基づいて、２0 のラッチ位置から（１／２５６）表示周期の時間だけ経過した位置から始まり、２7 のラッチ位置で終わるブランキング信号ＢＬＫを生成する。
【００５２】
次に、シフトレジスタ１、ラッチ回路２及びドライバ３は、２５６ビット構成で、各ビットはＶＦＤ４の各ドットに対応する。シフトレジスタ１は、データ位置調整回路１８から出力された階調データＤＡＴＡをクロックＣＫ（ＣＫ１）に同期して最上位ビットの値として取り込み、この最上位ビットの値をクロックＣＫが入力される度に１ビットずつ下位ビット方向へ移動させる。また、シフトレジスタ１は、１クロック毎に各ビットの値をパラレルに出力する。
【００５３】
２５６ビットのラッチ回路２は、シフトレジスタ１から出力される２５６個の階調データをラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間保持し、保持しているデータをドライバ３にパラレルに出力する。これにより、階調データ「０」又は「１」は、ラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間ドライバ３に印加されることになる。
【００５４】
ただし、２0 のラッチ信号ＬＡＴから次の２7 のラッチ信号ＬＡＴまでの期間、ラッチ回路２から２0 の階調データが出力されるはずであるが、この（２／２５６）表示周期の時間のうち半分の（１／２５６）表示周期についてはブランキング信号発生回路１９からブランキング信号ＢＬＫが出力される。そして、ラッチ回路２は、ブランキング信号ＢＬＫが入力されている場合、階調データ出力を停止する。したがって、ラッチ回路２は、（１／２５６）表示周期の時間だけ２0 の階調データを出力する。
【００５５】
２５６ビットのドライバ３は、ラッチ回路２から出力された２５６個のデータの電位をロジック電源電圧ＶＤＤ１のレベルからグリッド／アノード電圧ＶＤＤ２のレベルに変換し、変換した電圧を表示器駆動パルスとしてＶＦＤ４の各ドットに与える。ドライバ３に入力される階調データが「１」であれば、ラッチ信号ＬＡＴが入力されてから次のラッチ信号ＬＡＴが入力されるまでの間、ＶＤＤ２レベルの表示器駆動パルスがＶＦＤ４に印加され、ＶＦＤ４の対応するドットが点灯を続ける。
【００５６】
したがって、１つのドットに対応する２7〜２0の階調データとして「１１１１１１１１」がラッチ回路２に入力された場合には、（２５５／２５６）表示周期の時間だけＶＦＤ４の対応するドットが点灯を続けるので、最高輝度レベル２５５が得られる。また、２7〜２0の階調データとして「００００００００」が入力された場合には、ＶＦＤの対応するドットが１表示周期の間非点灯となり、輝度レベル０が得られる。
【００５７】
以上のようなパルス幅変調階調表示回路において、動作する速さを考える。１表示周期を６０Ｈｚ（１６．６７ｍｓｅｃ）、ドライバ３のシリアル転送速度を最大５ＭＨｚ（２００ｎｓｅｃ）と仮定する。上記のように、ｍ＝２５６階調に設定すると、（１／２５６）表示周期＝１６．６７ｍｓｅｃ／２５６＝６５．１μｓｅｃである。そして、データ転送期間は、（１／２５６）表示周期×２＝１３０．２μｓｅｃとなる。
【００５８】
このデータ転送期間に、表示データを２５６個を送るとすると、データ１個に割り当てることができる転送期間は１３０．２μｓｅｃ／２５６＝５０８．６ｎｓｅｃ（１．９６６ＭＨｚ）となり、ドライバ３のシリアル転送速度５ＭＨｚより小さいので動作可能である。
【００５９】
仮に、５ＭＨｚまで転送速度を許容すると、２５６×５ＭＨｚ／１．９６６ＭＨｚ＝６５１ビットの表示動作ができる。また、階調数ｍを２５６から６４に落とすと、転送可能ビットは６５１×２５６／６４＝２６０４ビットとなり、２５６ドット構成のＶＦＤ４を約１０個動作させることが可能である。以上のように、一般的なＶＦＤ４によって、階調表示動作が可能となる。
【００６０】
［第２の実施の形態］
図６は本発明の第２の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図、図７は図６の一部を拡大したタイミングチャート図である。本実施の形態においても、パルス幅変調階調表示回路の構成は第１の実施の形態と同様であるので、図１、図２の符号を用いて説明する。
【００６１】
本実施の形態では、第１の実施の形態と同様に、ＶＦＤ４を２５６ドット構成とし、２５６階調の表示を行う場合について示している。ただし、本実施の形態では、従来のパルス幅変調階調表示回路に対して４倍の速度で表示データを処理できるようにしている。したがって、前述の式（２）においてＮ＝２となる。
【００６２】
階調数ｍ＝２５６なので、ｎ＝０〜７となる。表示データに式（１）の重みＷn の重み付けを施すため、１表示周期を１２８／２５６，６４／２５６，３２／２５６，１６／２５６，８／２５６，４／２５６，２／２５６，１／２５６，１／２５６の重み付けした時間で分割する。ここで、本実施の形態では、４倍速を実現するため、実際には１表示周期を１２８／２６０，６４／２６０，３２／２６０，１６／２６０，８／２６０，４／２６０，４／２６０，４／２６０の重み付けした時間で分割することになる。
【００６３】
そして、分割した各時間に応じて（１２８／２６０）表示周期，（６４／２６０）表示周期，（３２／２６０）表示周期，（１６／２６０）表示周期，（８／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期の長さの重み付きパルスを生成する。
【００６４】
ただし、（４／２６０）表示周期の３つのパルスのうち１つについてはブランキング信号ＢＬＫによって半分ブランキングするので、ドライバ３に実際に転送される重み付けパルスは、（２／２６０）表示周期の長さとなる。また、前記３つのパルスのうちもう１つについてはブランキング信号ＢＬＫによって３／４ブランキングするので、ドライバ３に実際に転送される重み付けパルスは、（１／２６０）表示周期の長さとなる。こうして、表示データに重みＷn の重み付けを施してデータ転送回数を減らし、かつデータ転送期間を従来のパルス幅変調階調表示回路の約４倍にすることができる。
【００６５】
以下、（１２８／２６０）表示周期，（６４／２６０）表示周期，（３２／２６０）表示周期，（１６／２６０）表示周期，（８／２６０）表示周期，（４／２６０）表示周期，（４／２６０）表示周期（ドライバ３に実際に転送されるのは２／２６０表示周期），（４／２６０）表示周期（実際に転送されるのは１／２６０表示周期）の長さの重み付きパルスを、それぞれ２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスと略する。
【００６６】
入力バッファ１１、カウンタ１２、ラッチ位置数設定回路１３ａ〜１３ｈ、比較器１４ａ〜１４ｈ、ラッチ信号形成回路１５ａ〜１５ｈ、ＯＲ回路１６、階調データ処理回路１７及びデータ位置調整回路１８の動作は、第１の実施の形態と同様である。
【００６７】
ただし、本実施の形態のカウンタ１２は、クロックＣＫ２を１〜１０４０（２６０×４）までカウントして、１０４０に達すると１に戻ってカウントを繰り返す。この場合、式（２）では、Ｎ＝４となり、ＣＫ１クロック数＝ＣＫ２クロック数×２５６×４の関係となる。ＣＫ１クロック数は、通常の４倍で、４倍の転送期間を示す。また、本実施の形態では、１表示周期の分割の仕方が第１の実施の形態と異なり、２7，２6，２5，２4，２3，２2，２1，２0の重み付けパルスに対応するラッチ位置が第１の実施の形態と異なるので、ラッチ位置数設定回路１３ａ〜１３ｈに設定される値（ラッチ位置を表すクロックＣＫ２の個数）が第１の実施の形態と異なる。
【００６８】
すなわち、２1 の重み付けパルスについては、２2 の重み付けパルスと同じ時間だけラッチさせるため、次の２0 のラッチ位置を（２／２６０）表示期間の長さだけ後ろにずらし、２0 の重み付けパルスについても、２2 の重み付けパルスと同じ時間だけラッチさせるため、次の２7 のラッチ位置を（３／２６０）表示期間の長さだけ後ろにずらしている。
【００６９】
ブランキング信号発生回路１９は、比較器１４ｇから出力される２1 のラッチ信号（一致信号）とカウンタ１２から出力されるクロックＣＫ２とに基づいて、２1 のラッチ位置から（２／２６０）表示周期の時間だけ経過した位置から始まり、２0 のラッチ位置でいったん終わるブランキング信号ＢＬＫを生成する。さらに、ブランキング信号発生回路１９は、比較器１４ｈから出力される２0 のラッチ信号（一致信号）とクロックＣＫ２に基づいて、２0 のラッチ位置から（１／２６０）表示周期の時間だけ経過した位置から始まり、２7 のラッチ位置で終わるブランキング信号ＢＬＫを生成する。
【００７０】
次に、シフトレジスタ１、ラッチ回路２、ドライバ３及びＶＦＤ４の動作は第１の実施の形態と同様である。２1 のラッチ信号ＬＡＴから次の２0 のラッチ信号ＬＡＴまでの期間では、この（４／２６０）表示周期の時間のうち半分の（２／２６０）表示周期についてブランキング信号発生回路１９からブランキング信号ＢＬＫが出力されるので、ラッチ回路２は、（２／２６０）表示周期の時間だけ２1 の階調データを出力する。
【００７１】
同様に、２0 のラッチ信号ＬＡＴから次の２7 のラッチ信号ＬＡＴまでの期間では、この４／２６０表示周期の時間のうち３／４の（３／２６０）表示周期についてブランキング信号ＢＬＫが出力されるので、ラッチ回路２は、（１／２６０）表示周期の時間だけ２0 の階調データを出力する。
【００７２】
以上のようなパルス幅変調階調表示回路において、動作する速さを考える。１表示周期を６０Ｈｚ（１６．６７ｍｓｅｃ）、ドライバ３のシリアル転送速度を最大５ＭＨｚ（２００ｎｓｅｃ）と仮定する。上記のように、ｍ＝２５６階調に設定すると、｛１／（２５６＋５ＢＬＫ）｝表示周期＝１６．６７ｍｓｅｃ／２６１＝６３．８６μｓｅｃである。そして、データ転送期間は、｛１／（２５６＋５ＢＬＫ）｝表示周期×４＝２５５．４４μｓｅｃとなる。
【００７３】
このデータ転送期間に、表示データを２５６個を送るとすると、データ１個に割り当てることができる転送期間は２５５．４４μｓｅｃ／２５６＝９９７．８ｎｓｅｃ（１．００２ＭＨｚ）となり、ドライバ３のシリアル転送速度５ＭＨｚより小さいので動作可能である。
【００７４】
仮に、５ＭＨｚまで転送速度を許容すると、２５６×５ＭＨｚ／１．００２ＭＨｚ＝１２７７ビットの表示動作ができる。また、階調数ｍを２５６から６４に落とすと、転送可能ビットは１２７７×２５６／６４＝５１０８ビットとなり、２５６ドット構成のＶＦＤ４を約２０個動作させることが可能である。以上のように、第１の実施の形態と比べて、さらに２倍表示能力が向上し、多くのＶＦＤ４において階調表示動作が可能となる。
【００７５】
なお、第１、第２の実施の形態では、２7，２6，２5，２4，２3，２2，２1，２0の順で重み付けパルスをドライバ３に転送しているが、逆順で転送してもよく、またランダムに転送してもよい。
【００７６】
【発明の効果】
本発明によれば、ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期からブランキング期間を除いた表示期間を、重みＷn （ｎは０からｌｏｇ2ｍ−１までのｌｏｇ2ｍ個の整数）で重み付けしたｌｏｇ2ｍ 個の重み付け期間ｔn に分割し、ｍ階調を表すｌｏｇ2ｍ ビットの表示データのうち下位からｎ＋１番目のビットデータを重み付け期間ｔn の長さを有するパルスに変換して、ｌｏｇ2ｍ ビットの表示データから生成したｌｏｇ2ｍ 個のパルスを表示期間中に蛍光表示管のドライバにシリアル転送することにより、１表示周期当たりのデータ転送回数を従来のｍ回からｌｏｇ2ｍ 回に減らすことができ、制御回路（パルス幅変調階調表示回路に表示データを入力する回路）の負担を軽減することができる。
【００７７】
また、ｎ＋１番目のビットデータをラッチ回路で重み付け期間ｔn ラッチさせることにより、重み付け期間ｔn の長さを有するパルスをラッチ回路からドライバに出力する際に、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ2ｍ−１ 以下の整数）番目のビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔk と同じ時間ラッチするようにして、ｊ番目のビットデータをラッチ回路で重み付け期間ｔk ラッチする際に、この重み付け期間ｔk のうち（２j−１）／２jの期間をブランキング期間として、残る１／２j の長さだけｊ番目のビットデータをドライバに転送することにより、重みＷn の重み付けを実現して制御回路の負担を軽減しつつ、データ転送期間を従来のパルス幅変調階調表示回路と比べて約２j 倍にすることができ、約２j 倍の速度で表示データを処理することができる。したがって、従来のパルス幅変調階調表示回路と比べて蛍光表示管のドット数を増やすことができ、多ドット表示が可能となる。また、ドット数を減らして階調数を上げることも可能であり、これにより従来以上の多階調表示が可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態となるパルス幅変調階調表示回路のドライバ部の構成を示すブロック図である。
【図２】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の階調データ処理部の構成を示すブロック図である。
【図３】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の動作原理を示すタイミングチャート図である。
【図４】 本発明の第１の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【図５】 図４の一部を拡大したタイミングチャート図である。
【図６】 本発明の第２の実施の形態となるパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【図７】 図６の一部を拡大したタイミングチャート図である。
【図８】 従来のパルス幅変調階調表示回路の動作を示すタイミングチャート図である。
【符号の説明】
１…シフトレジスタ、２…ラッチ回路、３…ドライバ、４…蛍光表示管、１１…入力バッファ、１２…カウンタ、１３ａ〜１３ｈ…ラッチ位置数設定回路、１４ａ〜１４ｈ…比較器、１５ａ〜１５ｈ…ラッチ信号形成回路、１６…ＯＲ回路、１７…階調データ処理回路、１８…データ位置調整回路、１９…ブランキング信号発生回路。
Claims (2)
- 蛍光表示管の中間調表示をパルス幅によって制御するパルス幅変調階調表示方法において、
ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期からブランキング期間を除いた表示期間を、
前記パルス生成手順は、
ラッチ位置を表すｌｏｇ2ｍ ビットの設定値が前記重みつけに対応してｌｏｇ2ｍ 個予め設定され、この各設定値と１からｍまでのカウントを繰り返すカウント値とを比較して一致したときにラッチ信号を出力することにより、各重み付け期間の境で前記ラッチ信号を出力するラッチ信号生成手順と、
前記表示期間中の重み付け期間ｔn の直前に前記ｎ＋１番目のビットデータを出力するデータ生成手順と、
このデータ生成手順で出力されたビットデータを前記ラッチ信号に応じて重み付け期間ｔn ラッチして前記ドライバに出力するラッチ手順とからなり、
前記ｎ＋１番目のビットデータをラッチ回路で前記重み付け期間ｔ n ラッチさせることにより、前記重み付け期間ｔ n の長さを有するパルスを前記ラッチ回路から前記ドライバに出力する際に、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ 2 ｍ−１ 以下の整数）番目の前記ビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔ k と同じ時間ラッチするようにして、前記ｊ番目のビットデータを前記ラッチ回路で重み付け期間ｔ k ラッチする際に、この重み付け期間ｔ k のうち（２ j −１）／２ j の期間を前記ブランキング期間として、残る１／２ j の長さだけ前記ｊ番目のビットデータを前記ドライバに転送することを特徴とするパルス幅変調階調表示方法。 - 蛍光表示管の中間調表示をパルス幅によって制御するパルス幅変調階調表示回路において、
蛍光表示管を駆動するドライバと、
ブランキング期間を指定するブランキング信号発生回路と、
ｍ（ｍは１以上の整数）階調の表示を行うとき、１表示周期から前記ブランキング期間を除いた表示期間を、
前記パルス生成回路は、
ラッチ位置を表すｌｏｇ 2 ｍ ビットの設定値が前記重みつけに対応してｌｏｇ 2 ｍ 個予 め設定され、この各設定値と１からｍまでのカウントを繰り返すカウント値とを比較して一致したときにラッチ信号を出力することにより、各重み付け期間の境で前記ラッチ信号を出力するラッチ信号生成回路と、
前記表示期間中の重み付け期間ｔ n の直前に前記ｎ＋１番目のビットデータを出力するデータ生成回路と、
このデータ生成回路から出力されたビットデータを前記ラッチ信号に応じて重み付け期間ｔ n ラッチして前記ドライバに出力するラッチ回路とを有し、
前記ラッチ信号生成回路は、下位ｊ（ｊは１からｋまでのｋ個の整数、ｋは１以上ｌｏｇ 2 ｍ−１ 以下の整数）番目の前記ビットデータについては、ｋ＋１番目のビットデータの重み付け期間ｔ k と同じ時間ラッチされるようにラッチ信号を出力し、
前記ブランキング信号発生回路は、前記ｊ番目のビットデータが前記重み付け期間ｔ k ラッチされる際に、この重み付け期間ｔ k のうち（２ j −１）／２ j の期間をブランキング期間とし、
前記ラッチ回路は、前記ｊ番目のビットデータを前記ラッチ信号に応じて重み付け期間ｔ k ラッチする際に、前記ブランキング期間を除いた残りの１／２ j の長さだけ前記ｊ番目のビットデータを前記ドライバに出力することを特徴とするパルス幅変調階調表示回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328865A JP3764371B2 (ja) | 2001-10-26 | 2001-10-26 | パルス幅変調階調表示方法及び表示回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001328865A JP3764371B2 (ja) | 2001-10-26 | 2001-10-26 | パルス幅変調階調表示方法及び表示回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003131621A JP2003131621A (ja) | 2003-05-09 |
| JP3764371B2 true JP3764371B2 (ja) | 2006-04-05 |
Family
ID=19144859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001328865A Expired - Fee Related JP3764371B2 (ja) | 2001-10-26 | 2001-10-26 | パルス幅変調階調表示方法及び表示回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3764371B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100346374C (zh) * | 2003-11-19 | 2007-10-31 | 中国科学院长春光学精密机械与物理研究所 | 对平板显示屏进行混合权值分布灰度级的调制方法 |
| CN101567166B (zh) * | 2009-06-05 | 2011-12-28 | 中国科学院长春光学精密机械与物理研究所 | Led显示屏时间片非均匀间隔消隐扫描时间序列调制方法 |
| CN101567164B (zh) * | 2009-06-05 | 2011-12-28 | 中国科学院长春光学精密机械与物理研究所 | Led显示屏权值时间片间隔消隐扫描时间序列调制方法 |
| TWI528342B (zh) | 2009-09-16 | 2016-04-01 | 半導體能源研究所股份有限公司 | 顯示裝置及其驅動方法 |
-
2001
- 2001-10-26 JP JP2001328865A patent/JP3764371B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003131621A (ja) | 2003-05-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5583530A (en) | Liquid crystal display method and apparatus capable of making multi-level tone display | |
| JP4030471B2 (ja) | パルス信号生成回路 | |
| JP2001109421A (ja) | 表示パネルの階調駆動方法および駆動装置 | |
| CN116524851B (zh) | Led显示驱动方法、led显示驱动芯片及装置、显示面板 | |
| CN115938287A (zh) | 一种led低灰度下高刷新率显示方法及系统 | |
| JP3169763B2 (ja) | 液晶表示パネルの階調駆動装置 | |
| JP3764371B2 (ja) | パルス幅変調階調表示方法及び表示回路 | |
| JP3927736B2 (ja) | 駆動装置および液晶表示装置 | |
| JPH02137887A (ja) | 表示装置 | |
| US6340964B1 (en) | Driving device and liquid crystal display device | |
| JP2006171651A (ja) | 画像表示装置の駆動方法 | |
| JPH08146914A (ja) | 画像表示装置の駆動方法 | |
| JP3559848B2 (ja) | 表示装置 | |
| JP3414204B2 (ja) | 画像表示方法及び画像表示装置 | |
| JPH10116055A (ja) | 表示装置 | |
| JP2897567B2 (ja) | 気体放電表示装置の駆動方法 | |
| JPH10149128A (ja) | 表示装置 | |
| JP2680429B2 (ja) | メモリ型表示パネルの中間調表示方式 | |
| JP3863997B2 (ja) | 駆動装置及び液晶表示装置 | |
| JP3438357B2 (ja) | 画像表示装置 | |
| JP2625221B2 (ja) | 画像表示装置 | |
| JP2000098957A (ja) | 階調表示用制御方法および制御回路 | |
| JP2003280606A (ja) | 電気光学素子の駆動方法、駆動装置及び電子機器 | |
| JP2791415B2 (ja) | 液晶駆動方式 | |
| JPH06332409A (ja) | 液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041015 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060119 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100127 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110127 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120127 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130127 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |