JP4030471B2 - パルス信号生成回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、パルス信号生成回路に係り、たとえば、ＬＥＤなどの表示素子をＰＷＭ（pulse width modulation）方式で駆動するパルス信号を生成するパルス信号生成回路に関するものである。
【０００２】
【従来の技術】
近年、ＬＥＤを用いた大型の表示装置が、コンサート・ホールや競技場、駅前広場などの様々な施設において盛んに設置されており、装置の普及が進んでいる。
【０００３】
ＬＥＤ表示装置は、一般に、画像の各画素を表示するための数十万を超えるＬＥＤと、これらのＬＥＤを駆動する非常に多くのＬＥＤ駆動用ＩＣ（以降、ＬＥＤドライバと表記する）、そして、各画素の階調情報に応じてＬＥＤドライバを制御するコントローラを有している。それぞれのＬＥＤは、ＬＥＤドライバから供給されるパルス電流によって駆動され、たとえば１秒間に２００回程度の明滅を繰り返す。明滅の周期が十分短いため、視覚の残像現象により、人の目に感じられるＬＥＤの明るさは一定になる。ＬＥＤの明るさ、すなわち画素の明るさは、パルス電流のパルス幅を階調情報に応じて変化させることにより、段階的に設定される。たとえば、８ビットの階調情報に応じて、パルス電流のパルス幅は２５６段階に調節される。
【０００４】
ＬＥＤドライバには、大きく分けて単階調型およびＰＷＭ階調制御型の２つのタイプが存在する。単階調型のＬＥＤドライバは、ＬＥＤのオンとオフを制御する１ビットの情報をコントローラから逐一受信して動作する。ＰＷＭ階調制御型のＬＥＤドライバは、コントローラから階調情報を受信し、これに応じたパルス幅を有するパルス信号を内部で生成する。
【０００５】
（単階調型ＬＥＤドライバ）
図１７は、単階調型のＬＥＤドライバを用いて構成されたＬＥＤ表示装置の一例の構成の一部を示すブロック図である。画像全体のうちの１ライン分の画素に対応する構成を示している。
図１７に示すＬＥＤ表示装置は、１ラインの６４０画素に対応する６４０個のＬＥＤと、これらのＬＥＤを駆動する出力チャンネル数が１６のＬＥＤドライバＩＣ０〜ＩＣ３９と、コントローラＣＴ１とを有する。
【０００６】
ＬＥＤドライバＩＣ０〜ＩＣ３９は、コントローラＣＴ１からビット列として供給されるＬＥＤのオン／オフ制御信号の入力端子と出力端子とをそれぞれ備えており、この入力端子と出力端子とを介して縦続に接続される。コントローラＣＴ１から初段のＬＥＤドライバＩＣ０に供給されるオン／オフ制御信号は、共通のクロック信号ＣＬＫに同期して、ＬＥＤドライバＩＣ１，ＩＣ２，…の順にシフトされ、終段のＬＥＤドライバＩＣ３９へ伝送される。
【０００７】
ＬＥＤドライバＩＣ０〜ＩＣ３９は、それぞれ、１６ビットのシフトレジスタＲＥＧ１と、１６ビットのラッチ回路ＬＡＴ１と、出力チャンネル数が１６の定電流ドライバＤＲＶ１とを有する。
【０００８】
シフトレジスタＲＥＧ１は、前段のＬＥＤドライバからビット列として出力されるオン／オフ制御信号をクロック信号ＣＬＫに同期して順次シフトさせ、次段のＬＥＤドライバへ出力する。
【０００９】
ラッチ回路ＬＡＴ１は、ＬＥＤドライバＩＣ０〜ＩＣ３９に対してコントローラＣＴ１から共通に供給されるラッチ信号Ｓ＿ＬＡＴに同期して、シフトレジスタＲＥＧ１に保持された１６ビットのオン／オフ制御信号を保持し、定電流ドライバＤＲＶへ出力する。
【００１０】
定電流ドライバＤＲＶ１は、ラッチ回路ＬＡＴ１に保持された１６ビットのオン／オフ制御信号に応じて、それぞれＬＥＤに接続された出力端子ＯＵＴ０〜ＯＵＴ１５の出力電流を制御する。すなわち、１６ビットのオン／オフ制御信号と出力端子ＯＵＴ０〜ＯＵＴ１５とが１対１に対応付けられており、ビット値が‘１’の場合、対応する出力端子から一定電流が出力されてＬＥＤが発光し、ビット値が‘０’の場合、対応する出力端子からの出力電流が遮断されてＬＥＤが消灯する。尚、このドライバＤＲＶ１は、必ずしも定電流出力である必要はなく、LEDを発光させるための電流を出力可能であればよい。
【００１１】
図１８は、ＬＥＤドライバＩＣ０〜ＩＣ３９の各出力端子（ＯＵＴ０〜ＯＵＴ１５）に対応して設定されるオン／オフ制御信号のビット値と、各出力端子からＬＥＤに流れる電流波形とを図解した図である。
６４０個のＬＥＤは、コントローラＣＴ１から供給されるラッチ信号Ｓ＿ＬＡＴに同期して、一斉にオンまたはオフに設定される。このオン／オフ設定が行われる度に、ＬＥＤドライバＩＣ０〜ＩＣ３９のシフトレジスタＲＥＧ１にそれぞれ１６ビットのオン／オフ制御信号がセットされる。このため、クロック信号ＣＬＫは、ラッチ信号Ｓ＿ＬＡに対して６４０倍の周波数を有している必要がある。
【００１２】
ラッチ信号Ｓ＿ＬＡＴの周波数は、画像のリフレッシュ・レートと階調数に応じて決まる。
たとえば、１秒間に２００枚の画像が表示される場合、ＬＥＤドライバから出力されるパルス電流の周波数は２００Ｈｚになる。階調数を２５６とすると、２００Ｈｚのパルス電流の１周期を２５６分割した各期間においてＬＥＤのオン／オフが設定されるため、ラッチ信号Ｓ＿ＬＡＴの周波数は、約５１ｋＨｚ（２００Ｈｚ×２５６）になる。
【００１３】
また、一般にＬＥＤ表示装置では、ＬＥＤドライバの使用数を減らすため、ＬＥＤドライバの１つの出力端子に複数のＬＥＤを接続し、これらを時分割で点灯させる構成が採用される場合が多い。
この場合、個々のＬＥＤに供給されるパルス電流のデューティ比（パルスの１周期に対する駆動電流の出力期間の割合）は時分割数に応じて制限される。たとえば、４つのＬＥＤが時分割で駆動されるものとすると（時分割数４）、各ＬＥＤに供給されるパルス電流のデューティ比は２５％以下に制限される。
１枚の画像を表示させる期間において、時分割数だけのパルスが出力されるので、たとえば時分割数を４とすると、時分割数が１の場合に比べて、ＬＥＤドライバから出力されるパルス電流の周波数は４倍になる。上述の例と同様に、リフレッシュ・レートを２００、階調数を２５６とすると、パルス電流の周波数は８００Ｈｚ（２００Ｈｚ×４）、ラッチ信号Ｓ＿ＬＡＴの周波数は約２０５ｋＨｚ（２００Ｈｚ×４×２５６）になる。
【００１４】
したがって、リフレッシュ・レートを２００、階調数を２５６、時分割数を４とすると、図１６に示すＬＥＤ表示装置においてオン／オフ制御信号を転送するために必要なクロック信号ＣＬＫの周波数ｆｍａｘ１は次式のようになる。
【００１５】
【数１】
fmax1 = 200[r.r.] × 4[duty] × 256[GS] × 640[pixel]
= 200[r.r.] × 4[duty] × 256[GS] × 40[IC] × 16[output]
= 131[MHz] …（１）
【００１６】
式（１）において、［ｒ．ｒ．］はリフレッシュ・レートを、［ｄｕｔｙ］は時分割数を、［ｐｉｘｅｌ］は画素数を、［ＧＳ］は階調数を、［ＩＣ］はＬＥＤドライバの数を、［ｏｕｔｐｕｔ］はＬＥＤドライバの出力チャンネル数をそれぞれ示す。
【００１７】
（ＰＷＭ階調制御型ＬＥＤドライバ）
図１９は、ＰＷＭ階調制御型のＬＥＤドライバを用いて構成されたＬＥＤ表示装置の一例の構成の一部を示すブロック図である。図１７と同様に、画像全体のうちの１ライン分の画素に対応する構成を示している。
図１９に示すＬＥＤ表示装置は、１ラインの６４０画素に対応する６４０個のＬＥＤと、これらのＬＥＤを駆動する出力チャンネル数１６のＬＥＤドライバＩＣ０Ａ〜ＩＣ３９Ａと、コントローラＣＴ１Ａとを有する。
【００１８】
ＬＥＤドライバＩＣ０Ａ〜ＩＣ３９Ａは、コントローラＣＴ１Ａからビット列として供給されるＬＥＤのパルス幅設定信号の入力端子と出力端子とをそれぞれ備えており、この入力端子と出力端子とを介して縦続に接続される。
【００１９】
このＬＥＤドライバＩＣ０Ａ〜ＩＣ３９Ａは、それぞれ、１２８（８×１６）ビットのシフトレジスタＲＥＧ２と、１２８（８×１６）ビットのラッチ回路ＬＡＴ２と、ＰＷＭ生成器ＰＷ１と、定電流ドライバＤＲＶ１とを有する。ただし、図１７と図１９の同一符号は同一の構成要素を示す。
【００２０】
シフトレジスタＲＥＧ２は、前段のＬＥＤドライバからビット列として出力されるパルス指定信号をクロック信号ＣＬＫに同期して順次シフトさせ、次段のＬＥＤドライバへ出力する。
【００２１】
ラッチ回路ＬＡＴ２は、各ＬＥＤドライバに対してコントローラＣＴ１Ａから共通に供給されるラッチ信号Ｓ＿ＬＡＴに同期して、シフトレジスタＲＥＧ２に保持された１２８ビットのパルス幅設定信号を保持し、ＰＷＭ生成器ＰＷ１へ出力する。
【００２２】
ＰＷＭ生成器ＰＷ１は、ラッチ回路ＬＡＴ２に保持された１２８ビットのパルス幅設定信号から、１６の出力チャンネルのそれぞれに対する８ビットのパルス幅設定信号を取得し、これに応じたパルス幅を有する１６のパルス信号を生成する。
詳細に説明すると、ＰＷＭ生成器ＰＷ１は、コントローラＣＴ１Ａから各ＬＥＤドライバへ共通に供給される階調クロック信号ＧＳＣＬＫを計数し、この計数値と、ラッチ回路ＬＡＴ２から取得した８ビットのパルス幅設定信号の値とを比較して、各出力チャンネルに対応するパルス信号の値を‘１’または‘０’に設定する。８ビットのパルス幅設定信号は０〜２５５の値を有し、この値と計数値との比較結果に応じてパルス信号の値が反転されるタイミング、すなわちパルス幅が決まるため、階調数は２５６となる。階調クロック信号ＧＳＣＬＫの計数値は、コントローラＣＴ１Ａから各ＬＥＤドライバへ共通に供給されるリセット信号Ｓ＿ＲＳＴに同期して初期化される。
【００２３】
図２０は、図１９に示すＬＥＤ表示装置の各信号のタイミング関係を示すタイミングチャートである。
ＬＥＤドライバＩＣ０Ａ〜ＩＣ３９ＡのシフトレジスタＲＥＧ２には、パルス電流（図２０（Ｅ）〜（Ｇ））の各サイクルにおいてそれぞれ１２８ビットのパルス幅設定信号が転送される。転送が完了した後、ラッチ信号Ｓ＿ＬＡＴ（図２０（Ｃ））に同期して、転送されたパルス幅設定信号がラッチ回路ＬＡＴ２に保持される。次いで、ＰＷＭ生成器ＰＷ１において、階調クロック信号ＧＳＣＬＫの計数値が初期化され、新しくラッチ回路ＬＡＴ２に保持されたパルス幅設定信号と、階調クロック信号ＧＳＣＬＫの計数値との比較が開始される。この比較結果に応じて、各出力チャンネルのパルス電流のパルス幅が設定される。
【００２４】
階調クロック信号ＧＳＣＬＫ（図２０（Ｄ））は、ＬＥＤに供給されるパルス電流（図２０（Ｅ）〜（Ｇ））の１周期間を階調数で分割した周期を有する。
上述の例と同様に、リフレッシュ・レートを２００、時分割数を４とすると、階調数は２５６なので、階調クロック信号ＧＳＣＬＫの周波数ｆｍａｘ２ａは次式のようになる。
【００２５】
【数２】

【００２６】
また、パルス電流の１サイクルの間に、コントローラＣＴ１ＡからＬＥＤドライバＩＣ０Ａ〜ＩＣ３９Ａへ、６４０画素のそれぞれに対する８ビットのパルス幅設定信号が転送されることから、クロック信号ＣＬＫは、パルス電流に対して（６４０×８）倍の周波数を有している必要がある。
上述の例と同様に、リフレッシュ・レートを２００、時分割数を４とすると、クロック信号ＣＬＫの周波数ｆｍａｘ２ｂは次式のようになる。
【００２７】
【数３】

【００２８】
【発明が解決しようとする課題】
単階調型のＬＥＤドライバは、回路構成が比較的簡易であるため、コストを低く抑えることができる利点がある。
しかしながら、それぞれのＬＥＤのオンとオフを逐一設定する必要があるため、コントローラとＬＥＤドライバとの間に非常に高速な通信速度が必要になる問題がある。たとえば、数メートル四方にも及ぶディスプレイ上に、式（１）に示すような高周波の信号を伝送させることは非常に困難である。
【００２９】
コントローラの数を増やして信号の伝送距離を短くすることにより、高周波信号の伝送を可能にする方法がある。たとえば、１ラインが６４０画素で構成される画像に対して、これを水平ライン方向に４分割した横幅１６０画素ごとの画像領域に対してそれぞれコントローラを設ける方法が一般に採用されている。これにより、コントローラとＬＥＤドライバとの間の通信距離を短縮できるものの、コントローラの数が４倍になるため、コストが上昇してしまう不利益が生じる。
【００３０】
一方、ＰＷＭ階調制御型のＬＥＤドライバは、単階調型のＬＥＤドライバに比べて処理に必要なデータの情報量が削減されるため、コントローラとＬＥＤドライバとの間の通信速度が抑えられる。たとえば、式（２）および（３）に示すような周波数の信号であれば、コントローラの数を増やすことなく伝送可能である。
しかしながら、ＰＷＭ階調制御型のＬＥＤドライバには、単階調型のＬＥＤドライバに比べて回路構成が複雑であり、コストが高いという不利益が存在する。
【００３１】
本発明はかかる事情に鑑みてなされたものであり、その目的は、簡易な構成でありながら、パルス幅を設定するために伝送しなければならない情報の量を削減することができるパルス信号生成回路を提供することにある。
【００３２】
【課題を解決するための手段】
本発明によれば、表示素子をＰＷＭ方式で駆動するため、複数のパルス信号を生成するパルス信号生成回路であって、
入力されるパルス列のそれぞれのパルスのうち、パルス入力の許可を示すイネーブル信号が与えられた場合に入力されるパルスの到来を、当該パルスを特定する情報とともに通知するパルス到来通知手段と、
生成すべき上記パルス信号のそれぞれに対するパルス指定信号を入力し、上記パルス指定信号において指定されたパルスが到来したか否かを、上記パルス到来通知手段の通知に基づいて上記パルス信号ごとに判定するパルス到来判定手段と、
上記指定されたパルスが上記パルス到来判定手段において到来したと判定されたパルス信号の出力レベルを、当該パルスの到来に同期して反転させるパルス信号出力手段と、
入力されるクロック信号に同期して、第１の入力端子に入力される信号を保持し、保持した信号を前記第１の出力端子へ出力する第１の信号保持手段と、
上記クロック信号に同期して、第２の入力端子に入力される信号を保持し、保持した信号を第２の出力端子へ出力する第２の信号保持手段と、
入力されるラッチ信号に同期して、上記第２の信号保持手段に保持された信号を保持する第３の信号保持手段と、
上記クロック信号と上記パルス列との所定の論理演算の結果を上記ラッチ信号として出力する論理演算手段と、
を有し、
上記クロック信号は、上記パルス列と上記所定の論理演算を行った結果が所定の周期に１度上記ラッチ信号となるクロックパルスを含んでおり、
上記パルス到来通知手段は、上記第１の信号保持手段に保持された信号を上記イネーブル信号として入力し、
上記パルス到来判定手段は、上記第３の信号保持手段に保持された信号を上記パルス指定信号として入力する、
パルス信号生成回路が提供される。
【００３３】
本発明によれば、入力されるパルス列のそれぞれのパルスのうち、パルス入力の許可を示すイネーブル信号が与えられた場合に入力されるパルスの到来が、パルス到来通知手段によって通知される。この通知には、到来したパルスを特定する情報が伴っている。
パルス到来判定手段では、生成すべきパルス信号のそれぞれに対するパルス指定信号が入力され、このパルス指定信号で指定されたパルスが到来したか否かが、パルス到来通知手段の通知に基づいてパルス信号ごとに判定される。指定されたパルスがパルス到来判定手段において到来したと判定された場合、パルス指定信号においてそのパルスを指定されたパルス信号は、パルス信号出力手段によって、当該パルスの到来に同期して出力レベルを反転される。
イネーブル信号に応じてパルス列の入力が有効化または無効化さるれため、複数のパルス信号生成回路においてパルス信号を生成させる場合、全てのパルス信号生成回路に与えるパルス列を共通化して配線の簡略化を図りながら、イネーブル信号に応じて、それぞれのパルス信号生成回路に所望のパルス列を入力させることが可能になる。たとえば、個々のパルス信号生成回路に入力されるパルス列のパルス間隔を、生成すべきパルス信号の所望のパルス幅に応じて制御することにより、パルス指定信号の情報量を削減することができる。
第１の信号保持手段において、第１の入力端子に入力される信号がクロック信号に同期して保持され、保持された信号がイネーブル信号としてパルス到来通知手段に入力されるとともに、第１の出力端子へ出力される。これにより、第１の入力端子と第１の出力端子とを介して縦続接続された複数のパルス信号生成回路の間で、イネーブル信号を伝送することが可能になる。それぞれのパルス信号生成回路に独立した配線でイネーブル信号を伝送する場合に比べて、配線の簡略化を図ることができる。
【００３４】
また、クロック信号に同期して、第２の入力端子に入力される信号を保持し、保持した信号を第２の出力端子へ出力する第２の信号保持手段と、入力されるラッチ信号に同期して、第２の信号保持手段に保持された信号を保持する第３の信号保持手段とを有すると、パルス到来判定手段は、第３の信号保持手段に保持された信号をパルス指定信号として入力する。
これにより、第２の入力端子と第２の出力端子とを介して縦続接続された複数のパルス信号生成回路の間で、パルス指定信号を伝送することが可能になる。それぞれのパルス信号生成回路に独立した配線でパルス指定信号を伝送する場合に比べて、配線の簡略化を図ることができる。
【００３５】
また、クロック信号が、パルス列と所定の論理演算を行った結果が所定の値となるクロックパルスを所定の周期に１つ含んでいる場合に、クロック信号とパルス列との上記論理演算の結果をラッチ信号として出力する論理演算手段を有することにより、ラッチ信号を伝送するための配線を省略することが可能になる。
【００３６】
また、パルス到来通知手段は、パルス列のそれぞれのパルスのうち、パルス入力の許可を示すイネーブル信号が与えられた場合に入力されるパルスを計数し、論理演算手段の演算結果に応じて当該計数結果を初期化し、パルス到来判定手段は、パルス指定信号とパルス到来通知手段の計数結果とを比較し、当該比較結果に応じて、指定されたパルスの到来を判定しても良い。
これにより、パルス列のそれぞれのパルスは、パルス到来通知手段におけるパルスの計数結果に応じて特定される。論理演算手段の演算結果に応じて計数結果が初期化されるため、計数結果の初期化信号を伝送するための配線を省略することが可能になる。
【００３７】
また、入力されるパケット信号に含まれる識別情報に応じて、当該パケット信号を受信するか否か決定し、受信を決定した場合、当該パケット信号からイネーブル信号および／またはパルス指定信号を抽出するパケット信号処理手段を有しても良い。
パケット信号によってイネーブル信号やパルス指定信号がパルス信号生成回路に伝送されるため、これらの信号を伝送するための配線を簡略化することができる。
【００４４】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る表示装置の構成の一例を示すブロック図である。
図１に示す表示装置は、制御部１と、水平ライン選択部２＿０〜２＿１１９と、ＬＥＤアレイＤＡ０〜ＤＡ１１９と、パルス信号生成部ＰＧ（０，０）〜ＰＧ（１１９，３９）とを有する。
制御部１は、本発明の制御手段の一実施形態である。
ＬＥＤアレイＤＡ０〜ＤＡ１１９は、本発明の表示素子の一実施形態である。パルス信号生成部ＰＧ（０，０）〜ＰＧ（１１９，３９）は、本発明のパルス信号生成回路の一実施形態である。
【００４５】
制御部１は、表示画像の情報に基づいて、パルス信号生成部ＰＧ（０，０）〜ＰＧ（１１９，３９）に対する後述の制御信号を生成し、これにより、ＬＥＤアレイＤＡ０〜ＤＡ１１９の各ＬＥＤを駆動するパルス信号のパルス幅を制御する。また、水平ライン選択部２＿０〜２＿１１９による水平ラインの時分割選択動作を制御する制御信号を生成する。
【００４６】
水平ライン選択部２＿０〜２＿１１９は、それぞれ、ＬＥＤアレイＤＡ０〜ＤＡ１１９の４本の水平ラインと接続されており、制御部１からの制御信号に応じて、この４本の水平ラインから１本の水平ラインを選択し、電源ラインＶｃｃに接続する。
４本の水平ラインは、ＬＥＤに供給されるパルス信号の１周期において４分の１周期づつ選択され、電源ラインＶｃｃに接続される。これにより、パルス信号生成部ＰＧ（０，０）〜ＰＧ（１１９，３９）の各出力チャンネルに接続された４つのＬＥＤは時分割で駆動される。
【００４７】
ＬＥＤアレイＤＡ０〜ＤＡ１１９は、４本の水平ラインと６４０本の垂直ラインとに接続された６４０×４個のＬＥＤで構成される。それぞれの水平ラインには、６４０個のＬＥＤのアノード端子が接続され、それぞれの垂直ラインには、４個のＬＥＤのカソード端子が接続される。
ＬＥＤアレイＤＡ０〜ＤＡ１１９による表示画像のサイズは６４０×４８０画素である。
【００４８】
パルス信号生成部ＰＧ（０，０）〜ＰＧ（１１９，３９）は、それぞれ１６チャンネルのパルス信号出力を有し、この出力チャンネルから、ＬＥＤを駆動するためのパルス信号を出力する。図１に示すように、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）の各出力チャンネルは、ＬＥＤアレイＤＡｉの６４０本の垂直ラインにそれぞれ接続される。ただし、符号ｉは、０から１１９までの整数を示す。
【００４９】
図２は、本発明の第１の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。図１と図２の同一符号は同一の構成要素を示す。なお、図２においては、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）の各出力チャンネルに接続される４個のＬＥＤのうちの１個のみを図示し、他の３個の図示は省略している。
【００５０】
パルス信号生成部ＰＧ（ｉ，ｊ）は、制御部１から出力されるクロック信号ＣＬＫ、ラッチ信号Ｓ＿ＬＡＴ、およびパルス列ＰＳｊを入力する。ただし、符号ｊは、０から３９までの整数を示す。
【００５１】
またパルス信号生成部ＰＧ（ｉ，ｊ）は、制御部１もしくは前段のパルス信号生成部ＰＧ（ｉ，ｊ−１）から出力されるパルス指定信号ＤＰを入力し、入力したパルス指定信号ＤＰをクロック信号ＣＬＫに同期して保持するとともに、次段のパルス信号生成部ＰＧ（ｉ，ｊ＋１）へ出力する。
すなわち図２に示すように、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）は、パルス指定信号ＤＰの入出力端子を介して縦続に接続されており、初段のパルス信号生成部ＰＧ（ｉ，０）には、制御部１からシリアル信号として出力されるパルス指定信号ＤＰが入力され、初段に続く各段のパルス信号生成部には、前段から出力されるパルス指定信号ＤＰが入力される。
制御部１からパルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対して与えられるパルス指定信号ＤＰ［０］〜ＤＰ［３９］は、シリアル信号として‘ＤＰ［３９］，…，ＤＰ［０］’の順に制御部１から出力されて、縦続接続されたパルス信号生成部を次々と伝播する。そして、パルス指定信号ＤＰ［３９］，…，ＤＰ［０］がパルス信号生成部ＰＧ（ｉ，３９），…，ＰＧ（ｉ，０）に到達したところで、各パルス信号生成部においてパルス指定信号が取り込まれる。
【００５２】
制御部１は、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対して、クロック信号ＣＬＫおよびラッチ信号Ｓ＿ＬＡＴを共通に出力する。また、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対して、それぞれ、パルス列ＰＳ０〜ＰＳ３９を出力する。さらに、初段のパルス信号生成部ＰＧ（ｉ，０）に対しては、クロック信号ＣＬＫに同期して、パルス指定信号ＤＰを‘ＤＰ［３９］，…，ＤＰ［０］’の順に出力する。
【００５３】
図３は、本発明の第１の実施形態に係るパルス信号生成部ＰＧ（ｉ，ｊ）の構成の一例を示すブロック図である。
図３に示すパルス信号生成部ＰＧ（ｉ，ｊ）は、信号保持部３および４と、計数部５と、比較部６と、パルス信号出力部７と、電流出力部８とを有する。
信号保持部３は、本発明の第２の信号保持手段の一実施形態である。
信号保持部４は、本発明の第３の信号保持手段の一実施形態である。
計数部５は、本発明のパルス到来通知手段の一実施形態である。
比較部６は、本発明のパルス到来判定手段の一実施形態である。
【００５４】
信号保持部３は、クロック信号ＣＬＫに同期して、前段のパルス信号生成部ＰＧ（ｉ，ｊ−１）もしくは制御部１から出力される６４ビット（４ビット×１６チャンネル）のパルス指定信号ＤＰを入力してを保持する。また、保持したパルス指定信号ＤＰを、次段のパルス信号生成部ＰＧ（ｉ，ｊ＋１）へ出力する。
たとえば、パルス指定信号ＤＰが１ビット幅のシリアル信号として入出力されるものとすると、信号保持部３は、６４ビットのシフトレジスタによって構成される。
【００５５】
信号保持部４は、制御部１から出力されるラッチ信号Ｓ＿ＬＡＴに同期して、信号保持部３に保持された６４ビットのパルス指定信号ＤＰを保持する。
【００５６】
計数部５は、制御部１から出力されるパルス列ＰＳｊの各パルスを計数し、その計数値ＣＴを比較部６へ出力する。また、制御部１から出力されるラッチ信号Ｓ＿ＬＡＴに同期して、この計数値ＣＴを初期化する。
ここでは一例として、計数部５が４ビットのカウンタにより構成されるものとし、ハイレベルのラッチ信号Ｓ＿ＬＡＴを受けて、計数値ＣＴを‘１５’（２進数表現では‘１１１１’）に初期化するものとする。これにより、計数値ＣＴが‘１５’に初期化された後、パルス列ＰＳｊの最初のパルスを計数した時点で、計数部５の計数値ＣＴは‘０’になる。
【００５７】
比較部６は、信号保持部４に保持された６４ビットのパルス指定信号ＤＰから、１６の出力チャンネルにそれぞれ対応する４ビットのパルス指定信号をそれぞれ取得する。そして、取得した各出力チャンネルのパルス指定信号の値と、計数部５の計数値ＣＴとを比較する。この比較の結果、たとえば、計数値ＣＴがパルス指定信号の値より小さい場合に値‘１’の比較結果信号を、計数値ＣＴがパルス指定信号の値と等しいかこれより大きい場合に値‘０’の比較結果信号を、出力チャンネルごとに出力する。
【００５８】
パルス信号出力部７は、ＬＥＤを駆動するための１６チャンネルのパルス信号を電流出力部８に出力するユニットである。
すなわちパルス信号出力部７は、比較部６における比較結果に応じて、電流出力部８に供給する各パルス信号の出力レベル（ハイレベルまたはローレベル）を反転させる。たとえば、比較部６の比較結果信号が‘１’の場合、ハイレベルのパルス信号を出力し、比較結果信号が‘０’の場合は、ローレベルのパルス信号を出力する。比較結果信号が‘０’から‘１’へ変化する場合は、パルス信号の出力レベルをローレベルからハイレベルへ反転させ、比較結果信号が‘１’から‘０’へ変化する場合は、パルス信号の出力レベルをハイレベルからローレベルへ反転させる。
【００５９】
電流出力部８は、パルス信号出力部７から出力されるパルス信号に応じた電流を各ＬＥＤに出力するユニットである。
たとえば電流出力部８は、パルス信号出力部７から出力されるパルス信号がハイレベルのときに所定の定電流を出力し、パルス信号出力部７から出力されるパルス信号がローレベルの時に定電流を出力しない。すなわち、電流出力部８は、パルス信号出力部７からハイレベルのパルス信号が出力されるときに対応するＬＥＤに対して定電流を供給し、パルス信号出力部７からローレベルのパルス信号が出力されるときに当該ＬＥＤに対して定電流を供給しない。
【００６０】
上述した構成を有する表示装置の動作について、図４および図５に示すタイミングチャートを参照しながら説明する。
図４は、図２に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
図４（Ａ）は、制御部１から出力されるパルス指定信号を示す。
図４（Ｂ）は、パルス信号生成部ＰＧ（ｉ，ｊ）の信号保持部４に保持されるパルス指定信号を示す。
図４（Ｃ）は、制御部１から出力されるクロック信号ＣＬＫを示す。
図４（Ｄ）は、制御部１から出力されるラッチ信号Ｓ＿ＬＡＴを示す。
図４（Ｅ）は、制御部１からパルス信号生成部ＰＧ（ｉ，０）に対して出力されるパルス列ＰＳ０を示す。
図４（Ｆ）は、パルス信号生成部ＰＧ（ｉ，０）における計数部５の計数値ＣＴを示す。
図４（Ｇ）〜（Ｊ）は、制御部１からパルス信号生成部ＰＧ（ｉ，１）〜ＰＧ（ｉ，３９）に対して出力されるパルス列ＰＳｊを示す。
図４（Ｋ）は、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）の各出力チャンネルから出力されるパルス電流を示す。
【００６１】
ラッチ信号Ｓ＿ＬＡＴ（図４（Ｄ））の周期は、図４に示すように、制御部１によって周期Ｔｐに設定されており、このラッチ信号Ｓ＿ＬＡＴに同期して、信号保持部３に保持されたパルス指定信号が信号保持部４に保持される。
信号保持部４において信号保持が実行されてから次に信号保持部４において信号保持が実行されるまでの間、制御部１では、次のサイクルで各出力チャンネルのパルス信号に所望のパルス幅を設定するための新たなパルス指定信号が生成され、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）のそれぞれに向けて順次出力される（図４（Ａ））。制御部１から出力されたパルス指定信号は、クロック信号ＣＬＫ（図４（Ｃ））に同期して、縦続接続されたパルス信号生成部の各段を順次シフトされ、それぞれ目的のパルス信号生成部へ転送される。
【００６２】
たとえば、制御部１からパルス信号生成部ＰＧ（ｉ，ｊ）に向けて出力された６４ビットのパルス指定信号‘ＤＡ１’は、クロック信号ＣＬＫに同期してパルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，ｊ−１）を順次シフトされ、時刻ｔ０においてパルス信号生成部ＰＧ（ｉ，ｊ）の信号保持部３に保持され、時刻ｔ１においてラッチ信号Ｓ＿ＬＡＴのパルスにより信号保持部４に保持される（図４（Ｂ））。信号保持部４に保持された信号‘ＤＡ１’は、時刻ｔ１から時刻ｔ３までの間、比較部６に出力される。
この期間（時刻ｔ１〜ｔ３）において、制御部１ではパルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対する新たなパルス指定信号が生成され、順次出力される。パルス信号生成部ＰＧ（ｉ，ｊ）に向けて生成された新たなパルス指定信号‘ＤＡ２’は、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，ｊ−１）を順次シフトされて、パルス信号生成部ＰＧ（ｉ，ｊ）の信号保持部３に保持される。保持されたパルス指定信号‘ＤＡ２’は、時刻ｔ３においてラッチ信号Ｓ＿ＬＡＴのパルスにより信号保持部４に保持される（図４（Ｂ））。
【００６３】
このように、各出力チャンネルから所望のパルス幅のパルス信号を出力させるためのパルス指定信号が、周期Ｔｐごとに制御部１において生成され、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）の信号保持部４にそれぞれ転送される。
【００６４】
一方、計数部５では、ラッチ信号Ｓ＿ＬＡＴ（図４（Ｄ））に同期して、計数値ＣＴが‘１５’に初期化される。４ビットのパルス指定信号の最大値は‘１５’であるため、計数部５の計数値ＣＴが‘１５’に初期化されると、比較部６の比較結果信号は全て‘０’になる。
【００６５】
図４（Ｆ）に示すように、ラッチ信号Ｓ＿ＬＡＴのパルスにより計数値ＣＴが‘１５’に初期化され（時刻ｔ１、ｔ３）、これに続いて、パルス列ＰＳ０（図４（Ｅ））の最初のパルスが計数部５において計数されると（時刻ｔ２、ｔ４）、その計数値ＣＴは‘１５’から‘０’へ戻る。このとき、上述した４ビットのパルス指定信号が‘０’より大きい出力チャンネルでは、比較結果信号が‘１’になり、ＬＥＤへの定電流の供給が開始される。パルス指定信号が‘０’の出力チャンネルでは、比較結果信号が‘０’のまま変わらず、ＬＥＤへの出力電流は遮断されたままになる。
以降、パルス列ＰＳ０の各パルスが計数部５に入力されて計数される度に、計数値ＣＴは‘１’，‘２’，‘３’…と順次増加していき、４ビットのパルス指定信号がこの計数値ＣＴと一致する出力チャンネルにおいて、出力電流が遮断される。
このように、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）の各出力チャンネルのパルス幅は、制御部１から転送される４ビットのパルス指定信号ＤＰ［０］〜ＤＰ［３９］とパルス列ＰＳ０〜ＰＳ３９とに応じて制御される。
【００６６】
ところで、制御部１において生成されるパルス列ＰＳｊは、図４（Ｅ）、図４（Ｇ）〜（Ｊ）に示すように、必ずしもそのパルス間隔が一定になっていない。これは、各出力チャンネルのパルス信号が所望のパルス幅となるように、制御部１によってパルス列ＰＳｊのパルス間隔が制御されるためである。
【００６７】
制御部１によるパルス列ＰＳｊのパルス間隔の制御について、図５を参照しながら説明する。
図５（Ａ）は、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）において生成されるパルス信号のパルス幅の分解能、すなわち階調数を決める、階調クロック信号ＧＳＣＬＫの一例を示している。この階調クロック信号ＧＳＣＬＫは、制御部１の内部信号である。
制御部１において生成されるパルス列ＰＳｊは、パルス信号生成部の各出力チャンネルのパルス信号が所望のパルス幅となるように、図５（Ａ）に示すような階調クロック信号ＧＳＣＬＫのクロックパルス中から一部のクロックパルスを選択して生成されたパルス列と見なすことができる。
【００６８】
たとえば図５（Ｂ）に示すパルス列ＰＳｊは、階調クロック信号ＧＳＣＬＫ（図５（Ａ））の２５６パルス中から１６パルス（０，２，３，１０１〜１０３，１０５〜１１０，２５１〜２５３，および２５５番目のパルス）を選択して生成されたパルス列である。制御部１から転送される４ビットのパルス指定信号の値‘０’〜‘１５’は、この１６のパルスにそれぞれ対応する。
【００６９】
出力チャンネル‘１’〜‘１５’のパルス信号は、図５（Ｄ）〜（Ｒ）に示すように、パルス列ＰＳｊの先頭のパルス（０番目のパルス）に同期してハイレベルになり、パルス指定信号の値に対応する順番で入力されるパルス列ＰＳｊのパルスに同期してローレベルになる。
【００７０】
たとえば、出力チャンネル‘１０’に対して与えられるパルス指定信号は値‘６’であるため、そのパルス信号（図５（Ｍ））は、パルス列ＰＳｊの先頭パルスから６番目のパルスまでの期間においてハイレベルになり、この６番目のパルスに同期して、ハイレベルからローレベルへ反転する。すなわち、パルス指定信号は、入力されるパルス列ＰＳｊの各パルスの中から、出力パルス信号のレベル反転時点に対応するパルスを指定するための信号である。パルス列ＰＳｊの６番目のパルスは、階調クロック信号ＧＳＣＬＫの先頭パルスから１０５番目のパルスに対応するため、出力チャンネル‘１０’のパルス信号は、２５６段階（０〜２５５）の‘１０５’に対応するパルス幅を有することになる。
また、出力チャンネル‘０’に対して与えられるパルス指定信号は値‘０’であるため、そのパルス信号（図５（Ｃ））は、パルス列ＰＳｊの先頭パルス（０番目のパルス）からローレベルのままになる。この場合、出力チャンネル‘０’のパルス信号は、２５６段階（０〜２５５）の‘０’に対応するパルス幅を有することになる。
【００７１】
なお、図５の例では、１６の出力チャンネルに対してそれぞれ異なる値のパルス指定信号が与えられているが、複数の出力チャンネルに対して同じ値のパルス指定信号が与えられても良い。その場合、それらの出力チャンネルのパルス信号が同一のパルス幅を有することになる。
【００７２】
以上説明したように、各出力チャンネルのパルス幅は、制御部１から転送される４ビットのパルス指定信号と、パルス列ＰＳｊのパルス間隔（パルスタイミング）とに応じて制御される。このため、２５６段階のパルス幅を８ビットのパルス指定信号のみで設定する図１８の表示装置と比較すると、パルス信号生成部において扱われる制御信号のデータ長を半分に削減することができる。これは、パルス列ＰＳｊのパルス間隔（パルスタイミング）が所望のパルス幅に応じて制御されることにより、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対しパルス指定信号として与えるべき情報量が削減されるためである。
パルス指定信号（パルス幅設定信号）のデータ長が半分に削減されることから、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）における信号保持部３、信号保持部４、計数部５および比較部６の回路構成が簡易化されるので、回路規模を非常に小さくすることができる。
【００７３】
また、図１６の表示装置と比較して、パルス信号生成部ＰＧ（ｉ，０）〜ＰＧ（ｉ，３９）に対するパルス幅設定用のクロック信号ＣＬＫの周波数を大幅に低速化することができる。
たとえば、式（１）と同一条件（リフレッシュ・レート２００、時分割数４）において、クロック信号ＣＬＫの周波数ｆｍａｘ３ａは次式のようになる。
【００７４】
【数４】

【００７５】
また、パルス列ＰＳｊの周波数ｆｍａｘ３ｂは、次式のようになる。
【００７６】
【数５】

【００７７】
したがって、たとえば表示面が数メートル四方にも及ぶような大きな装置であっても、式（４）に示す程度の周波数の信号であれば、それぞれのパルス信号生成部に対してパルス指定信号を安定に供給することが可能である。
【００７８】
＜第２の実施形態＞
次に、本発明の第２の実施形態について述べる。
第２の実施形態に係る表示装置においては、たとえば、図１に示す表示装置における制御部１およびパルス信号生成部ＰＧ（ｉ，ｊ）が、次に述べる制御部１Ａおよびパルス信号生成部ＰＧＡ（ｉ，ｊ）に置き換えられる。
【００７９】
図６は、本発明の第２の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【００８０】
パルス信号生成部ＰＧＡ（ｉ，ｊ）は、制御部１Ａから出力されるクロック信号ＣＬＫ、ラッチ信号Ｓ＿ＬＡＴ、およびパルス列ＰＳを入力する。
またパルス信号生成部ＰＧＡ（ｉ，ｊ）は、制御部１Ａもしくは前段のパルス信号生成部ＰＧＡ（ｉ，ｊ−１）から出力されるイネーブル信号ＤＥおよびパルス指定信号ＤＰを入力し、入力したイネーブル信号ＤＥおよびパルス指定信号ＤＰを、クロック信号ＣＬＫに同期して保持するとともに、次段のパルス信号生成部ＰＧＡ（ｉ，ｊ＋１）へ出力する。
すなわち、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）は、イネーブル信号ＤＥおよびパルス指定信号ＤＰの入出力端子を介して縦続に接続されており、初段のパルス信号生成部ＰＧＡ（ｉ，０）には、制御部１Ａからシリアル信号として出力されるイネーブル信号ＤＥおよびパルス指定信号ＤＰが入力され、初段に続く各段のパルス信号生成部には、前段から出力されるイネーブル信号ＤＥおよびパルス指定信号ＤＰが入力される。
【００８１】
制御部１Ａは、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対して、クロック信号ＣＬＫ、ラッチ信号Ｓ＿ＬＡＴ、およびパルス列ＰＳを共通に出力する。
また、初段のパルス信号生成部ＰＧＡ（ｉ，０）に対しては、クロック信号ＣＬＫに同期して、シリアル信号としてのイネーブル信号ＤＥおよびパルス指定信号ＤＰを出力する。すなわち、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に与えるイネーブル信号ＤＥ［０］〜ＤＥ［３９］およびパルス指定信号ＤＰ［０］〜ＤＰ［３９］を、それぞれ‘ＤＥ［３９］，…，ＤＥ［０］’、‘ＤＰ［３９］，…，ＤＥ［０］’の順に出力する。
【００８２】
図７は、本発明の第２の実施形態に係るパルス信号生成部ＰＧＡ（ｉ，ｊ）の構成の一例を示すブロック図である。図３と図７の同一符号は同一の構成要素を示す。
図７に示すように、パルス信号生成部ＰＧＡ（ｉ，ｊ）は、図３に示すパルス信号生成部ＰＧ（ｉ，ｊ）と同一の構成を有するとともに、信号保持部９とＡＮＤ回路１０とを有する。
信号保持部９は、本発明の第１の信号保持手段の一実施形態である。
【００８３】
信号保持部９は、クロック信号ＣＬＫに同期して、前段のパルス信号生成部ＰＧ（ｉ，ｊ−１）もしくは制御部１から出力される１ビットのイネーブル信号ＤＥを保持する。また、保持したイネーブル信号ＤＥを、次段のパルス信号生成部ＰＧ（ｉ，ｊ＋１）へ出力する。
ＡＮＤ回路１０は、信号保持部９に保持されたイネーブル信号ＤＥとパルス列ＰＳとの論理積を演算し、演算結果を計数部５に出力する。
計数部５では、パルス列ＰＳの各パルスのうち、信号保持部９にハイレベルのイネーブル信号ＤＥ（ｊ＋１）が保持される期間に入力されるパルスが計数される。
【００８４】
上述した構成を有する表示装置の動作について、図８のタイミングチャートを参照しながら説明する。
図８は、図６に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
図８（Ａ）は、制御部１Ａから出力される信号を示す。
図８（Ｂ）は、パルス信号生成部ＰＧＡ（ｉ，ｊ）の信号保持部４に保持されるパルス指定信号を示す。
図８（Ｃ）は、制御部１Ａから出力されるイネーブル信号ＤＥを示す。
図８（Ｄ）は、制御部１Ａから出力されるクロック信号ＣＬＫを示す。
図８（Ｅ）は、制御部１Ａから出力されるラッチ信号Ｓ＿ＬＡＴを示す。
図８（Ｆ）は、制御部１Ａから出力されるパルス列ＰＳを示す。
図８（Ｇ）は、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の各出力チャンネルから出力されるパルス電流を示す。
【００８５】
ラッチ信号Ｓ＿ＬＡＴ（図８（Ｅ））の周期は、図８に示すように、制御部１Ａによって周期Ｔｐに設定され、このラッチ信号Ｓ＿ＬＡＴに同期して、信号保持部３に保持されたパルス指定信号が信号保持部４に保持される。
信号保持部４において信号保持が実行されてから次に信号保持部４において信号保持が実行されるまでの間、制御部１Ａでは、次のサイクルで各出力チャンネルのパルス信号に所望のパルス幅を設定するための新たなパルス指定信号が生成され、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）のそれぞれに向けて順次出力される（図８（Ａ））。出力されたパルス指定信号は、クロック信号ＣＬＫ（図８（Ｄ））に同期して、縦続接続されたパルス信号生成部の各段を順次シフトされ、それぞれ目的のパルス信号生成部へ転送される。
【００８６】
たとえば、制御部１Ａからパルス信号生成部ＰＧＡ（ｉ，ｊ）に向けて出力された６４ビットのパルス指定信号‘ＤＡ１’は、クロック信号ＣＬＫに同期して、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，ｊ）の信号保持部３を順次シフトされ、時刻ｔ１におけるラッチ信号にＳ＿ＬＡＴのパルスにより、パルス信号生成部ＰＧＡ（ｉ，ｊ）の信号保持部４に保持される。信号保持部４に保持された信号‘ＤＡ１’は、時刻ｔ１から時刻ｔ３までの間、比較部６に出力される（図４（Ｂ））。
【００８７】
この期間（時刻ｔ１〜ｔ３）において、制御部１Ａでは、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対する新たなパルス指定信号が生成さる。
ただし、周期Ｔｐにおけるクロック信号ＣＬＫのクロック数は、後述するように、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に転送されるパルス指定信号の全体のビット長（６４０×４ビット）に比べて多いので、周期Ｔｐの一部の期間では、信号保持部４に保持されるパルス指定信号とは無関係なダミーデータが制御部１Ａから出力される。
たとえば図８（Ａ）に示すように、制御部１Ａから出力される信号のうち、周期Ｔｐの前半の期間（時刻ｔ５〜ｔ６）において出力される信号は、パルス指定信号とは無関係なダミーデータであり、周期Ｔｐの後半の期間（時刻ｔ６〜ｔ７）において出力される信号は、各パルス信号生成部に向けたパルス指定信号である。
パルス信号生成部ＰＧＡ（ｉ，ｊ）に向けて生成された新たなパルス指定信号‘ＤＡ２’は、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，ｊ−１）を順次シフトされて、パルス信号生成部ＰＧＡ（ｉ，ｊ）の信号保持部３に保持される。保持されたパルス指定信号‘ＤＡ２’は、時刻ｔ３においてラッチ信号Ｓ＿ＬＡＴのパルスにより信号保持部４に保持される（図８（Ｂ））。尚、イネーブル信号とパルス指定信号とに共通のクロック信号を用いず、それぞれ独立のクロック信号を用いる場合には、図８（Ａ）のように、パルス指定信号にダミーデータを付与する必要はない。
【００８８】
このように、各出力チャンネルから所望のパルス幅のパルス信号を出力させるためのパルス指定信号が、周期Ｔｐごとに制御部１Ａにおいて生成され、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の信号保持部４にそれぞれ転送される。
【００８９】
これに対し、制御部１Ａからパルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対してイネーブル信号を転送する処理は、パルス列ＰＳの最小のパルス周期Ｔｒごとに実行される。パルス列ＰＳは、図５（Ａ）の階調クロック信号ＧＳＣＬＫに相当するパルス列であり、最小の周期Ｔｒは、ＬＥＤに供給されるパルス信号の周期Ｔｐを階調数２５６で割った長さを有する。
【００９０】
図８（Ｃ）に示すように、制御部１Ａから出力されるイネーブル信号は、クロック信号ＣＬＫ（図８（Ｄ））に同期して、縦続接続されたパルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）を期間Ｔｒの間に順次シフトされ、それぞれの信号保持部９に対して１ビットづつ転送される。
周期Ｔｒごとに、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対してそれぞれ１ビットのイネーブル信号が出力されるので、周期Ｔｐでは２５６×４０ビットのイネーブル信号が制御部１Ａから出力される。
【００９１】
パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対するイネーブル信号の転送が終了するたびに、すなわち周期Ｔｒごとに、制御部１Ａからは、パルス列ＰＳとしてハイレベルのパルスが出力され、各パルス信号生成部のＡＮＤ回路１０に入力される。
この時、信号保持部９に値‘１’のイネーブル信号が保持されているパルス信号生成部では、入力されたパルスがＡＮＤ回路１０を透過して計数部５に入力され、計数部５の計数値がインクリメントされる。信号保持部９に値‘０’のイネーブル信号が保持されているパルス信号生成部では、ＡＮＤ回路１０の出力値がローレベルのままとなり、計数部５の計数値はインクリメントされない。
すなわち、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）では、パルス列ＰＳのそれぞれのパルスのうち、パルス入力の許可を示す値‘１’のイネーブル信号が与えられた場合に入力されるパルスが、計数部５において計数される。
【００９２】
パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の計数部５に入力されるパルス列のパルス間隔（パルスタイミング）は、それぞれのパルス信号生成部に対して個別にイネーブル信号を与えることによって、個別に制御することができる。このため、それぞれのパルス信号生成部に対して別々に生成したパルス列を供給する図２の表示装置と同様の動作が可能になる。
【００９３】
以上説明したように、図６に示す表示装置においても、図２に示す表示装置と同様に、それぞれのパルス信号生成部の計数部５へ入力されるパルス列のパルス間隔（パルスタイミング）を、各出力チャンネルの所望のパルス幅に応じて制御することが可能である。したがって、僅かな回路の追加（信号保持部９、ＡＮＤ回路１０）を伴うだけで、図２に示す表示装置と同様な動作が可能であり、図１８の表示装置と比較して、回路規模を非常に小さくすることができる。
【００９４】
また、図６に示す表示装置によれば、図２に示す表示装置において制御部１から出力されていた４０本のパルス列（ＰＳ０〜ＰＳ３９）が、共通な１本のパルス列ＰＳに置き換えられるため、回路の配線数を大幅に削減することができ、配線部分のコストを抑えることができる。
【００９５】
なお、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対するパルス幅設定用のクロック信号ＣＬＫの周波数は、イネーブル信号の転送にも用いられるため、図２に示す表示装置より高くなるが、図１６に示す表示装置との比較では、これより十分低く抑えることができる。
たとえば、式（１）と同一条件（リフレッシュ・レート２００、時分割数４）において、図６に示す表示装置のクロック信号ＣＬＫの周波数ｆｍａｘ４は次式のようになる。
【００９６】
【数６】

【００９７】
図９は、本発明の第２の実施形態に係わるパルス信号生成部ＰＧＡ（ｉ，ｊ）の変形例の要部を示すブロック図である。
図７に示したパルス信号生成部ＰＧＡ（ｉ，ｊ）において、ラッチ信号Ｓ＿ＬＡＴにより計数部５をリセットし、パルス列ＰＳの１番目のパルスに応じて１６出力に対応する各ＬＥＤの発光を開始させ、それ以降のパルスで各ＬＥＤの発光を停止させる場合について考察する。
パルス信号生成部ＰＧＡ（ｉ，ｊ）に接続される１６個のＬＥＤが全て点灯し、かつ全て異なるタイミングで消灯する場合、これら各ＬＥＤの点灯、消灯の制御には１７個のパルスが必要となるから、計数部５は１７を計数でき得る５ビットのカウンタである必要があり、パルス指定信号ＤＰも５ビットのデータである必要がある。これを４ビットのカウンタと４ビットのパルス指定信号で実現するものが本変形例である。
ここで、ラッチ信号Ｓ＿ＬＡＴにより計数部５が１５にリセットされ、１番目のパルスの入力により０となり、以降のパルスの入力で順次カウントアップされるものとする。
点灯しないＬＥＤが含まれる場合、その点灯しないＬＥＤに対応するパルス指定信号の値は０であり、点灯の後にｎ番目（ｎは１以上１５以下）のパルスで消灯となるＬＥＤに対応するパルス指定信号の値はｎである。
全てのＬＥＤが点灯してそれぞれ異なるタイミング消灯する場合、１番目に消灯するＬＥＤに対応するパルス指定信号は１であり、一番最後、即ち、１６番目に消灯するＬＥＤに対応するパルス指定信号は０となる。
上記点灯しないＬＥＤに対応するパルス指定信号の値と１６番目に消灯するＬＥＤに対応するパルス指定信号の値が同じになるので、これらをイネーブル信号ＤＥにより識別する。即ち、ラッチ信号Ｓ＿ＬＡＴが入力されるときに信号保持部９から出力されるイネーブル信号がアクティブであれば、０のパルス指定信号を点灯することのないＬＥＤのためのデータと認識させ、ラッチ信号Ｓ＿ＬＡＴが入力されるときに信号保持部９から出力されるイネーブル信号がアクティブでないならば、０のパルス指定信号を点灯の後に１６番目に消灯するＬＥＤのためのデータと認識させる。
図９において、フリップフロップＦＦ１，ＦＦ２とインバータＩＮＶ１とイクスクルーシブオア回路ＥＸＯＲ１とオア回路ＯＲ１は、新たに追加された回路であり、イネーブル信号ＤＥ（ｏｕｔ）とパルス列ＰＳに応じたパルス信号を出力する。比較器ＣＭＰとフリップフロップＦＦ３，ＦＦ４とインバータＩＮＶ２とイクスクルーシブオア回路ＥＸＯＲ２とオア回路ＯＲ２とナンド回路ＮＡＮＤ１とアンド回路ＡＮＤ１は比較部６に含まれる回路であり、フリップフロップＦＦ３以外の回路は比較部６の出力毎、即ち、本例では１６組設けられる。
ラッチ信号Ｓ＿ＬＡＴが入力されると、計数部５のカウント値が１５にリセットされ、フリップフロップＦＦ１，ＦＦ２，ＦＦ４の出力がローレベルにセットされ、フリップフロップＦＦ３の出力がハイレベルにプリセットされる。次に、パルス列ＰＳの１番目のパルスが入力されると、フリップフロップＦＦ１，ＦＦ２とインバータＩＮＶ１とイクスクルーシブオア回路ＥＸＯＲ１とによりワンショットパルスが生成されるので、信号保持部９から出力されるイネーブル信号の論理値に拘わらず、計数部５とフリップフロップＦＦ３，ＦＦ４に対してパルスが供給される。
１番目のパルスの供給により、計数部５のカウント値は０となり、比較器ＣＭＰにおいてパルス指定信号の値と上記カウント値の比較が行なわれる。このとき、比較器ＣＭＰからパルス指定信号の値とカウント値との一致を示すハイレベルの一致信号が出力されない限り、フリップフロップＦＦ４からハイレベルの信号が出力され、パルス信号出力部７に対してＬＥＤの点灯の指示がなされる。
ここで、比較器ＣＭＰの出力信号がハイレベルの場合、フリップフロップＦＦ４の出力は、信号保持部９から出力されるイネーブル信号ＤＥ（ｏｕｔ）の論理レベルに依存する。上記イネーブル信号ＤＥ（ｏｕｔ）がハイレベルの場合、オア回路ＯＲ２の出力がハイレベルとなり、比較器ＣＭＰの出力のレベルに応じてフリップフロップＦＦ４の出力の論理レベルが変化する。一方、上記イネーブル信号ＤＥ（ｏｕｔ）がローレベルの場合、オア回路ＯＲ２の出力がローレベルとなり、比較器ＣＭＰの出力の論理レベルに拘わらず、フリップフロップＦＦ４の出力はハイレベルとなる。
このように、パルス指定信号の値が０であり、パルス列の１番目のパルスが入力されるときに、信号保持回路９から出力されるイネーブル信号がローレベルであると、当該パルス指定信号は１６番目に消灯となるＬＥＤのためのデータと認識される。一方、パルス指定信号の値が０であり、パルス列の１番目のパルスが入力されるときに、信号保持回路９から出力されるイネーブル信号がハイレベルであると、当該パルス指定信号は点灯しないＬＥＤのためのデータと認識される。
上述の第２の実施形態においては、ラッチ信号Ｓ＿ＬＡＴが制御部１Ａから供給される構成としているが、パルス信号生成部ＰＧＡ（ｉ，ｊ）内において、パルス列ＰＳの１番目のパルスを用いて当該ラッチ信号Ｓ＿ＬＡＴを生成するように構成してもよい。例えば、パルス列ＰＳの１番目のパルスが入力されるときにクロック信号ＣＬＫがハイレベルとなり、２番目以降のパルスが入力されるときにクロック信号ＣＬＫがローレベルとなるようにクロック信号ＣＬＫを制御すれば、論理回路により上記１番目のパルスに同期したラッチ信号を得ることができる。
【００９８】
＜第３の実施形態＞
次に、本発明の第３の実施形態について述べる。
第３の実施形態に係る表示装置においては、たとえば、図６に示す表示装置の制御部１Ａの動作が次に述べるように変更される。なお、その他の構成とその動作については図６に示す表示装置と同じにすることができる。
【００９９】
図１０は、本発明の第３の実施形態に係る、図６に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
図１０（Ａ）は、制御部１Ａから出力される信号を示す。
図１０（Ｂ）は、パルス信号生成部ＰＧＡ（ｉ，ｊ）の信号保持部４に保持されるパルス指定信号を示す。
図１０（Ｃ）は、制御部１Ａから出力されるクロック信号ＣＬＫを示す。
図１０（Ｄ）は、制御部１Ａから出力されるラッチ信号Ｓ＿ＬＡＴを示す。
図１０（Ｅ）〜（Ｈ）は、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の信号保持部９に保持されるイネーブル信号ＤＥ０〜ＤＥ３９を示す。
図１０（Ｉ）は、制御部１Ａから出力されるパルス列ＰＳを示す。
図１０（Ｊ）〜（Ｍ）は、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の各出力チャンネルから出力されるパルス電流を示す。
【０１００】
図１０（Ｅ）〜（Ｈ）に示すように、周期Ｔｒの間において、パルス信号生成部ＰＧＡ（ｉ，０），ＰＧＡ（ｉ，１），…，ＰＧＡ（ｉ，３９）の順番で、信号保持部９に値‘１’のイネーブル信号が保持される。１つのパルス信号生成部に値‘１’のイネーブル信号が保持されている間、他のパルス信号生成部には値‘０’のイネーブル信号が保持される。すなわち、周期Ｔｒの間において、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対するパルスの入力が順番に有効化されるように設定されたイネーブル信号が制御部１Ａから出力され、このイネーブル信号の伝送処理が、周期Ｔｐの間において階調数の２５６回反復される。
【０１０１】
一方、制御部１Ａから出力されるパルス列ＰＳ（図１０（Ｉ））は、このようなイネーブル信号の伝送処理によってパルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）へのパルス入力が有効化されるそれぞれの期間において、各出力チャンネルの所望のパルス幅に応じて、パルスの有無が設定される。パルス列ＰＳはパルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）に対して共通に出力されるが、パルス入力が有効化されるのはこれらのパルス信号生成部のうちの１つであるため、それぞれのパルス信号生成部において計数値をインクリメントさせるか否かを、個別に設定できる。すなわち、それぞれのパルス信号生成部に対して個別にパルス列を供給する図２の表示装置と同様の動作が可能になる。
制御部１Ａから出力されるその他の信号のタイミング関係は、図８および図９において同様である。
【０１０２】
以上説明したように、制御部１Ａの動作を図１０に示すタイミングチャートで示した動作に変更した場合でも、図２に示す表示装置と同様に、それぞれのパルス信号生成部の計数部５へ入力されるパルス列のパルス間隔を、各出力チャンネルの所望のパルス幅に応じて制御することが可能である。したがって、制御部１Ａの動作を上述のように変更しても、第２の実施形態において述べたものと同様な効果を奏することが可能である。
【０１０３】
さらに、上述した制御部１Ａの動作によれば、図１０（Ｊ）〜（Ｍ）に示すように、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の駆動パルス信号（ＯＵＴｘ（０）〜ＯＵＴｘ（３９））のレベルが変化する時点を、パルス列ＰＳの周期に応じた時間間隔だけずらすことが可能である。
図６に示す表示装置では、たとえば図８の時刻ｔ８において、パルス信号生成部ＰＧＡ（ｉ，０）〜ＰＧＡ（ｉ，３９）の駆動パルス信号が一斉にハイレベルへ変化するため、電源電流が急激に増大して、電源電圧の低下を招いたり、大きなノイズを発生させてしまう不利益がある。これに対し、本実施形態においては、図１０の時刻ｔ９〜ｔ１２に示すように、駆動パルス信号のレベル変化時点がパルス信号生成部ごとにずれるため、このような電源電流の急変を抑えることができる。
【０１０４】
＜第４の実施形態＞
次に、本発明の第４の実施形態について述べる。
第４の実施形態に係る表示装置においては、たとえば、図６に示す表示装置における制御部１Ａおよびパルス信号生成部ＰＧＡ（ｉ，ｊ）が、次に述べる制御部１Ｂおよびパルス信号生成部ＰＧＢ（ｉ，ｊ）に置き換えられる。
【０１０５】
図１１は、本発明の第４の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
図６と図１１のブロック図を比較して分かるように、図６に示す表示装置において制御部１Ａからパルス信号生成部ＰＧＡ（ｉ，ｊ）に出力されていたラッチ信号Ｓ＿ＬＡＴが、図１１に示す表示装置の制御部１Ｂとパルス信号生成部ＰＧＢ（ｉ，ｊ）との間では削除されている。
その他、制御部１Ａおよびパルス信号生成部ＰＧＡ（ｉ，ｊ）の入出力信号は、制御部１Ｂおよびパルス信号生成部ＰＧＢ（ｉ，ｊ）の入出力信号と同等である。
【０１０６】
図１２は、本発明の第４の実施形態に係るパルス信号生成部ＰＧＢ（ｉ，ｊ）の構成の一例を示すブロック図である。図７と図１１の同一符号は同一の構成要素を示す。
図１２に示すように、パルス信号生成部ＰＧＢ（ｉ，ｊ）は、図７に示すパルス信号生成部ＰＧＡ（ｉ，ｊ）と同一の構成を有するとともに、ＡＮＤ回路１１を有する。
ＡＮＤ回路１１は、本発明の論理演算手段の一実施形態である。
【０１０７】
ＡＮＤ回路１１は、クロック信号ＣＬＫとパルス列ＰＳとの論理積を演算し、その演算結果をラッチ信号Ｓ＿ＬＡＴとして信号保持部４および計数部５に出力する。
【０１０８】
上述した構成を有する表示装置の動作について、図１３のタイミングチャートを参照しながら説明する。
図１３（Ａ）は、制御部１Ｂから出力される信号を示す。
図１３（Ｂ）は、パルス信号生成部ＰＧＢ（ｉ，ｊ）の信号保持部４に保持されるパルス指定信号を示す。
図１３（Ｃ）は、制御部１Ｂから出力されるイネーブル信号ＤＥを示す。
図１３（Ｄ）は、制御部１Ｂから出力されるクロック信号ＣＬＫを示す。
図１３（Ｅ）は、制御部１Ｂから出力されるパルス列ＰＳを示す。
図１３（Ｆ）は、パルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）の各出力チャンネルから出力されるパルス電流を示す。
【０１０９】
図１３（Ｄ）および（Ｅ）に示すように、クロック信号ＣＬＫとパルス列ＰＳは、互いのハイレベル期間が重ならないように、制御部１Ｂによって位相関係が設定されている。ただし、クロック信号ＣＬＫには、周期Ｔｐ中に１パルスだけ、パルス列ＰＳとハイレベル期間が重なるようにパルス幅を調節されたクロックパルスが含まれている（時刻ｔ１３、ｔ１４）。このクロックパルスによって両信号のハイレベル期間が重なると、ＡＮＤ回路１１の出力信号がハイレベルとなり、信号保持部４におけるパルス指定信号の保持動作、および計数部５における計数値の初期化が行われる。
その他の動作については、第２の実施形態に係る図６の表示装置の動作と同様である。
【０１１０】
このように、図１１に示す表示装置によれば、第２の実施形態において説明した表示装置と同様な動作が可能であり、同様な効果を奏することが可能であるとともに、制御部からパルス信号生成部へ出力されるラッチ信号を削減することができる。これにより、回路の配線に係るコストを削減することができる。また、パルス信号生成部における入力端子数を削減できるので、これらをＩＣとして実現した場合のピン数を減らすことができ、部品の小型化を図ることができる。
【０１１１】
＜第５の実施形態＞
次に、本発明の第５の実施形態について述べる。
第５の実施形態に係る表示装置においては、たとえば、図１１に示す表示装置の制御部１Ｂの動作が次に述べるように変更される。なお、その他の構成とその動作については図１１に示す表示装置と同じにすることができる。
【０１１２】
図１４は、本発明の第５の実施形態に係る、図１１に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
図１４（Ａ）は、制御部１Ｂから出力される信号を示す。
図１４（Ｂ）は、パルス信号生成部ＰＧＢ（ｉ，ｊ）の信号保持部４に保持されるパルス指定信号を示す。
図１４（Ｃ）は、制御部１Ｂから出力されるクロック信号ＣＬＫを示す。
図１４（Ｄ）〜（Ｇ）は、パルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）の信号保持部９に保持されるイネーブル信号ＤＥ０〜ＤＥ３９を示す。
図１４（Ｈ）は、制御部１Ｂから出力されるパルス列ＰＳを示す。
図１４（Ｉ）〜（Ｌ）は、パルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）の各出力チャンネルから出力されるパルス電流を示す。
【０１１３】
図１４（Ｄ）〜（Ｇ）に示すように、周期Ｔｒの間において、パルス信号生成部ＰＧＢ（ｉ，０），ＰＧＢ（ｉ，１），…，ＰＧＢ（ｉ，３９）の順番で、信号保持部９に値‘１’のイネーブル信号が保持される。１つのパルス信号生成部に値‘１’のイネーブル信号が保持されている間、他のパルス信号生成部には値‘０’のイネーブル信号が保持される。すなわち、周期Ｔｒの間において、パルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）に対するパルスの入力が順番に有効化されるように設定されたイネーブル信号が制御部１Ｂから出力され、このイネーブル信号の伝送処理が、周期Ｔｐの間において階調数の２５６回反復される。
【０１１４】
一方、制御部１Ｂから出力されるパルス列ＰＳ（図１４（Ｈ））は、上述したイネーブル信号の伝送処理によってパルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）へのパルス入力が有効化されるそれぞれの期間において、各出力チャンネルの所望のパルス幅に応じて、パルスの有無が設定される。パルス列ＰＳはパルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）に対して共通に出力されるが、パルス入力が有効化されるのはこれらのパルス信号生成部のうちの１つであるため、それぞれのパルス信号生成部において計数値をインクリメントさせるか否かを、個別に設定できる。すなわち、それぞれのパルス信号生成部に対して個別にパルス列を供給する図２の表示装置と同様の動作が可能になる。
制御部１Ｂから出力されるその他の信号のタイミング関係は、図１３および図１４において同様である。
【０１１５】
以上説明したように、制御部１Ｂの動作を図１４に示すタイミングチャートで示した動作に変更した場合でも、図２に示す表示装置と同様に、それぞれのパルス信号生成部の計数部５へ入力されるパルス列のパルス間隔を、各出力チャンネルの所望のパルス幅に応じて制御することが可能である。したがって、制御部１Ｂの動作を上述のように変更しても、第４の実施形態において述べたものと同様な効果を奏することが可能である。
また、上述した制御部１Ｂの動作によれば、パルス信号生成部ＰＧＢ（ｉ，０）〜ＰＧＢ（ｉ，３９）の駆動パルス信号（ＯＵＴｘ（０）〜ＯＵＴｘ（３９））のレベルが変化する時点を、パルス列ＰＳの周期に応じた時間間隔だけずらすことができるので、電源電流の急変による電源電圧の変動やノイズの増加を抑制できる。
【０１１６】
＜第６の実施形態＞
次に、本発明の第６の実施形態について述べる。
第６の実施形態に係る表示装置においては、たとえば、図１に示す表示装置における制御部１およびパルス信号生成部ＰＧ（ｉ，ｊ）が、次に述べる制御部１Ｃおよびパルス信号生成部ＰＧＣ（ｉ，ｊ）に置き換えられる。
【０１１７】
図１５は、本発明の第６の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【０１１８】
パルス信号生成部ＰＧＣ（ｉ，ｊ）は、共通のパルス列ＰＳを入力するとともに、パケット伝送用信号ＤＴおよびＳＴを入力する。
図１５に示すように、パルス信号生成部ＰＧＣ（ｉ，０）〜ＰＧＣ（ｉ，３９）は、パケット伝送用信号ＤＴおよびＳＴの入出力端子を介して縦続に接続されている。初段のパルス信号生成部ＰＧＣ（ｉ，０）には、制御部１Ｃから出力されるパケット伝送用信号ＤＴおよびＳＴが入力され、初段に続く各段のパルス信号生成部には、前段から出力されるパケット伝送用信号が入力される。
【０１１９】
制御部１Ｃは、パルス信号生成部ＰＧＣ（ｉ，０）〜ＰＧＣ（ｉ，３９）に対して共通のパルス列ＰＳを出力するとともに、初段のパルス信号生成部ＰＧＣ（ｉ，０）に対してパケット伝送用信号ＤＴおよびＳＴを出力する。
【０１２０】
図１６は、本発明の第６の実施形態に係るパルス信号生成部ＰＧＣ（ｉ，ｊ）の構成の一例を示すブロック図である。
パルス信号生成部ＰＧＣ（ｉ，ｊ）は、パケット信号処理部１２と、計数部５と、比較部６と、パルス信号出力部７と、電流出力部８と、ＡＮＤ回路１０とを有する。ただし、図７と図１６の同一符号は同一の構成要素を示す。
パケット信号処理部１２は、本発明のパケット信号処理手段の一実施形態である。
【０１２１】
パケット信号処理部１２は、たとえば、ＤＳ−ＬＩＮＫ方式によって符号化されたパケット伝送用信号ＤＴおよびＳＴを入力し、これを復号化して、データ信号およびクロック信号を再生する。そして、再生したデータ信号の中からパケット信号を抽出し、抽出したパケット信号に含まれる識別情報に応じて、このパケット信号を受信するか否か決定する。たとえば、パケット信号に含まれる識別情報が予め割り当てられた識別情報と一致した場合に、パケット信号の受信を決定する。受信が決定されると、この受信パケット信号から、比較部６に供給する１６×４ビットのパルス指定信号や、計数部５において計数値の初期化に用いられるラッチ信号Ｓ＿ＬＡＴ、ＡＮＤ回路１０においてパルス列ＰＳとの論理積が演算されるイネーブル信号ＤＥを抽出する。
また、パケット信号処理部１２は、たとえば、パケット伝送用信号ＤＴおよびＳＴから復号化したデータ信号およびクロック信号を、再びＤＳ−ＬＩＮＫ方式によって符号化し、次段のパルス信号生成部へ出力する。
【０１２２】
上述した構成を有する図１５に示す表示装置によれば、図６に示す表示装置において制御部１Ａからパルス信号生成部ＰＧＡ（ｉ，ｊ）に供給されるイネーブル信号ＤＥ、パルス指定信号ＤＰおよびラッチ信号Ｓ＿ＬＡＴが、何れも制御部１２Ｃにおいてパケット化されて、パルス信号生成部ＰＧＣ（ｉ，０）〜ＰＧＣ（ｊ，３９）に供給される。制御部１Ｃでは、パケット信号処理部１２においてパケット信号から再生されるこれらの信号とパルス列ＰＳとが図８や図１０に示すタイミングチャートと同等なタイミング関係を有するように、パケット信号（ＤＴ，ＳＴ）およびパルス列ＰＳが生成される。したがって、図１５に示す表示装置においても、図６に示す表示装置と同様に、共通のパルス列ＰＳからパルス信号生成部ごとに一部のパルスを選択して計数部５に計数させることが可能であり、パルス指定信号のデータ長を抑えることができる。
【０１２３】
なお、本発明は上述した実施形態に限定されない。
たとえば、上述した実施形態では、制御部からパルス信号生成部へ制御信号を伝送する方式として、縦続接続されたパルス信号生成部の初段から終段に向かって１ビットまたは複数ビットの信号を順次シフトさせる方式や、パケット化した制御信号をＤＳ−ＬＩＮＫ方式などの高速な符号化方式を用いて伝送する方式が説明されているが、本発明はこれらの例に限定されない。たとえば、ＣＰＵと周辺装置とのインターフェースとして一般的に用いられているデータ・バスとアドレス・バスとを用いた方式など、他の種々の信号伝送方式を用いても良い。
【０１２４】
また、上述した実施形態では、パルス信号生成部において、入力されるパルス列のそれぞれのパルスの中から、パルス指定信号で指定される特定のパルスの到来を判定する際に、計数部におけるパルス列の計数値が用いられているが、本発明はこれに限定されない。
すなわち、パルス列中の特定のパルスを指定する方法として、上述した実施形態のようにパルスの計数値を用いる方法の他に、たとえば、パルスの振幅やパルスの幅に関する情報を用いて、パルスを指定しても良い。
パルス振幅でパルスを特定する方法では、たとえば、入力されるパルスの振幅をＡ／Ｄコンバータなどを用いてデジタル信号に変換し、これとパルス指定信号とを比較部によって比較することにより、パルス指定信号で指定される特定のパルスが到来したか否かを判定し、パルス信号出力部の出力パルスのレベルを反転させても良い。
また、パルス幅でパルスを特定する方法では、たとえば、入力されるパルスのパルス幅をカウンタなどを用いてデジタル信号に変換し、これとパルス指定信号とを比較部によって比較することにより、パルス指定信号で指定される特定のパルスが到来したか否かを判定し、パルス信号出力部の出力パルスのレベルを反転させても良い。
上述の実施形態においては、２５６階調、1つのパルス信号生成部の出力が１６チャンネルのものを例示したが、本発明はこれらに限定されるものではなく、その他の階調、出力チャンネル数に変更できることは云うまでもない。また、表示装置の表示サイズも任意に選択できる。
また、上述の例では、同時に又は順次に複数のＬＥＤがＯＮした後に、階調に応じて各ＬＥＤのＯＦＦのタイミングを制御するものとしたが、任意のタイミングで複数のＬＥＤがそれぞれＯＮし、各ＬＥＤが同時に又は順次にＯＦＦするように制御してもよい。
【０１２５】
図１に示す表示装置では、４本の水平ラインを時分割で駆動する例が説明されているが、本発明において時分割数は任意である。たとえば、水平ライン選択部を省略し、水平ラインの時分割動作が行われないようにしても良い。
上述の実施形態においては、ＬＥＤを用いた表示装置を例に挙げて本発明を説明したが、本発明はＬＥＤ表示装置に限定されず、液晶表示装置、ＰＤＰ（プラズマ・ディスプレイ・パネル）表示装置などの階調データを扱う表示装置全般に適用可能である。
【０１２６】
【発明の効果】
本発明によれば、簡易な構成でありながら、パルス幅を設定するために伝送しなければならない情報の量を削減することができるパルス信号生成回路を提供できる。また、そのようなパルス信号生成回路を有する簡易な構成の表示装置を提供できる。また、表示装置における制御回路（制御部）側のみを変更することで、表示精度（resolution）を任意に制御でき得る。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る表示装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【図３】本発明の第１の実施形態に係るパルス信号生成部の構成の一例を示すブロック図である。
【図４】図２に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【図５】制御部からパルス信号生成部へ供給されるパルス列と、各出力チャンネルのパルス信号とのタイミング関係の一例を示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【図７】本発明の第２の実施形態に係るパルス信号生成部の構成の一例を示すブロック図である。
【図８】本発明の第２の実施形態に係る、図６に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【図９】本発明の第２の実施形態に係るパルス信号生成部の変形例の要部を示すブロック図である。
【図１０】本発明の第３の実施形態に係る、図６に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【図１１】本発明の第４の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【図１２】本発明の第４の実施形態に係るパルス信号生成部の構成の一例を示すブロック図である。
【図１３】本発明の第４の実施形態に係る、図１０に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【図１４】本発明の第５の実施形態に係る、図１０に示す表示装置の各信号のタイミング関係の一例を示すタイミングチャートである。
【図１５】本発明の第６の実施形態に係る表示装置において、１本の水平ラインに対応する構成を抜き出して示したブロック図である。
【図１６】本発明の第６の実施形態に係るパルス信号生成部の構成の一例を示すブロック図である。
【図１７】単階調型のＬＥＤドライバを用いて構成されたＬＥＤ表示装置の構成の一部を示すブロック図である。
【図１８】図１７に示すＬＥＤ表示装置において、ＬＥＤドライバの各出力端子に対応して設定されるオン／オフ制御信号のビット値と、各出力端子からＬＥＤに流れる電流波形とを図解した図である。
【図１９】ＰＷＭ階調制御型のＬＥＤドライバを用いて構成されたＬＥＤ表示装置の構成の一部を示すブロック図である。
【図２０】図１９に示すＬＥＤ表示装置の各信号のタイミング関係を示すタイミングチャートである。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ…制御部、２＿０〜２＿１１９…水平ライン選択部、ＰＧ（ｉ，ｊ），ＰＧＡ（ｉ，ｊ），ＰＧＢ（ｉ，ｊ），ＰＧＣ（ｉ，ｊ）…パルス信号生成部、ＤＡ０〜ＤＡ１１９…ダイオードアレイ、３，４，８…信号保持部、５…計数部、６…比較部、７…パルス信号出力部、９，１０…ＡＮＤ回路

Claims (3)

1. 表示素子をＰＷＭ方式で駆動するため、複数のパルス信号を生成するパルス信号生成回路であって、
   入力されるパルス列のそれぞれのパルスのうち、パルス入力の許可を示すイネーブル信号が与えられた場合に入力されるパルスの到来を、当該パルスを特定する情報とともに通知するパルス到来通知手段と、
   生成すべき上記パルス信号のそれぞれに対するパルス指定信号を入力し、上記パルス指定信号において指定されたパルスが到来したか否かを、上記パルス到来通知手段の通知に基づいて上記パルス信号ごとに判定するパルス到来判定手段と、
   上記指定されたパルスが上記パルス到来判定手段において到来したと判定されたパルス信号の出力レベルを、当該パルスの到来に同期して反転させるパルス信号出力手段と、
   入力されるクロック信号に同期して、第１の入力端子に入力される信号を保持し、保持した信号を前記第１の出力端子へ出力する第１の信号保持手段と、
   上記クロック信号に同期して、第２の入力端子に入力される信号を保持し、保持した信号を第２の出力端子へ出力する第２の信号保持手段と、
   入力されるラッチ信号に同期して、上記第２の信号保持手段に保持された信号を保持する第３の信号保持手段と、
   上記クロック信号と上記パルス列との所定の論理演算の結果を上記ラッチ信号として出力する論理演算手段と、
   を有し、
   上記クロック信号は、上記パルス列と上記所定の論理演算を行った結果が所定の周期に１度上記ラッチ信号となるクロックパルスを含んでおり、
   上記パルス到来通知手段は、上記第１の信号保持手段に保持された信号を上記イネーブル信号として入力し、
   上記パルス到来判定手段は、上記第３の信号保持手段に保持された信号を上記パルス指定信号として入力する、
   パルス信号生成回路。
2. 上記パルス到来通知手段は、上記パルス列のそれぞれのパルスのうち、パルス入力の許可を示す上記イネーブル信号が与えられた場合に入力されるパルスを計数し、上記論理演算手段の演算結果に応じて当該計数結果を初期化し、
   上記パルス到来判定手段は、上記パルス指定信号と上記パルス到来通知手段の計数結果とを比較し、当該比較結果に応じて、上記指定されたパルスの到来を判定する、
   請求項１に記載のパルス信号生成回路。
3. 入力されるパケット信号に含まれる識別情報に応じて、当該パケット信号を受信するか否か決定し、受信を決定した場合、当該パケット信号から上記イネーブル信号および／または上記パルス指定信号を抽出するパケット信号処理手段を有する、
   請求項１に記載のパルス信号生成回路。

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