KR100431532B1

KR100431532B1 - 평면표시장치 및 그 구동방법

Info

Publication number: KR100431532B1
Application number: KR10-2001-0034741A
Authority: KR
Inventors: 박태광; 이근명
Original assignee: 레디스 테크놀로지 인코포레이티드
Priority date: 2001-06-19
Filing date: 2001-06-19
Publication date: 2004-05-14
Also published as: KR20020096340A; WO2002103668A1

Abstract

본 발명은 디스플레이 특성을 변화시키지 않으면서 회로적 구성을 간략화하여 칩 사이즈를 최소화할 수 있는 평면표시장치 및 그 구동방법을 제공하기 위한 것으로서, 본 발명의 평면표시장치는 복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 수단과, 소정의 직교함수와 상기 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 수단과, 상기 산출된 전압을 상기 칼럼 라인에 인가하는 수단을 포함하여 구성되고, 본 발명의 평면표시장치의 구동방법은 복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 제 1 스텝과, 소정의 직교함수와 상기 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 제 2 스텝과, 상기 산출된 전압을 상기 칼럼 라인에 인가하는 제 3 스텝을 포함하여 이루어지는 것을 특징으로 한다.

Description

평면표시장치 및 그 구동방법{FLAT PANEL DISPLAY DEVICE AND METHOD FOR DRIVING THE SAME}

본 발명은 표시(Display) 장치에 관한 것으로, 특히 평면표시장치 및 그 구동방법에 관한 것이다.

패시브 매트릭스(Passive Matrix) 액정표시장치인 STN LCD 모듈은 도 1에 도시된 바와 같이, 열(Row) 방향으로 배치된 복수개의 열 방향 전극(Row Electrode)(이하에서 "스캔 라인(Scan line)"이라 함)(S₁, S₂, S₃,...S_i,...,S_N)들 및 상기 스캔 라인들과 교차하는 행(column) 방향으로 형성된 복수개의 행방향 전극(Column Electrode)(이하에서 "칼럼 라인(Column line)"이라 함)(C₁, C₂, C₃,...C_j,...,C_N)들로 구성된 LCD 패널(1)과, 상기 각각의 스캔 라인(S₁, S₂, S₃,...S_i,...,S_N)으로 구동전압을 인가하는 스캔 드라이버(Scan driver)(3)와, 상기 칼럼 라인(C₁, C₂, C₃,...C_j,...,C_N)으로 구동전압을 인가하는 칼럼 드라이버(Column driver)(5)로 구성된다.

상기 각 스캔 라인과 칼럼 라인의 교차에 의해 정의되는 픽셀 영역(Pixel region)에는 픽셀 전극(Pixel Electrode)이 형성되며, 각각의 픽셀 전극(Pixel Electrode)은 상기 스캔 라인과 칼럼 라인이 교차하는 부분으로 인가되는 양단 전압에 의해 액정의 빛 투과도가 바뀌게 되어 흑색(Black), 백색(White) 혹은 회색(Gray)을 표시하게 된다.

이와 같은 STN LCD는 1프레임(Frame)을 표시하기 위해서는 전체 픽셀에 각각의 양단 전압을 인가해야 하는데, 일반적으로 알려진 순차 구동 방법(Sequential Driving Method)에서는 복수의 스캔 라인들을 하나씩 순차적으로 선택하고, 선택된 스캔 라인에 해당하는 픽셀의 데이터 값을 칼럼 라인을 통해 인가하며, 이와 같은 표시를 반복적으로 수행하여 각 픽셀의 RMS(Root Mean Square)값을 유지하게 되고, 따라서 일정한 형태의 화면을 표시할 수가 있다.

이와 같은 순차 구동방법은 한 화면에 표시되어질 데이터의 크기가 크고, 동영상(Moving Picture)과 같이 디스플레이 데이터가 빠르게 변경되어야 하는 경우에 사용되는 대화면 고속응답 액정을 구동하기에는 어려움이 있다. 즉, 순차 구동 방법으로 대화면 고속응답 액정을 구동하기 위해서는 High-amplitude short pulse 형태의 구동전압이 필요하게 되는데, 이는 LCD 패널의 밝기가 일정하지 않는 이른 바, 프레임반응현상(Frame response phenomenon)이 발생하기 때문이다.

이와 같이 순차 구동방법에 의한 프레임반응현상을 방지하기 위해서는 일정한 주파수로 연속적으로 인가되는 스캔라인의 전압 크기를 임의의 주파수 신호가 인가되는 칼럼 라인의 전압 크기에 비해 크게 설정하여 픽셀 양단에 걸리는 전압에 대해 스캔 라인의 전압이 칼럼 라인의 전압보다 우위에 있도록 하고, 스캔 라인의 듀티(Duty)를 더 크게 하는 등의 방법이 필요하게 되는데, 이를 만족시키기 위해 제안된 것이 멀티 라인 어드레싱 방법(Multi Line Addressing Method : MLA)이다.

참고로, STN모듈의 LCD에서 좋은 화질을 얻기 위해서는 다음의 몇 가지를 고려하여야 한다.

첫째, 스캔 라인을 선택하는 신호의 폭 및 주파수는 전술한 프레임반응현상을 제거하기 위해 매우 중요한 팩터(factor)이므로 신중한 제어가 필요하다.

둘째, 화면 패턴에 따라 투과율의 차이가 작어야 한다. 즉 RMS가 일정해야 한다.

셋째, 1프레임 내에서 스캔 라인의 주파수가 동일해야 한다. 만일 주파수가 동일하지 않은 상태에서 MLA방식을 사용하였을 경우에는 선택된 첫 번째 스캔 라인과 마지막 번째 스캔 라인의 주파수 차이에 의해 수평한 방향으로 줄무늬 현상이 일어나기 때문이다.

넷째, 스캔 라인에 인가되는 전압이 칼럼 라인에 인가되는 전압에 비해 커야 한다. 이는 픽셀에 인가되는 신호의 주파수가 칼럼 라인으로 인가되는 데이터 전압 보다는 스캔 라인으로 인가되는 구동신호에 우세하도록 하여 스캔 라인의 주파수만 일정하면 패턴 데이터에 관계없이 투과율이 일정해지도록 하기 위함이다.

다섯째, 스캔 라인의 수가 매우 큰 경우, 칼럼 라인의 라인저항을 고려하여야 한다. 이는 칼럼 라인에 연결된 픽셀들 중 첫 번째 픽셀에 인가되는 데이터 신호에 비해 마지막 번째 픽셀에 인가되는 데이터 신호의 왜곡이 심해져 스캔 라인의 수가 증가할 경우 콘트라스트(contrast)가 저하되기 때문이다.

한편, 전술한 멀티 라인 구동방법은 순차 구동방법의 대안으로 제안된 것이며, 이 구동방법에 따르면 복수의 스캔 라인들이 동시에 선택되어 그 라인들에 해당하는 픽셀들이 동시에 표시되므로 동일한 프레임(Frame) 기간동안 여러 번 반복적으로 표시할 수가 있다. 이는 스캔 라인들의 유효 듀티 사이클을 증가시키는 효과가 있다.

다시 말하면, 1프레임 내에서 각각의 스캔 라인이 동일한 유효 RMS 값을 갖도록 직교함수 신호들을 소정 개수의 스캔 라인에 동시에 인가한다.

도 2는 전술한 멀티 라인 구동방법을 위한 열 직교함수(Row Orthogonal Function)의 예를 보여주는 것으로 24×24 픽셀의 패널을 구동하기 위해 4라인을 동시에 구동하는 직교 매트릭스를 사용한 경우이다.

도 2에서 스캔 라인들에 인가되는 전압 레벨은 순차 구동방법에서처럼 해당화소의 데이터 유무에 따라 정해지는 것이 아니라 다시 계산되어야 한다. 즉, 복수의 스캔 라인(4-라인)들이 동시에 선택되므로 이를 반영한 새로운 스캔 라인들에 인가될 전압 레벨을 계산하여 인가하여야만 원래의 데이터를 표시할 수 있다.

한편, 도 3a 및 도 3b는 칼럼 라인을 통해 인가되는 데이터의 패턴 형태(패턴 데이터)를 열 직교함수와 미스매치 넘버(Mismatch number)를 이용하여 구한 것을 도시한 것이다.

여기서, 미스매치 넘버는 Fi(t)가 "1" 혹은 "-1"인 경우에 한하여 계산되며, j=1이고 t=1인 경우의 미스매치 넘버는 열 직교함수 신호와 행 패턴 데이터를 1≤i≤4에 대해 비교하여 각각의 미스매치 넘버를 더하여 계산한다(아래 표 참조).

이와 같은 방법으로 전체 미스매치 넘버(mismatch number)를 계산할 수 있으며, 4-라인 동시 구동방법을 사용하였기 때문에 미스매치 넘버는 0≤mismatch number≤4의 범위에 있다. 이때, 0∼4 각각의 미스매치 넘버에 대해 선택되는 칼럼 라인에 인가되는 전압은 다음의 표와 같이 할당된다.

여기서, 스캔 라인들에 인가되는 직교함수 신호를 Fi(t), 칼럼 라인들에 인

가되는 신호를 GIj(t)라고 하면, 액정 양단에 걸리는 전압 UIj는, UIj(t)=Fi(t)-GIj(t)가 되고, 이때의 RMS 값(UIj)은 도 4와 같다.

한편, 스캔 라인에 인가되는 신호 Fi(t)는 직교함수 특성을 가져야 하므로 아래와 같이 계산된다.

즉, 픽셀의 온/오프 RMS 비율인 선택비(Selection Ratio) R은 R=U_ON/U_OFF로서 상기 R 값이 최대가 되기 위한 GIj(t)의 상수 값 c=1/sqrt(N)이 되어

U_Ij=F_i(t)-G_Ij(t)

직교함수는

이와 같은 방법을 이용하는 칼럼 드라이버(Column Driver)를 회로적으로 구성하면 도 5와 같은 블록 다이아그램으로 나타낼 수 있다.

도 5는 종래 기술에 따른 칼럼 드라이버의 블록 다이아그램을 도시한 것으로서, 디스플레이 하고자 하는 데이터를 저장하는 RAM(51)과, 데이터 래치부(53)와,XOR부(55)와, 디코더부(57)와, 출력 래치부(59)와, 레벨 쉬프터부(61) 및 전압 선택부(63)로 구성된다.

이와 같은 종래 칼럼 드라이버에 의하면, 상기 RAM(51)은 디스플레이 될 1프레임의 데이터를 저장하며, 스캐닝(Scanning)시 스캔 어드레스(Scanning address)를 순차적으로 증가시켜 전체 칼럼 라인에 대해 데이터를 출력한다.

상기 데이터 래치부(53)는 상기 RAM(51)에서 출력되는 4-라인분의 데이터를 저장하여 칼럼 라인에 인가될 신호를 계산한다.

상기 XOR부(55)는 열 직교함수(Row Orthgonal Function)(Fi(t))와 상기 데이터 래치부(53)에 래치된 4-라인의 패턴 데이터와의 미스매치(Mismatch) 여부를 계산하여 디코더부(57)로 출력한다.

상기 디코더부(57)는 상기 XOR부(55)에서 출력되는 직교함수와 4-라인의 패턴 데이터와의 미스매치 결과를 디코딩(decoding)하여 전체 미스매치 넘버(mismatch number)를 구하고 그 결과를 출력 래치부(59)로 출력한다.

상기 출력 래치부(59)는 상기 디코더부(57)에서 디코딩된 미스매치 넘버를 저장하고, 상기 레벨 쉬프터부(61)는 출력 래치부(59)에 래치된 최종 결과를 출력하며, 전압 선택부(63)는 레벨 쉬프터부(61)에서 출력되는 최종 결과에 따라 5가지의 전압 레벨 중 한 가지 레벨을 선택한다.

이에 도 5에 도시된 각각의 구성블록을 보다 상세하게 설명하면 다음과 같다.

도 6은 RAM(51)의 세부 구성도로서, 상기 RAM(51)은 스캔 어드레스(scanaddress)가 변할 때마다 선택된 칼럼 라인으로 인가될 데이터가 동시에 출력되는 구조이며, 4번의 스캐닝(Scanning)으로 필요로 하는 4-라인 데이터를 출력시키는 구조이다.

한편, 도 7은 데이터 래치부(53)의 세부 구성도로서, 상기 RAM(51)으로부터 출력된 각 스캔 라인들로 인가될 데이터가 클럭신호(CK1∼CK4)에 동기되어 각 래치에 저장된다. 이때 데이터 래치부(53)를 구성하는 각각의 래치(Latch)는 4-라인의 데이터를 저장하여야 하므로 4×스캔 라인의 수에 해당하는 만큼의 래치가 사용된다.

도 8은 도 5의 XOR부(55), 디코더부(57), 출력 래치부(59), 레벨 쉬프터부(61) 및 전압 선택부(63)의 세부 구성도로서, XOR부(55)는 직교함수 신호인 Fi(t)와 디스플레이 데이터 (Iij)의 미스매치를 계산하기 위한 블록이다.

이때, XOR부(55)는 4-라인을 동시에 계산하여야 하므로 4개의 XOR가 칼럼 라인의 수만큼 구성되어야 하며, 디코더부(57)는 각각의 라인에 대한 미스매치 결과를 더하여 미스매치 결과를 계산한다. 이때, 상기 디코더부(57)는 4비트 입력/3비트 출력을 갖는 디코더들로 구성된다.

상기 출력 래치부(59)는 상기 디코더부(57)에서 계산된 미스매치 결과를 래치클럭신호(LCK)에 동기시켜 래치하며, 미스매치 결과의 수가 0∼4까지이므로 레벨 쉬프터부(61)는 3비트(bits)의 레벨 쉬프터가 사용된다.

그리고 전압 선택부(63)는 레벨 쉬프터부(61)에서 출력되는 결과에 상응하여 5가지의 레벨(+Vx2, +Vx1, Vc, -Vx1, -Vx2) 중 하나의 전압 레벨을 선택한다.

따라서, 전체적으로 보면, 디스플레이 데이터를 저장하고 있는 RAM(51)에서 최종적으로 칼럼 라인으로 인가되기까지는 4비트의 데이터 래치들로 구성된 데이터 래치부(53)와, 4비트의 XOR들로 구성된 XOR부(55), 4비트 입력 및 3비트 출력의 디코더들로 구성된 디코더부(57), 3비트의 출력(I0,I1,I2)의 래치들로 구성된 출력 래치부(59), 3비트 입력 및 3비트 출력의 레벨 쉬프터들로 구성된 레벨 쉬프터부(61) 및 5가지 레벨의 전압 중 하나를 선택하는 전압 선택부(63) 등이 필요하다.

참고로, 도 9는 디코더부에서 계산된 미스매치 결과를 표로 나타낸 것이며, 도 10은 종래 기술에 따른 타이밍 다이아그램을 도시한 것이다.

도 10에서 시스템 클럭신호(System clock)에 동기 되어 프레임 스타트(frame star) 신호가 발생하면, 그 시점부터 새로운 프레임 데이터를 출력하는 과정이 시작된다. 디스플레이 데이터를 저장하고 있는 RAM부(51)의 스캔 라인을 선택하는 스캔 어드레스는 상기 프레임 스타트 신호의 라이징(Rising) 타이밍에서부터 첫 번째 스캔 어드레스인 "0"이 시작되며 시스템 클럭신호의 폴링(Falling) 타이밍에 동기되어 카운트 하여 마지막 스캔 어드레스까지 카운트를 반복한다.

이러한 스캔 어드레스에 따라 상기 RAM(51)에서 디스플레이 데이터가 시스템 클럭신호의 라이징 타이밍에 동기되어 출력되면 데이터 래치부(53)에 데이터를 래치하기 위한 클럭신호 CK1∼CK4가 발생하고, 상기 클럭신호(CK1-CK4)에 동기되어 상기 RAM(51)에서 출력되는 디스플레이 데이터를 데이터 래치부(53)에 차례로 저장한다.

마지막 4번째 라인의 데이터가 저장된 후에 비로소 한 블록(block)의 데이터가 만들어지며 각 블록별로 만들어지는 직교함수 신호인 Fi(t) 신호 사이에서 미스매치 넘버가 계산된 후, 그 결과가 클럭신호(LCK)에 동기되어 출력 래치부(59)에 저장되어 최종적으로 미스매치 넘버가 계산되고 그 결과에 따라 칼럼 라인으로 인가될 전압 레벨이 전압 선택부(63)에 의해 선택된다.

그러나 상기와 같은 액정표시장치는 다음과 같은 문제점이 있었다.

디스플레이 데이터를 저장하고 있는 RAM에서 최종적으로 칼럼 라인으로 데이터가 출력되기까지 4비트의 데이터 래치들로 구성된 데이터 래치부, 4비트 입력/4비트 출력의 XOR들로 구성된 XOR부, 4비트 입력/3비트 출력의 디코더들로 구성된 디코더부, 3비트 입력/3비트 출력의 래치들로 구성된 출력 래치부, 3비트 출력의 레벨 쉬프터 및 5-레벨 선택용 전압 선택부 등이 필요하기 때문에 이와 같은 구성요소들을 실제 회로로 구현할 경우에는 칩 사이즈가 매우 커지게 되는 문제점이 있었다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로서, 디스플레이 특성을 변화시키지 않으면서 회로적 구성을 간략화하여 칩 사이즈를 최소화할 수 있는 평면표시장치 및 그 구동방법을 제공하는데 그 목적이 있다.

도 1은 패시브 매트릭스 STN LCD 모듈의 구성도

도 2는 종래 기술에 따른 멀티 라인 구동방법을 위한 열 직교함수(Row Orthogonal Function)의 예를 보여주는 도면

도 3a 및 3b는 종래 칼럼 라인을 통해 인가되는 데이터의 패턴 형태(패턴 데이터)를 열 직교함수와 미스매치 넘버(Mismatch number)를 이용하여 구한 것을 도시한 도면

도 4는 종래 기술에 따른 픽셀의 RMS값을 보여주는 도면

도 5는 종래 기술에 따른 칼럼 드라이버의 블록 다이아그램

도 6은 도 5에 도시된 RAM의 구성도

도 7은 도 5에 도시된 데이터 래치부의 세부 구성도

도 8은 도 5의 부분적 세부 구성도

도 9는 종래 디코더부에서 계산된 미스매치 결과를 표로 나타낸 도면

도 10은 종래 기술의 구동방법을 설명하기 위한 타이밍 다이아그램

도 11은 본 발명에 따른 열 직교함수의 예를 보여주는 도면

도 12a 및 12b는 본 발명에 따른 직교함수를 이용한 미스매치 넘버를 계산하는 방법을 보여주는 도면

도 13은 본 발명에 따른 픽셀의 RMS값을 도시한 도면

도 14는 본 발명 제 1 실시예에 따른 칼럼 드라이버의 블록 다이아그램

도 15는 도 14의 데이터 래치부의 세부 구성도

도 16은 도 14의 부분적 세부 구성도

도 17은 본 발명 제 1 실시예에 따른 칼럼 드라이버의 구동방법을 설명하기 위한 타이밍 다이아그램

도 18은 본 발명 제 2 실시예에 따른 칼럼 드라이버의 블록 다이아그램

도 19는 본 발명의 제 2 실시예에 따른 메모리부의 구성도

도 20은 도 18의 부분적 세부 구성도

도 21은 본 발명 제 2 실시예에 따른 칼럼 드라이버의 구동방법을 설명하기 위한 타이밍 다이아그램

도 22는 본 발명 제 3 실시예에 따른 메모리부의 구성도

도 23은 본 발명 제 4 실시예에 따른 메모리부 및 먹스회로부의 상세 구성도

도면의 주요부분에 대한 부호의 설명

1 : LCD 패널 3 : 스캔 드라이버

5 : 컬럼 드라이버

51 : RAM 53, 103 : 데이터 래치부

55, 105 : XOR부 57, 107 : 디코더부

59, 109 : 출력 래치부 61, 111, 411 : 레벨 쉬프터부

63, 113 : 전압 선택부 101, 201, 301, 401 : 메리부

상기의 목적을 달성하기 위한 본 발명의 평면표시장치는 복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 수단과, 소정의 직교함수와 상기 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 수단과, 상기 산출된 전압을 상기 칼럼 라인에 인가하는 수단을 포함하여 구성되고, 본 발명의 평면표시장치의 구동방법은 복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 제 1 스텝과, 소정의 직교함수와 상기 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 제 2 스텝과, 상기 산출된 전압을 상기 칼럼 라인에 인가하는 제 3 스텝을 포함하여 이루어지는 것을 특징으로 한다.

이와 같은 본 발명의 평면표시장치는 스캔 라인(Scan line)들을 선택하기 위한 스캔 드라이버(Scan driver)와 칼럼 라인(Column line)들에 디스플레이 데이터를 출력하는 칼럼 드라이버(Column driver)로 구성된 STN LCD에 있어서, 복수의 칼럼 라인을 동시에 구동하여 디스플레이 듀티를 개선하기 위한 멀티라인 구동방법을 개선함으로써 칼럼 드라이버를 회로로 구현함에 있어서 회로적 구성을 간략화하고 그로 인해 칩 사이즈를 감소시키는데 특징이 있다.

이하, 첨부된 도면을 참조하여 본 발명의 평면표시장치 및 그 구동방법에 대한 바람직한 실시형태를 설명하면 다음과 같다.

제 1 실시예

도 11은 본 발명 제 1 실시예에 따른 직교함수의 예를 보여주는 것으로, 4-라인 동시 선택 직교함수(Orthogonal function)를 나타내고 있는 종래 기술(도 2 참조)과 비교하여 3라인 + 1가상 라인(Virtual line)을 동시에 구동함을 보여준다.

참고적으로, 도 11은 3라인 + 1가상라인(Virtual line)을 동시에 구동하기위하여 패널의 스캔 라인으로 인가되는 데이터를 나타낸 것으로서, 각각의 블록(Block 1∼Block 8)은 3개의 스캔 라인(Scan line)과, 1개의 가상 라인(Virtual line)으로 인가될 데이터들로 구성된다.

도 11에 의하면, 패널의 열(Row) 방향으로 배치된 스캔 라인(Scan line)의 수는 실제 스캔 라인의 수(24라인)와 가상 라인의 수(8라인:V1∼V8)를 합한 총 32개임을 알 수 있다. 따라서, 1프레임 내에서 스캔 라인으로 인가되는 스캔 신호의 동작 시간도 직교함수의 특성을 만족시키기 위해 32구간으로 증가되었다.

도 12a 및 도 12b는 본 발명에 따른 직교함수를 이용한 미스매치 넘버를 계산하는 방법을 보여주는 것으로서, 각 가상 라인(Virtual line)에 인가되는 데이터는 미스매치 넘버를 종래 4-라인 MLA방식의 5가지(0∼4)에서 아래의 표와 같이 "0"은 "1"로, "2"는 "3"으로 변경하여 전체 미스매치 경우의 수를 "1", "3"의 두 가지로 만들어 회로의 크기를 줄인다.

참고로, 도 13은 도 12와 같은 방법을 이용하여 각 픽셀의 RMS값을 계산한 결과를 도시한 것이다.

한편, 도 14는 본 발명에 따른 칼럼 드라이버의 블록 다이아그램을 도시한

것이다.

도 14에 도시한 바와 같이, 패턴 데이터를 저장하고 있는 메모리부(101)와, 상기 메모리부(101)에서 출력되는 3-라인분의 데이터를 저장하는 데이터 래치부(103)와, 직교함수 신호인 Fi(t)와 상기 패턴 데이터 Iij와의 미스매치 넘버를 계산하는 XOR부(105)와, 각 라인의 미스매치 결과를 디코딩하는 디코더부(107)와, 디코더부(107)에서 디코딩된 결과를 래치클럭신호(LCK)에 동기시켜 저장하는 출력 래치부(109)와, 상기 출력 래치부(109)에 래치된 데이터를 출력하는 레벨 쉬프터부(111)와, +Vx1과 -Vx1의 두 가지 레벨의 전압중 어느 하나를 선택하는 전압 선택부(113)로 구성된다.

여기서, 상기 디코더부(107)는 각 라인의 미스매치 결과를 디코딩하고, 그 결과가 "0"이면 "1"로, "2"이면 "3"으로 변경시켜 준다.

도 15는 도 14의 데이터 래치부의 세부 구성도이다.

참고로, 종래 기술에 따른 데이터 래치부는 4-라인의 데이터를 저장하여야 하나, 본 발명 제 1 실시예에 따르면 종래에 비해 1라인이 줄어든 3-라인의 데이터만 저장하면 되므로 데이터 래치부(103)를 구성하는 래치의 수도 3×칼럼 라인의 수에 상응하는 개수만 있으면 된다.

즉, 종래 기술에 따른 4-라인 동시 구동방법의 경우, 데이터 래치부를 구성하는 래치의 수는 4×칼럼 라인의 수에 상응하는 개수를 갖는 반면에, 본 발명의 제 1 실시예에 따르면 데이터 래치부(103)를 구성하는 래치의 수를 현저하게 감소시킬 수가 있다.

한편, 도 16은 도 14에 도시된 XOR부(105)에서 전압 선택부(113)까지의 구성을 보다 구체적으로 도시한 것으로, 도면에 도시한 바와 같이, XOR부(105)는 3비트로 구성되어 있음을 보여준다. 이는 전단의 데이터 래치부(103)에서 비교되는 데이터의 라인 수가 3-라인으로 종래에 비해 1라인이 줄어들었으므로 그에 상응하여 XOR부(105)도 종래에 비해 1비트가 줄어든 3비트로 구성한다.

따라서, 본 발명의 제 1 실시예에 따른 디코더부(107) 역시 XOR부(105)로부터 출력되는 3비트 데이터를 입력으로 하여 1비트의 결과값을 출력하면 된다(아래 표 참조). 참고로, 종래 기술에 따른 디코더부는 도 9에 도시된 바와 같이, 입력 4비트에 출력이 3비트이다.

이와 같이, 디코더부(107)의 출력이 1비트이므로 그 출력을 래치하는 출력 래치부(109)를 구성하는 래치의 수도 종래 3×칼럼 라인의 수에 상응하는 개수에서 1×칼럼 라인의 수에 상응하는 개수만큼으로 줄어든다.

마찬가지 이유로, 레벨 쉬프터부(111)도 1비트×칼럼 라인의 수에 상응하는

개수의 레벨 쉬프터로 구성되며, 최종적인 전압 선택부(113)는 +Vx1과 -Vx1의 두레벨 중 하나의 레벨을 선택하면 되므로 도 5에 도시된 종래와 비교하여 그 구성이 매우 간단해짐을 알 수 있다.

예를 들어, 본 발명의 제 1 실시예에 따른 전압 선택부(113)는 미스매치 넘버가 "1"이면 -Vx1을 선택하여 출력하고, "3"이면 +Vx1을 선택하여 출력하므로 -Vx2, -Vx1, Vc, +Vx1, +Vx2의 5가지 레벨 중에서 선택하는 종래에 비해 전압 선택부(113)의 구성을 간략화할 수 있다.

이와 같은 본 발명의 제 1 실시예에 따른 칼럼 드라이버의 동작을 도 17에 도시된 타이밍 다이아그램을 참조하여 설명하면 다음과 같다.

도 17에 도시한 바와 같이, 시스템 클럭(System clock) 신호에 동기되어 프레임 스타트(frame start) 신호가 발생하면 그 시점부터 첫 번째 스캔 라인의 어드레스에서부터 마지막번째 스캔 라인의 어드레스까지 카운트되고, 이에 따라 메모리부(101)에 저장된 디스플레이 데이터가 상기 시스템 클럭신호의 라이징(Rising) 타이밍에 동기되어 출력된다. 상기 데이터는 다시 데이터 래치 클럭신호(CK1∼CK3)에 의해 데이터 래치부(103)에 래치되며, 클럭신호 CK3의 폴링(falling) 타이밍 이후의 데이터가 각 블록(block)의 데이터가 된다. 이때, 상기 각 블록의 수는 다음과 같이 계산된다.

즉, N(실제 스캔 라인의 수)/3 = Nv(실제 스캔 라인의 수+가상 라인의 수)/4가 된다.

이후, 각 블록의 데이터와 직교함수 신호인 Fi(t) 사이의 미스매치 넘버가 계산되고 그 결과값은 클럭신호(LCK)에 동기되어 출력 래치부(109)에 "0"과 "1"의1비트 데이터로 저장된 후, 전압 선택부(113)를 거쳐 출력된다.

이와 같은 본 발명의 제 1 실시예에 따른 칼럼 드라이버를 이용한 멀티라인 구동방법을 종래와 비교하면 실제 회로 구현시 다음과 같은 칩 사이즈의 감소 효과를 얻을 수 있다.

먼저, 도 7에 도시된 바와 같이, 종래 기술은 디스플레이 데이터를 저장하는 RAM()이 4-라인씩 데이터를 출력하므로 데이터 래치부는 4-라인분의 데이터를 저장하여야 하나, 본 발명에서는 도 15에 도시한 바와 같이, 3-라인분의 데이터만 저장하면 되므로 데이터 래치부의 사이즈를 25%정도 감소시킨다.

종래 XOR부는 미스매치 넘버를 계산하기 위해 4-라인의 직교함수와 4-라인의 디스플레이 데이터를 비교하지만, 본 발명에서는 3-라인의 직교함수와 3-라인의 디스플레이 데이터를 비교하면 되므로 역시 25%의 감소 효과를 얻는다.

종래 디코더는 4비트 입력과 3비트 출력으로 구성되나, 본 발명에서는 3비트 입력과 1비트 출력으로 구성되므로 25%의 감소 효과를 얻는다.

종래 출력 래치부는 칼럼 라인(column line) 당 3비트씩 래치하였으나, 본 발명에서는 1비트씩 래치하므로 이 역시 67%의 감소 효과를 얻는다.

종래 레벨 쉬프터부는 칼럼 라인 라인 당 3비트씩 레벨을 쉬프트하였으나, 본 발명에서는 1비트씩 쉬프트 하므로 이 역시 67%의 감소 효과를 갖는다.

마지막으로 종래 전압 선택부는 칼럼 라인 당 5개의 전압 레벨 중 어느 하나를 선택하였으나, 본 발명에서는 2개의 전압 레벨 중 어느 하나를 선택하면 되므로 70%의 감소 효과를 갖는다.

결국, 본 발명의 제 1 실시예에 따르면 디스플레이 데이터를 저장하는 메모리부(101)에서부터 최종적으로 칼럼 라인으로 데이터를 출력하는 전압 선택부(113)까지의 회로적 구성을 볼 때, 종래 기술에 비해 회로가 차지하는 면적을 약 40% 이상 감소시킬 수가 있다.

제 2 실시예

본 발명의 제 2 실시예는 3-라인 동시 선택방법을 이용한 것으로서, 도 18에 도시된 블록 다이아그램을 참조하여 설명하기로 한다. 참고로, 본 발명 제 1 실시예와 비교하여 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다.

도 18에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 칼럼 드라이버는 디스플레이 데이터를 저장하는 메모리부(201)와, 직교함수와 디스플레이 데이터와의 미스매치 넘버를 계산하는 XOR부(105)와, 계산된 미스매치 넘버를 디코딩하는 디코더부(107)와, 디코더부(107)에서 출력되는 데이터의 레벨을 쉬프트시키는 레벨 쉬프터부(111) 및 2개의 전압 레벨 중 상기 레벨 쉬프터부(111)에서 출력되는 데이터에 상응하는 전압을 선택하는 전압 선택부(113)로 구성된다.

여기서, 상기 메모리부(201)는 저장된 디스플레이 데이터를 3-라인 동시 출력이 가능한 구조이고, XOR부(105), 디코더부(107), 레벨 쉬프터부(111) 및 전압 선택부(113)는 본 발명의 제 1 실시예와 동일한 구조이다.

이와 같은 본 발명의 제 2 실시예에 따르면, 전술한 제 1 실시예와 비교하여 데이터 래치부 및 출력 래치부가 필요치 않다는 점이다.

즉, 본 발명의 제 2 실시예에서는 메모리부(201)가 3-라인을 동시 출력하는구조임을 감안하면, 상기 메모리부(201)에서 이미 3-라인의 데이터를 동시에 출력한다는 것을 의미하므로 상기 메모리부(201)에서 출력되는 3-라인분의 데이터를 래치할 필요가 없기 때문에 별도의 데이터 래치부를 구성하지 않아도 된다.

또한, 상기 메모리부(201)에서 출력되는 데이터는 시스템 클럭신호에 동기되어 출력되므로 동기를 위해 필요했던 출력 래치부 역시 구성하지 않아도 된다.

참고로, 도 19는 본 발명의 제 2 실시예에 따른 메모리부의 구조를 도시한 것으로서, 일예로, 첫 번째 칼럼 라인의 경우,

1^st라인 출력 : I(0,0), I(3,0), I(6,0),..., I(3×블록,0)

2^nd라인 출력 : I(1,0), I(4,0), I(5,0),..., I(3×블록+1,0)

3^rd라인 출력 : I(2,0), I(5,0), I(6,0),..., I(3×블록+2,0)

...

두 번째 칼럼 라인의 경우,

1^st라인 출력 : I(0,1), I(3,1), I(6,1),..., I(3×블록,1)

2^nd라인 출력 : I(1,1), I(4,1), I(5,1),..., I(3×블록+1,1)

3^rd라인 출력 : I(2,1), I(5,1), I(6,1),..., I(3×블록+2,1)

...

j번째 칼럼 라인의 경우,

1^st라인 출력 : I(0,j), I(3,j), I(6,j),..., I(3×블록,j)

2^nd라인 출력 : I(1,j), I(4,j), I(5,j),..., I(3×블록+1,j)

3^rd라인 출력 : I(2,j), I(5,j), I(6,j),..., I(3×블록+2,j)

...

도면에 나타난 바와 같이, 스캔 라인을 블록(block) 단위로 구분하고, 각각의 칼럼 라인을 각 블록마다 하나씩 연결하여 스캐닝을 어드레스(address)로 하지 않고 블록(block) 단위로 함으로써, 각 블록별(block 0∼block i)로 3-라인의 데이터가 동시에 출력되도록 한다. 이는 상기 메모리부(201)가 블록별로 동시 선택이 가능함을 의미한다.

참고로, 도 20은 도 18의 세부 구성을 도시한 것으로서, 미스매치 넘버를 계산하기 위한 3비트의 XOR부(105), 3비트 입력/1비트 출력의 디코더부(107), 1비트 입력/1비트 출력의 레벨 쉬프터부(111) 및 2개의 전압 레벨 중 레벨 쉬프터부(111)에서 출력되는 데이터에 상응하는 전압 레벨을 선택하는 전압 선택부(113)를 보여준다.

여기서, 상기 메모리부(201)가 3-라인분의 데이터를 출력하기 때문에 상기 디코더부(107)는 3비트의 입력과 1비트의 출력으로 구성된다.

이와 같은 본 발명의 제 2 실시예 따른 칼럼 드라이버는 도 21의 타이밍 다이아그램에서 보여지는 바와 같이, 시스템 클럭(System clock) 신호에 동기되어 프레임 스타트(frame start) 신호가 발생하면, 그 시점에서부터 첫 번째 블록(block0)에서부터 마지막 번째 블록(block i)까지의 메모리부(201)의 어드레스를 카운트한다.

이때, 시스템 클럭신호의 라이징(Rising) 타이밍에 각 블록에 상응하는 디스플레이 데이터가 상기 메모리부(201)로부터 출력되는데, 상기 데이터는 직교함수와 함께 미스매치 넘버가 계산되어 출력되기 때문에 데이터 래치부가 필요치 않으며, 출력단의 동기를 위한 출력 래치부도 필요치 않다.

따라서, 본 발명의 제 2 실시예를 이용하여 회로를 설계할 경우, 칩 사이즈 측면에서 종래는 말할 것도 없고, 본 발명의 제 1 실시예보다도 더 작게 구현할 수가 있다.

예를 들면, 본 발명의 제 2 실시예는 별도의 데이터 래치부가 구성되지 않고 상기 데이터 래치부의 기능이 메모리부(201)에 포함되므로 회로 구현시 종래에 비해 칩 사이즈를 현저하게 감소시킬 수 있다.

뿐만 아니라, XOR부(105)도 4-라인의 직교함수와 4-라인의 디스플레이 데이터를 비교하는 종래에 비해 3-라인의 데이터만 비교하면 되므로 약 25%의 감소 효과를 얻는다.

디코더부(107)는 종래에 4비트 입력/3비트 출력인 것에 비해 3비트 입력/1비트 출력으로 구성함으로써 이 역시 약 25%의 감소 효과를 얻을 수 있으며, 레벨 쉬프터부(111)도 종래 칼럼 라인 당 3비트씩 쉬프트하는 것에 비해 칼럼 라인 당 1비트씩 쉬프트 하므로 종래에 비해 약 67%의 감소 효과를 얻을 수 있다.

또한, 전압 선택부(113)도 종래 5레벨에서 2레벨로 감소되므로 이 역시 약70%의 감소 효과를 얻을 수 있다.

결과적으로, 디스플레이 데이터를 저장하고 있는 메모리부(201)에서부터 최종적으로 데이터를 출력하는 전압 선택부(113)까지의 회로적 구성이 보다 간략화됨을 알 수 있다. 이를 수치적으로 계산하면 대략 회로의 면적을 약 60% 이상 감소시킬 수 있음을 의미한다.

제 3 실시예

본 발명의 제 3 실시예는 전술한 제 2 실시예에 따른 칼럼 드라이버의 구성에서 메모리부의 구성을 변경한 것이다.

즉, 본 발명의 제 3 실시예에 따른 메모리부는 도 22에 도시한 바와 같이, 본 발명 제 2 실시예와는 달리 3개의 라인에서 동시에 출력되는 데이터를 사용하기 위해 3개의 메탈 라인을 수평으로 배치하였다.

즉, 본 발명 제 2 실시예에 따른 메모리부는 일예로 block 0에 상응하는 스캔 라인에 인가될 3라인분의 데이터 I(0,0), I(1,0), I(2,0)가 메모리의 수직 방향으로 저장되어 있으나, 본 발명 제 3 실시예에 따른 메모리부는 제 2 실시예의 block 0에 상응하는 3라인분의 데이터 I(0,0), I(1,0), I(2,0)가 메모리의 수평방향으로 저장되어 있음을 보여준다.

이와 같은 본 발명 제 3 실시예에 따른 메모리부(301)의 구조는 메모리가 차지하는 공간을 최소화하기 위한 방안으로서, 패널의 크기가 대면적화되는 추세에 있음을 감안하면 디스플레이 데이터를 저장하는 메모리부를 보다 효율적으로 사용할 수가 있다.

즉, 메모리부(301)를 패널 실장에 유리한 바(Bar) 타입으로 구성하여 드라이버를 구성할 경우, 드라이버 내에서 회로의 레이아웃(layout)을 보다 효율적으로 사용할 수가 있다.

이와 같은 본 발명의 제 3 실시예는 1라인씩 출력하기 때문에 메모리부(301)의 스캔 블록의 구성이 간단해진다. 참고로, 본 발명의 제 3 실시예는 도 21에 도시된 타이밍 다이아그램과 동일하게 사용한다.

한편, 상기 메모리부(301)를 제외한 XOR부, 디코더부, 레벨 쉬프터부, 전압 선택부의 구성은 전술한 본 발명 제 2 실시예와 동일하므로 동일한 구성에 대한 설명은 이하에서 생략한다.

제 4 실시예

본 발명의 제 4 실시예는 그레이(Gray) 및 칼라 디스플레이를 위해 메모리부의 구조를 변경한 예를 설명한 것이다.

즉, 그레이(Gray)나 칼라(Color)를 표현하기 위해서는 디스플레이 데이터를 저장하는 메모리부(401)의 크기가 단지 블랙/화이트만을 표현할 때에 비해 커져야 한다. 또한, 펄스 폭 변조(Pulse Width Modulation :PWM)나 프레임 레이트 컨트롤(Frame Rate Control :FRC) 등의 방법을 이용하여 만들어진 그레이별 펄스 신호를 필요로 하는 디스플레이 데이터에 따라 선택할 수 있도록 메모리부(201)의 출력단에 먹스회로부(411)를 추가로 구성한다.

도 23은 일예로, 각각 3비트의 R, G, B를 적용하여 512색을 표현할 수 있는 메모리부 및 먹스회로부의 구성을 보여주는 것으로서, 메모리부의 구조는 본 발명제 2 실시예와 동일하므로 동일한 부호를 부여하여 설명한다.

메모리부(401)는 R(적), G(녹), B(청) 각각의 칼라에 대해 8개의 그레이 레벨을 갖도록 각각 3비트로 구성되어 전체 크기는 블랙/화이트를 표현할 때에 비해 9배가 증가하게 된다. 이와 같은 메모리부(401)는 도면에 도시된 바와 같이, 3-라인의 데이터를 동시에 출력하는 구조로 되어 있다. 참고로, 각각의 R, G, B를 3비트로 설정한 것은 하나의 실시예이며 그 비트 수는 달라질 수 있다. 즉, R, G, B 데이터가 각각 5비트씩 구성된다면 2048색을 표현할 수가 있는 것이다.

이와 같이 메모리부(401)에서 출력된 R, G, B 데이터는 미리 만들어진 8개의 그레이 레벨(Gray 0∼Gray 7)의 신호를 선택하기 위한 먹스회로부(411)로 입력되고, 그에 따라 각각의 R, G, B별로 필요로 하는 그레이 레벨이 선택된다.

이는, R, G, B 데이터별로 다른 그레이를 선택하지 않고 미리 정해진 그레이 레벨(Gray 0∼Gray 7)을 R, G, B 3비트 데이터에 대해 한꺼번에 선택하게 되므로 비트별 주파수 특성이 달라지는 문제를 해결할 수 있다.

한편, 상기 메모리부(401) 및 먹스회로부(411)를 제외한 XOR부, 디코더부, 레벨 쉬프터부 및 전압 선택부는 전술한 본 발명 제 2 실시예와 동일하므로, 동일한 구성요소에 대한 설명은 이하에서 생략한다.

이상에서 설명한 바와 같이, 본 발명의 평면표시장치 및 그 구동방법은 디스플레이 데이터를 저장하는 메모리부나, 디스플레이 데이터와 직교함수와의 미스매치 넘버를 계산하는 XOR부 및 계산된 미스매치 넘버를 래치하는 데이터 래치부등을 포함한 출력 래치부, 레벨 쉬프터부 및 전압 선택부와 같은 칼럼 드라이버를 구성하는 각부의 구성요소의 면적을 최소화하여 칩 사이즈를 최소화할 수 있는 효과가 있다.

또한, 메모리부의 구조를 변경하여 패널 실장에 유리한 형태로 드라이버를 구성할 수가 있어 드라이버 내의 회로가 차지하는 면적을 보다 효율적으로 이용할 수가 있다.

Claims

복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 메모리;

상기 메모리의 출력 데이터를 입력받아 로우직교함수(row orthogonal function)와 상기 입력된 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 전압산출 수단;

상기 전압 산출 수단의 출력을 상기 칼럼 라인에 인가하는 산출전압인가 수단을 구비하여 구성되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 1 항에 있어서, 상기 메모리는,

적어도 3개의 칼럼 라인에 상응하는 데이터를 동시에 출력하는 메모리로 구성된 것을 특징으로 하는 평면표시장치의 구동회로.
제 2 항에 있어서, 상기 메모리는 첫 번째 스캔 라인의 어드레스에서부터 순차적으로 스캐닝되는 것을 포함함을 특징으로 하는 평면표시장치의 구동회로.
제 2 항에 있어서, 상기 메모리는 3개의 스캔 라인을 단위 블록으로 정의하고, 각 단위 블록별로 스캐닝하는 것을 포함함을 특징으로 하는 평면표시장치의 구동회로.
제 4 항에 있어서, 상기 메모리에는 상기 단위 블록에 상응하는 디스플레이데이터가 상기 스캔 라인과 교차하는 방향을 따라 순차적으로 저장되는 것을 포함함을 특징으로 하는 평면표시장치의 구동회로.
제 4 항에 있어서, 상기 메모리에는 상기 단위 블록에 상응하는 디스플레이 데이터가 상기 스캔 라인의 방향을 따라 순차적으로 저장되는 것을 포함함을 특징으로 하는 평면표시장치의 구동회로.
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제 3 항에 있어서, 상기 메모리부의 출력단에는,

상기 메모리부의 출력 데이터와 상기 소정의 로우직교함수를 비교하여 미스매치 넘버를 구하는 XOR부와,

상기 XOR부에서 출력 데이터를 디코딩하는 디코더부와,

상기 디코더부에서 출력되는 데이터의 레벨을 쉬프트시키는 레벨 쉬프터부와,

상기 레벨 쉬프터부에서 출력되는 데이터 레벨에 상응하는 전압을 선택하는 전압 선택부가 더 구비되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 18 항에 있어서, 상기 XOR부는 3비트 데이터를 입력하여 미스매치 넘버를 계산한 후, 그 결과값을 3비트 데이터로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 18 항에 있어서, 상기 디코더부는 상기 XOR부에서 출력되는 데이터가 "0"이면 "1"로, "2"이면 "3"으로 디코딩하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 20 항에 있어서, 상기 디코더부는 상기 디코딩한 결과값을 3비트로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 18 항에 있어서, 상기 레벨 쉬프터부는 상기 디코더부에서 출력되는 데이터의 레벨을 쉬프트 시킨 후, 1비트의 데이터로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 22 항에 있어서, 상기 레벨 쉬프터부는 1×칼럼 라인의 수에 상응하는 개수의 레벨 쉬프터들로 구성되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 18 항에 있어서, 상기 전압 선택부는 상기 레벨 쉬프터부에서 출력되는 데이터에 상응하여 2개의 전압 레벨 중 어느 하나를 선택하는 것을 특징으로 하는 평면표시장치의 구동회로.
복수의 칼럼 라인에 인가할 R, G, B의 디스플레이 데이터를 동시 출력하는 메모리;

상기 메모리의 출력 데이터를 입력받아 로우직교함수와 상기 입력된 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 전압산출 수단;

상기 전압 산출 수단의 출력을 상기 칼럼 라인에 인가하는 산출전압인가 수단을 구비하여 구성되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 25 항에 있어서, 상기 메모리는,

적어도 3개의 칼럼 라인에 인가할 R, G, B 데이터를 동시에 출력하는 메모리로 구성된 것을 특징으로 하는 평면표시장치의 구동회로.
제 26 항에 있어서, 상기 메모리부의 출력단에는,

상기 R, G, B 데이터에 상응하는 그레이 레벨을 선택하기 위한 먹스회로부와,

상기 먹스 회로부에서 출력되는 데이터와 상기 로우직교함수를 비교하여 미스매치 넘버를 구하는 XOR부와,

상기 XOR부에서 출력 데이터를 디코딩하는 디코더부와,

상기 디코더부에서 출력되는 데이터의 레벨을 쉬프트시키는 레벨 쉬프터부와,

상기 레벨 쉬프터부에서 출력되는 데이터 레벨에 상응하는 전압을 선택하는 전압 선택부를 더 포함하여 구성되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 27 항에 있어서, 상기 XOR부는 3비트 데이터를 입력하여 미스매치 넘버를 계산한 후, 그 결과값을 3비트 데이터로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 27 항에 있어서, 상기 디코더부는 상기 XOR부에서 출력되는 데이터가 "0"이면 "1"로, "2"이면 "3"으로 디코딩하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 29 항에 있어서, 상기 디코더부는 상기 디코딩한 결과값을 3비트로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 27 항에 있어서, 상기 레벨 쉬프터부는 상기 디코더부에서 출력되는 데이터의 레벨을 쉬프트 시킨 후, 1비트의 데이터로 출력하는 것을 특징으로 하는 평면표시장치의 구동회로.
제 31 항에 있어서, 상기 레벨 쉬프터부는 1×칼럼 라인의 수에 상응하는 개수의 레벨 쉬프터들로 구성되는 것을 특징으로 하는 평면표시장치의 구동회로.
제 27 항에 있어서, 상기 전압 선택부는 상기 레벨 쉬프터부에서 출력되는 데이터에 상응하여 2개의 전압 레벨 중 어느 하나를 선택하는 것을 특징으로 하는 평면표시장치의 구동회로.
복수의 칼럼 라인에 인가할 디스플레이 데이터를 동시 출력하는 제 1 스텝;

로우직교함수와 상기 데이터와의 미스매치 넘버를 계산하여 상기 칼럼 라인에 인가할 전압을 산출하는 제 2 스텝;

상기 산출된 전압을 상기 칼럼 라인에 인가하는 제 3 스텝을 구비하여 이루어지는 것을 특징으로 하는 평면표시장치의 구동방법.
제 34 항에 있어서, 상기 제 1 스텝은,

시스템 클럭신호에 동기되어 프레임 스타트 신호가 발생하면 그 시점에서부터 디스플레이 데이터를 저장하고 있는 메모리의 첫 번째 스캔 라인의 어드레스에서부터 마지막번째 스캔 라인의 어드레스까지 카운트하는 스텝과,

상기 메모리에 저장된 디스플레이 데이터 중 적어도 3라인분의 데이터를 시스템 클럭신호의 라이징 타이밍에 동기시켜 동시에 출력하는 스텝을 포함하여 이루어짐을 특징으로 하는 평면표시장치의 구동방법.
제 34 항에 있어서, 상기 제 2 스텝은,

상기 제 1 스텝에서 출력된 데이터와 상기 로우직교함수를 비교하여 미스매치 넘버를 계산하는 스텝과,

상기 계산된 결과값을 래치클럭신호에 동기시켜 "0"과 "1"의 1비트 데이터로 디코딩한 후 래치시키는 스텝을 포함하여 이루어지는 것을 특징으로 하는 평면표시장치의 구동방법.
제 34 항에 있어서, 상기 제 3 스텝은,

두 레벨의 전압 중 상기 제 2 스텝에서 출력된 1비트 데이터에 상응하는 전압을 선택하여 칼럼 라인으로 출력하는 것을 포함하여 이루어지는 것을 특징으로 하는 평면표시장치의 구동방법.
제 34 항에 있어서, 상기 제 1 스텝은,

시스템 클럭(System clock) 신호에 동기되어 프레임 스타트(frame start) 신호가 발생하면, 그 시점에서부터 디스플레이 데이터를 저장하고 있는 메모리의 첫 번째 블록(block 0)에서부터 마지막 번째 블록(block i)까지 블록별로 어드레스를 카운트하는 스텝과,

상기 시스템 클럭신호의 라이징(Rising) 타이밍에 각 블록에 상응하는 디스플레이 데이터를 출력하는 스텝을 포함하여 이루어지는 것을 특징으로 하는 평면표시장치의 구동방법.