JP3181295B2 - 液晶ディスプレイパネル用フレームレート制御グレイ・スケールシェーディング - Google Patents

液晶ディスプレイパネル用フレームレート制御グレイ・スケールシェーディング

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JP3181295B2 JP51034997A JP51034997A JP3181295B2 JP 3181295 B2 JP3181295 B2 JP 3181295B2 JP 51034997 A JP51034997 A JP 51034997A JP 51034997 A JP51034997 A JP 51034997A JP 3181295 B2 JP3181295 B2 JP 3181295B2
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サクセナ、ニルマル・アール
マンサニ、スリダー
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Description

【発明の詳細な説明】 技術分野 本発明は、コンピュータのディスプレイ用のコントロ
ーラに関し、より詳しくは、液晶(フラットパネル型)
コンピュータディスプレイ用のグレイ・スケールシェー
ディングを含むコントローラに関する。
背景技術 携帯用コンピュータには通常フラットパネルディスプ
レイと呼ばれる部分が含まれている。フラットパネルデ
ィスプレイには様々な形式があり、多くの場合、液晶デ
ィスプレイが用いられている。この液晶ディスプレイに
は、TFT(薄膜トランジスタ)型とも呼ばれるアクティ
ブマトリクスと、STN(super twisted nematic)型と
呼ばれるパッシブマトリクス型とがある。これらの2つ
の形式は、モノクロディスプレイ及びカラーディスプレ
イの両方に用いられている。このようなフラットパネル
ディスプレイは、集積回路の一部をなしかつディスプレ
イコントローラ若しくはLCDコントローラと呼ばれるコ
ントローラによって駆動されている。これらのディスプ
レイには、対応するコントローラによって解決されなけ
ればならない多数の公知の特性を有する。その特性の1
つは、様々なディスプレイ画素(ピクチャーエレメン
ト)が励起され、隣接する画素が同じ位相で励起された
場合、望まれない視覚的なアーティファクト(artifac
t)が現れ、形成されるイメージの質を低下させるとい
うことである。これらのアーティファクトには、視覚的
なクロストーク、フリッカ(flickering)、及びストリ
ーミング・モーション(streaming motion)が含まれ
ている。ある形式のLCDコントローラでは隣接する画素
を励起するための位相シフトを用いることが知られてい
る。更に、LDCパネルの画素ドライバが均一に負荷を割
り当てられることも望ましい。
1993年2月9日に「Bassetti,Jr.」らに付与された米
国特許第5,185,602号「Method and Appar atus for
Producing Perception of High Quality Gray
Scale Shading on Digitally Commanded Display
s」には、画素励起用の複数の位相シフトパターンを記
憶することによってこれらの欠点を処理する発明が開示
されている。「Bassetti,Jr.」らは、更に、位相シフト
に対するタイリングパターンの選択を行うために行及び
列カウンタにモジュロD剰余演算を行うことを開示して
いる。1989年5月2日に「Ishii」に付与された米国特
許第4,827,255号明細書「Display Control System w
hcih Produces Varying Patterns to Reducuce F
lickering」には、複数の位相シフトパターンの記憶を
必要とする発明が開示されている。
従来技術では、例えば、LCDディスプレイに関連する
幾つかの問題を解決するために、位相シフトパターンを
記憶するためのメモリ、即ちRAM若しくはROMを必要と
し、かつ大量の論理回路を必要とするために、場合によ
って実施することが困難なタイリングパターンを選択す
る方法を用いている。このような従来技術の解決方法
は、多くの論理回路と専用に用いられるメモリとを必要
とするので、集積回路チップの占有面積を多く必要とす
るかなり高価なものである。従って、より経済的に製造
でき、システム全体の製造コストを低減し、かつ消費電
力の少ないフラットパネルディスプレイ用コントローラ
を開発することが望まれる。
発明の開示 本発明に基づけば、フラットパネルディスプレイ用コ
ントローラによって、論理回路によってマトリクスの乗
算をリアルタイムで実施することによって、パターンを
伝達することにより、位相シフトパターンを記憶するた
めの専用のメモリを必要とせずに、所望の位相シフトパ
ターンを提供することができる。更に、モジュロ剰余演
算が必要とされず、その理由は、様々な形式のディスプ
レイに適合するためのプログラム可能性を保持しなが
ら、タイリングパターンが論理回路によって形成される
からである。更に、本発明に基づくある実施例では、集
積回路チップの表面積に比例する集積回路チップのゲー
ト数が、従来技術の方法に比較して1/3若しくは1/4に低
減され、従って消費電力と集積回路製造コストが低減さ
れる。本発明に基づけば、デジタル形式で制御される液
晶ディスプレイ、若しくはその他の形式のフラットパネ
ルディスプレイとしてグレイ・スケールシェーディング
が提供される。本明細書中の「液晶ディスプレイ」は、
モノクロディスプレイ及びカラーディスプレイを含む全
てのディスプレイを表し、カラーディスプレイ用のグレ
イ・スケールは、表示されている色彩にかかわらず、任
意の特定の画素の色の強度、即ち明かりレベルを表す。
本発明に基づく方法は、フレームレート制御方法を用
いて様々なレベルの強度シェーディングを保証し、かつ
ディスプレイ装置の画素ドライバがバランスのとれた負
荷を分配されることを確実にする(バランスのとれた負
荷の分配は、行及び列の画素ドライバへの負荷を分配す
るために、同時に励起された画素の間の距離を最大にす
ることを意味する)。バランスのとれた負荷の分配は、
フレーム制御による画素の励起シーケンスの数学的な特
性によって達成される。更に、同じ位相の画素は、垂直
方向、水平方向、若しくは対角線上で隣接して配置され
ていないことが確実とされ、即ちカラークリスプネス
(またはモノクロクリスプネス)が改善され、かつその
他の視覚的なアークティファクトが除去される。本発明
に基づけば、位相タイリングシーケンスとフレーム変調
パターンシーケンスの両方が、線形マトリクス計算を実
施する論理回路を用いてリアルタイムイに形成される。
図面の簡単な説明 第1図は、本発明に基づくグレイ・スケールシェーデ
ィング用のフレームレート制御を表す図である。
第2図は、本発明に基づくフレームレート制御を実施
するための回路のブロック図である。
第3図は、線形マトリクスフィードバックを用いたパ
ターン形成用の論理回路の模式図である。
第4図は、線形マトリクス乗算を用いた位相シフトパ
ターンシーケンス用の論理回路用の模式図である。
第5図は、複数の4入力排他的ORゲートを含む第4図
の論理回路のプログラム可能な実施例を表している。
第6図は、第5図の論理回路への入力の値を供給する
ためのプログラム可能なレジスタを表している。
第7図は、80から88の入力とX8からX0の出力とを有す
る9×9マトリクス乗算論理回路の表である。
第8図は、パターン値からの重みデコーダの選択用論
理の表である。
発明を実施するための最良の形態 デジタル形式で制御された液晶ディスプレイパネルに
おいてグレイ・スケールシェーディングを行う方法と、
この方法を実施するための回路との両方が、フレームレ
ート制御(FRC)を用いて4,8,及び16レベルの強度シェ
ーディングを保証し、LCDパネルの画素ドライバにバラ
ンスのとれた負荷が分配されることを確実にし、同じ位
相の画素点が垂直方向に、水平方向に、若しくは対角線
上に隣接した配置されないことを確実とし、かつ視覚的
なアークティファクトを除去する。
本明細書中で説明される方法及び回路は、従来のディ
スプレイコントローラの一部をなすものであり、ディス
プレイコントローラのその他の部分は本明細書中では省
略される。
第1図は、4,8,及び16レベルのプログラム可能なRFC
グレイ・スケールシェーディングイ用の回路を表してい
る。第1図に例示されたこのグレイ・スケールシェーデ
ィングイ方法は、位相タイリングマトリクス若しくはフ
レーム変調パターンシーケンスを記憶するためのメモリ
(RAM若しくはROM)を必要としないという点において新
規なものである。位相タイリングとフレーム変調パター
ンシーケンスとの両方は、本発明に基づき、線形マトリ
クス論理構造を用いて動作中に(即ちリアルタイムに)
形成される。この線形マトリクス動作を用いることによ
って、フレーム変調パターンシーケンス用の様々な位相
シフトを容易に形成することができる。これらの線形マ
トリクス論理構造は実行が容易であり(最小の個数の論
理ゲートを用いる)、様々な形式のディスプレイに用い
るためのプログラミングが容易となっている。更に、プ
ログラム可能な4,8,及び16強度レベルを達成するため
に、本発明の方法及び回路は、(4レベルでの実行以外
は)垂直方向、水平方向、若しくは対角線上に隣接する
画素が、同一フレーム内で同じ位相を有することがない
ということを保証し、かつLCDパネルの画素ドライバ
が、隣接する画素に位相を分配することによって、均一
に負荷分配されることを保証する。これによって画質が
向上される。
第1図は、16レベルのFRC変調が、8ビットにエンコ
ードされた256レベルの画素強度に対してどのように用
いられるかを表している。FRC変調法は、「Bassetti,J
r.」の米国特許第5,185,602号に詳しく説明されてい
る。8ビットエンコーディング入力信号V[7:0]の最
下位からの4つのビットV[3;0]は、セレクタ12によ
って取り除かれるか(V[1:0]に対するものとして表
されている)、または通常通り画素ディサーリング(pi
xel dithering)用のV[3:2]用として用いられる
(本明細書の目的ではない)。最上位からの4個のビッ
トV[7:4]が、セレクタ14からFRC変調ブロック18へ伝
達され、LCDディスプレイパネルへの16のレベルの効果
をシミュレートする。ディサーリングは、色の数を増加
させるために、FRC法によって用いられていない画素に
加えられる。多様なグレイレベルの効果は、通常通りデ
ィスプレイパネル28を駆動するディスプレイパネルイン
タフェース24のオン・オフ時間変調を通してFRC法によ
り達成される。フレーム周期の間に各画素がオン状態と
なる時間(デューティーサイクル)によって、最小
(黒)及び最大(白)の画素の強度の間の部分的なグレ
イレベルの効果が達成される。デジタル形式で制御され
たディスプレイ28のオン・オフ制御は別個のユニットか
らなるので、この部分的なグレイレベルはまた離散的な
ものである。一般的に、N+1グレイレベルまでの1周
期当たりNパターンのシーケンスを用いることにより、
時間変調が達成される。
本明細書中で説明されている16、8、及び4レベルの
FRCは、本発明のFRC方式を例示するための具体例として
説明されている。しかしながら、本発明の技術的範囲
は、これらのレベルに限定されるものではなく、その他
のグレイ・スケールレベルが本発明の方法及び本明細書
中に記載された回路を適切に変形した回路を実現するた
めに用いることができる。
第2図に例示された回路は、FRCを用いて16グレイレ
ベルの実施を表している。画素データ入力V[7:4]
は、第1図のディスプレイ28のある特定の行及び列に対
応する4ビットのエンコードされた画素強度を表してい
る。これらの4ビットは、16のグレイレベルを表してい
る。第1図のディスプレイ28の出力において、時間変調
された長さnの1及び0からなるシーケンスが、4ビッ
トのエンコーディングに対応して形成される。この出力
シーケンスは、ディスプレイ28の画素ドライバ24を駆動
する。値「1」は、画素ドライバをオン状態とし、また
値「0」は、画素ドライバをオフ状態とする。長さnの
パターンシーケンスは、変調周期内でnフレームを用い
ることによって伝達される。16のグレイレベルを実現す
るためには、nは少なくとも15でなければならない。第
2図のマトリクスジェネレータ40は、複数のkビットの
ベクトルに対応する長さnの周期的シーケンスを生み出
す。nが少なくとも15であるためには、kは少なくとも
4でなければならない。
ブロックP0からP15の出力には、各々、マトリクスジ
ェネレータ40によって生成されたパターンシーケンスの
0から15の位相シフトが生み出される。位相選択マルチ
プレクサ50を制御する剰余類ハッシングブロック46は、
各画素に対して、パターンシーケンスの特定の位相シフ
トを選択する。この選択手順によって、(水平方向、垂
直方向、及び対角線上の)任意の隣接する画素が同一位
相シフトのシーケンスで駆動されないことが保証され
る。16個の重みデコーダ60(各位相ごとに1デコーダ)
は、位相シフトされたパターンシーケンスを1つの出力
シーケンスに変換する。例えば、重みデコーダ60−n
(w/nが付された)は、w項の「1」とn−w個の
「0」からなる出力シーケンス生み出す。重みデコーダ
60−1及び60−16(0/nとn/nが付された)は、各々、常
に0及び1を出力する。ある所定の画素強度(V[7:
4]によってエンコードされた)に対して、レベル選択
マルチプレクサ70は、16個の重みデコーダ60の出力のう
ちの1つを選択する。n+1が16よりも大きくなること
があるので、重みデコーダ60の出力のあるものが取り除
かれなければならない。しかしながら、全ての0(レベ
ル0/n)及び全ての1(n/n)という出力が、最小の及び
最大のグレイレベルを実現するために保持されなければ
ならない。
次に、第2図の構成要素について詳しく説明をする。
周期的なパターンがマトリクス乗算フィードバックを用
いて形成される。以下に、第2図のマトリクスジェネレ
ータ40によって実行されるべき4ビット長の15個の周期
的パターンシーケンスの配列を表す。
パターン 0001 0111 1010 0011 0110 1101 1001 0101 1011 0100 1100 1110 1111 1000 0010 マトリクスジェネレータは、d[k−1:0]が付され
た入力と、9[k−1:0]が付された出力とを備えたk
ビットのレジスタを含む。フィードバック関数は、ベク
トルq[k−1:0]を入力とし、ガロア体における線形
マトリクス乗算を実行し、kビットのレジスタへフィー
ドバックされる出力d[k−1:0]を生成し、この動作
は以下のマトリクス式によって表される。
この実施例は、1つの例としてk=4を用いた第3図
に模式的に例示された論理回路によって実行され、ここ
で、各ブロック80は、マトリクス乗算d[k−1:0]=m
atrix×q[k−1:0]に対応する排他的論理OR演算(Ex
−ORゲート)を表している。kビットレジスタは、フレ
ームクロック信号によってクロックされている。これら
のマトリクスの周期特性は、それらの特性多項式のサイ
クル特性に関連している。「N.Saxena」らによる「Simp
le Bounds on Signature Analysis Aliasing for
Random Testing」(IEEE Transactions on Compu
ters,1992年5月)を参照のこと。
このようなマトリクスに基づくパターン生成を用いる
ことの利点は、 (1)特定の周期シーケンスを発生する幾つかのマトリ
クスに基づく実施が存在すること。
(2)パターン生成手順がプログラム可能であること。
(3)周期的シーケンスを再生するためのパターンメモ
リ(RON若しくはRAM)を必要としないこと。
(4)他の2進カウンタに基づくパターンジェネレータ
と比較してその実現が(ゲートカウンタにより)容易で
あるであること。
(5)マトリクス乗算を用いることによって、不自然で
ない位相シフト特性が可能となること。
マトリクス乗算による位相シフトは、マトリクスに基
づくパターンジェネレータの最も重要な特性である。第
4図は、(第3図に用いられたものと等しい符号が用い
られている)この位相シフトを実行するためのEX−ORゲ
ート84を含む論理回路の模式図である。第4図に表され
た論理回路は、以下のマトリクス乗算を実行する。
第4図に例示されたようにかつ上述されたマトリクス
乗算によって実行される位相シフトされたシーケンスパ
ターンはまた、Q及びXの相対的な値を表す以下のパタ
ーンによっても例示される。
Q X 0001 0100 0111 1101 1010 1001 0011 0101 0110 1011 1101 0100 1001 1100 0101 1110 1011 1111 0100 1000 1100 0010 1110 0001 1111 0111 1000 1010 0010 0011 上述されたパターンからも明らかなように、Qの値
は、X列の4つ上のエントリに対応するXの値と等し
い。これは、所望の位相シフトを表している。即ち、列
Qと列Xは、列Xが列Qのエントリに対して4エントリ
だけ進んでシフトされていること以外は互いに等しい。
第5図は、プログラム可能であること以外は第4図に
例示されたものと等しい論理回路をより詳しく表した模
式図である。第4図及び第5図の4入力排他的OR(EX−
OR)ゲート84−0〜84−3は、各々、1つの出力値Xを
出力する。
4入力排他的ORゲート84−0〜84−3の各々は、入力
としてこの実施例の値q0、q1、q2及びq3(Qの)各々が
供給されており、所望のプログラム可能性を達成してい
る。Qの各値は、ANDゲート88−0〜88−15によって、
α、β、γ、及びδとして表された第2の値と論理的に
組み合わされている。これら16のα、β、γ、及びδの
値は、従って、各排他的ORゲートに供給されるQの値か
ら選択された値を供給する16個の論理値(論理「1」若
しくは論理「0」)を含む。即ち、この論理回路は、
α、β、γ、及びδに対して各々値を設定するように第
6図に例示された16ビットレジスタ92を設定することに
よって、プログラムされる。即ち、プログラム可能なレ
ジスタ92によって任意の4×4マトリクスを選択するこ
とができる。このプログラム可能性によって、特定のデ
ィスプレイの調整が可能となる。即ち、第6図のプログ
ラム可能なレジスタ92を様々な値に設定することによっ
て、各種のディスプレイへの適合性が達成される。
以下の説明は、マトリクス乗算を用いて様々な位相シ
フトを形成することに関するものである。1つの例とし
て、(9×9マトリクス乗算フィードバックを用いて9
ビットレジスタによって生成された)1周期16パターン
シーケンスが用いられている。ここで用いられているマ
トリクスGは以下のようなものである。
G= 110000000 001000000 000100000 000010000 000001000 000000100 000000010 100000001 100000000 以下の1周期16パターンシーケンスが生成される。こ
のシーケンスは、FRCを実行する場合に用いられる1つ
の例として記載されている。
Q 000000001−>0x001 000000010−>0x002 000000100−>0x004 000001000−>0x008 000010000−>0x010 000100000−>0x020 001000000−>0x040 010000000−>0x080 100000000−>0x100 100000011−>0x103 100000101−>0x105 100001001−>0x109 100010001−>0x111 100100001−>0x121 101000001−>0x141 110000001−>0x181 pの位相シフトを行うために、このパターンシーケン
スはマトリクスの累乗GN-Pだけ乗算されなければならな
い。以下のシーケンス(1だけシフトされた位相)は、
上述されたシーケンスをG15だけ乗算することによって
得られる。
110000001−>0x181 000000001−>0x001 000000010−>0x002 000000100−>0x004 000001000−>0x008 000010000−>0x010 000100000−>0x020 001000000−>0x040 010000000−>0x080 100000000−>0x100 100000011−>0x103 100000101−>0x105 100001001−>0x109 100010001−>0x111 100100001−>0x121 101000001−>0x141 以下のマトリクスは全てGの自明でない累乗である。
G: G2= 111000000 000100000 000010000 000001000 000000100 000000010 010000001 110000000 G3= 111100000 000010000 000001000 000000100 000000010 100000001 010000000 001000000 111000000 G4= 111110000 000001000 000000100 100000001 010000001 001000000 000100000 111100000 G5= 111111000 000000100 000000010 100000001 010000000 001000000 000100000 000010000 111110000 G6= 111111100 000000010 100000001 010000000 001000000 000100000 000010000 000001000 111111000 G7= 111111110 100000001 010000000 001000000 000100000 000010000 000001000 000000100 111111100 G8= 011111111 010000000 001000000 000100000 000010000 000001000 000000100 000000010 111111110 G9= 001111111 001000000 000100000 000010000 000001000 000000100 000000010 100000001 011111111 G10= 000111111 000100000 000010000 000001000 000000100 000000010 100000001 010000000 001111111 G11=000011111 000010000 000001000 000000100 000000010 100000001 010000000 001000000 000111111 G12= 000001111 000001000 000000100 000000010 100000001 010000000 001000000 000100000 000011111 G13= 000000111 000000100 000000010 100000001 010000000 001000000 000100000 000010000 000001111 G14= 000000011 000000010 100000001 010000000 001000000 000100000 000010000 000001000 000000111 G15= 000000001 100000001 010000000 001000000 000100000 000010000 000001000 000000100 000000011 G16= 100000000 010000000 001000000 000100000 000010000 000001000 000000100 000000010 000000001 Gの周期が16なので、G16は単位マトリクスである。
第7図は、これらのマトリクスの累乗の論理回路による
実行を表形式で表すものである。第7図の列X8からX0
は、第2図の位相シフトブロックの1つの出力(P0から
P15まで)を表している。第7図の各行は、特定の位相
シフトに対応する。第7図の表のセル・エントリは、選
択された列X8からX0の特定のX出力を生み出すための排
他的ORゲート(若しくはこれと等価な論理)によって論
理的に組み合わされる入力文字(q8からq0のサブセッ
ト)を表している。
第7図の表によって表された要件に合致する論理回路
は、各々が9個の入力(q0からq8)を備えた9個のEX−
ORゲート(x0からx8に対して)が設けられていること、
即ち全体的な構造は等しいが第5図に例示された回路よ
りも複雑なものであること以外は、EX−OR及びANDゲー
トを用いて、第5図に示されているように、及び上述さ
れたように実行される。しかしながら、第7図の表には
注目に値する反復性があることが認められる。即ち、表
を右上から左下への対角線上に見た場合、各対角線上の
値は等しい値のQとなっていることがわたる。即ち、第
7図の表によって表された論理は、比較的少数の論理ゲ
ートによって実行できるものである。
第2図の剰余類ハッシングブロック46を駆動するため
に16の位相シフトのうちの1つを選択する位相選択ベク
トルP3−P0は、 (1)行カウンタ(R3−R0)の最下位から4つのビット
と、 (2)列カウンタ(C3−C0)の最下位から4つのビット
と、 (3)本明細書中で剰余類ハッシングタイリングマトリ
クスと呼ばれる4×4のマトリクスHとから導かれる
(行カウンタ及び列カウンタはディスプレイコントロー
ラ内に通常通り設けられたものである)。
数学的には、位相シフトベクトルは、 P[3:0]=H×R[3:0]+C[3.0] であり、 ここで「×」は、ガロア体におけるマトリックス乗算
演算であり、「+」は、モジュロ2(2を法とする剰余
類)のベクトル加算演算を表す。マトリクスHは、何れ
の隣接する画素も同じ位相シフトを有することのないこ
と(少なくとも4千個のそのような4×4マトリクスが
存在する)ことを確実にサーチ手続きによって選択され
る。以下の表は、位相タイミングマトリクスを生成する
ための第2図の剰余類ハッシング回路46を表している。
短い周期を有するマトリクスHが、標準的なLCDに安定
したグレイ・スケールパターンを生み出すことが見いだ
された(この表の空白部分は使用されていない)。
以下の例は、この剰余類ハッシング表に記載された実
施例によって形成された位相タイリングパターンを表し
ている。
16レベルの剰余類ハッシングタイリングを用いた位相
タイリング。
8レベルの剰余類ハッシングタイリングを用いた位相
タイリング。
0 1 2 3 4 5 6 7 6 7 4 5 2 3 0 1 2 3 0 1 6 7 4 5 4 5 6 7 0 1 2 3 1 0 3 2 5 4 7 6 7 6 5 4 3 2 1 0 3 2 1 0 7 6 5 4 5 4 7 6 1 0 3 2 4レベルの剰余類ハッシングを用いた位相タイリン
グ。
0 1 2 3 2 3 0 1 1 0 3 2 3 2 1 0 第2図の重みデコーダ60は、1つの出力値を出力する
従来の組み合わせデコーダからなる1つのアレイであ
る。ほぼ周期的なので、(第8図に例示された)重みデ
コードシーケンスは、視覚的なシム効果(shimmering
effect)なしに安定したグレイレベルを生み出すことが
できる(重みデコードシーケンスは、望まれない視覚的
なマーキー効果(marquee effect)若しくはビーディ
ング効果(beadiing effect)を防ぐために正確には周
期的でない)。
本発明の基づけば、シードパターンを生成するために
はプログラム可能なマトリクスジェネレータを用いる必
要がなく、その理由は画素ドライバへの最終的な出力シ
ーケンスの0及び1の順序が、重みデコーダによって制
御されるからである。
剰余類ハッシングは、位相タイリングマトリクスを生
成するべくプログラム可能とすることができる。16レベ
ルに対しては、4824以上の可能なタイリングマトリクス
があり、8レベルに対しては18のプログラム可能なタイ
リングマトリクスがあり、4レベルに対しては6の可能
なマトリクスがあり、しかしながらこれらの6は、対角
線上の隣接ルールを乱す(4個のレベルモードに対して
は、Hマトリクスを用いて対角線上に隣接ルールを乱す
ことのないようにすることが不可能である)。16ビット
のプログラム可能なレジスタは、全てのレベルに対して
タイミングマトリクスをプログラムするために十分であ
る。
これまでの説明は1つの例示であり、限定を意図する
ものではなく、更に変形できることは当業者には明らか
であり、これらの変形は添付の請求の範囲によって定義
される本発明の技術的視点を逸脱するものではない。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−166986(JP,A) 特開 昭63−97921(JP,A) 特開 平2−79092(JP,A) 特開 平5−303348(JP,A) 特開 平6−301013(JP,A) 特開 平8−146908(JP,A) (58)調査した分野(Int.Cl.7,DB名) G09G 3/00 - 3/38 G02F 1/133 505 - 580

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項1】デジタル形式で制御されたディスプレイ用
    の複数の画素の輝度レベル制御方法であって、 前記複数の画素の各々がオン状態である時間の割合を表
    すデューティサイクルを、前記複数の画素の前記輝度レ
    ベルの各々に関連付ける過程と、 クロック信号に応答して、マトリクスの乗算によって複
    数の位相シフトを定義するパターンを、周期的に形成す
    る過程であって、前記複数の位相シフトは、隣接した前
    記画素が同じ位相とならないようにする、前記周期的に
    形成する過程と、 形成された前記パターンを適用して、前記画素の各々に
    前記複数の位相シフトのうちの1つを割り当てて、前記
    輝度レベルのうちの1つをなすように前記画素をオン状
    態とする過程とを有することを特徴とする画素輝度レベ
    ル制御方法。
  2. 【請求項2】前記周期的に形成する過程がプログラム可
    能であることを特徴とする請求項1に記載の方法。
  3. 【請求項3】形成された前記パターンが、n−1個の位
    相シフトが生成された後に繰り返され、ここでnは画素
    の輝度レベルの個数を表すことを特徴とする請求項1に
    記載の方法。
  4. 【請求項4】前記マトリクスの乗算が、 第1のマトリクスに、プログラム可能な変数の集合を表
    す第2のマトリクスを乗算して、前記パターンを形成す
    る過程を含むことを特徴とする請求項1に記載の方法。
  5. 【請求項5】前記パターンを適用する前記過程が、 前記パターンを表す第3のマトリクスに、プログラム可
    能な変数の集合を表す第4のマトリクスを乗算する過程
    を有することを特徴とする請求項1に記載の方法。
  6. 【請求項6】前記画素の間の前記位相シフトの量を表す
    p乗だけマトリクスを累乗するマトリクス乗算過程と、 p乗だけ累乗された前記マトリクスに対応するパターン
    を前記位相シフトの各々に適用する過程とを更に有する
    ことを特徴とする請求項5に記載の方法。
  7. 【請求項7】前記画素をオン状態にする前記過程が、 何れの隣接する前記画素も同一の位相を有することがな
    いことを確実にするように、ハッシングマトリクスHを
    選択する過程と、 前記選択されたハッシングマトリクスHを、前記割り当
    てられた位相シフトに適用する過程とを含むことを特徴
    とする請求項1に記載の方法。
  8. 【請求項8】複数の画素を有し、画素がオン状態である
    時間の割合を表すデューティーサイクルが画素の輝度レ
    ベルの各々に関連付けられており、前記デューティーサ
    イクルによって決定される輝度レベルで各画素が動作す
    る型のディスプレイをデジタル式に制御するディスプレ
    イ用コントローラであって、 クロック信号に応答して、マトリクスの乗算によって形
    成される複数のパターン信号を周期的に出力するクロッ
    クパターンジェネレータであって、前記複数のパターン
    信号の各々が複数の位相のなかの対応する1つの位相を
    定義する、該クロックパターンジェネレータと、 前記パターン信号の各々を受信しかつ周期的に信号出力
    パターンを選択するように接続されたクロック位相選択
    マルチプレクサとを有し、 前記各々のパターンが或る画素の輝度レベルを表す信号
    に対して適用され、これによってその画素に対する位相
    シフトを定義し、かつ隣接する何れの画素も同一の位相
    とならないようにされることを特徴とするディスプレイ
    用コントローラ。
  9. 【請求項9】前記マルチプレクサの制御端子に接続され
    たハッシングエレメントを更に有し、 前記ハッシングエレメントが、隣接する何れの画素も同
    一の位相とならないように出力パターンを選択すること
    を特徴とする請求項8に記載のディスプレイ用コントロ
    ーラ。
  10. 【請求項10】前記パターンジェネレータが、 複数の排他的ORゲートであって、各々の前記排他的ORゲ
    ートが複数のANDゲート置の出力端子に接続された複数
    の入力端子を備えた、前記複数の排他的ORゲートを含
    み、 前記複数のANDゲートの各々が、選択レジスタとマトリ
    クス値信号の信号源に各々接続された少なくとも2つの
    入力端子を有することを特徴とする請求項8に記載のデ
    ィスプレイ用コントローラ。
  11. 【請求項11】前記コントローラが、パターンメモリを
    用いずに、前記選択されたパターンを生成しかつ出力す
    ることを特徴とする請求項8に記載のディスプレイ用コ
    ントローラ。
  12. 【請求項12】マトリクスをp乗だけ累乗するマトリク
    ス乗算手段であって、pは前記画素に対する位相シフト
    の量を表し、適用される前記パターンが前記マトリクス
    のp乗に相当する、前記マトリクス乗算手段を更に有す
    ることを特徴とする請求項8に記載のディスプレイ用コ
    ントローラ。
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