JPH10504118A

JPH10504118A - 液晶ディスプレイパネル用フレームレート制御グレイ・スケールシェーディング

Info

Publication number: JPH10504118A
Application number: JP9510349A
Authority: JP
Inventors: サクセナ、ニルマル・アール; マンサニ、スリダー
Original assignee: エススリー・インコーポレイテッド
Priority date: 1995-08-25
Filing date: 1996-08-23
Publication date: 1998-04-14
Anticipated expiration: 2016-08-23
Also published as: JP3181295B2; AU6848296A; US5777590A; WO1997008678A1

Abstract

(57)【要約】例えば携帯型コンピュータなどで用いられるＬＣＤコントローラによって、モノクロディスプレイとカラーディスプレイの両方のための各画素の強度シェーディング用のフレームレート制御変調方法を用いたグレイスケールシェーディングが達成される。このグレイスケールシェーディング方法及びグレイスケールシェーディング回路は、位相タイリングマトリクスを記憶するための若しくはフレーム変調パターンシーケンスを記憶するためのメモリをが必要とせず、メモリの代わりに、線形マトリクス論理構造を用いてリアルタイムに生成される。線形マトリクス演算を用いることによって、フレーム変調パターンシーケンスの様々な位相シフトが達成され、ディスプレイ上により良好なイメージが形成される。プログラム可能な（４，８，または１６）の強度レベルが達成されるだけでなく、本発明の方法及び装置によって、水平方向、垂直方向及び対角線上の隣接するディスプレイ上の画素が同一フレームで同一の位相となることが防止され、更に、画素ディスプレイドライバに均一に負荷が分配される。

Description

【発明の詳細な説明】液晶ディスプレイパネル用フレームレート制御グレイ・スケールシェーディング技術分野本発明は、コンピュータのディスプレイ用のコントローラに関し、より詳しくは、液晶（フラットパネル型）コンピュータディスプレイ用のグレイ・スケールシェーディングを含むコントローラに関する。背景技術携帯用コンピュータには通常フラットパネルディスプレイと呼ばれる部分が含まれている。このフラットパネルディスプレイには様々な形式があり、多くの場合、液晶ディスプレイが用いられている。この液晶ディスプレイには、ＴＦＴ（薄膜トランジスタ）型とも呼ばれるアクティブマトリクス型と、ＳＴＮ（ｓｕｐｅｒｔｗｉｓｔｅｄｎｅｍａｔｉｃ）型と呼ばれるパッシブマトリクス型とがある。これらの２つの形式は、モノクロディスプレイ及びカラーディスプレイの両方に用いられている。このようなフラットパネルディスプレイは、集積回路の一部をなしかつディスプレイコントローラ若しくはＬＣＤコントローラと呼ばれるコントローラによって駆動されている。これらのディスプレイには、対応するコントローラによって解決されなければならない多数の公知の特性を有する。その特性の１つは、様々なディスプレイ画素（ピクチャーエレメント）が励起され、隣接する画素が同じ位相で励起された場合、望まれない視角的なアーティファクト（ａｒｔｉｆａｃｔ）が現れ、形成されるイメージの質を低下させるということである。これらのアーティファクトには、視覚的なクロストーク、フリッカ（ｆｌｉｃｋｅｒｉｎｇ）、及びストリーミング・モーション（ｓｔｒｅａｍｉｎｇｍｏｔｉｏｎ）が含まれている。ある形式のＬＣＤコントローラでは隣接する画素を励起するための位相シフトを用いることが知られている。更に、ＬＣＤパネルの画素ドライバが均一に負荷を割り当てられることも望ましい。１９９３年２月９日に「Ｂａｓｓｅｔｔｉ，Ｊｒ．」らに付与された米国特許第５，１８５，６０２号「ＭｅｔｈｏｄａｎｄＡｐｐａｒａｔｕｓｆｏｒＰｒｏｄｕｃｉｎｇＰｅｒｃｅｐｔｉｏｎｏｆＨｉｇｈＱｕａｌｉｔｙＧｒａｙＳｃａｌｅＳｈａｄｉｎｇｏｎＤｉｇｉｔａｌｌｙＣｏｍｍａｎｄｅｄＤｉｓｐｌａｙｓ」には、画素励起用の複数の位相シフトパターンを記憶することによってこれらの欠点を処理する発明が開示されている。「Ｂａｓｓｅｔｔｉ，Ｊｒ．」らは、更に、位相シフトに対するタイリングパターンの選択を行うために行及び列カウンタにモジュロＤ剰余演算を行うことを開示している。１９８９年５月２日に「Ｉｓｈｉｉ」に付与された米国特許第４，８２７，２５５号明細書「ＤｉｓｐｌａｙＣｏｎｔｒｏｌＳｙｓｔｅｍｗｈｃｉｈＰｒｏｄｕｃｅｓＶａｒｙｉｎｇＰａｔｔｅｒｎｓｔｏＲｅｄｕｃｕｃｅＦｌｉｃｋｅｒｉｎｇ」には、複数の位相シフトパターンの記憶を必要とする発明が開示されている。従来技術では、例えば、ＬＣＤディスプレイに関連する幾つかの問題を解決するために、位相シフトパターンを記憶するためのメモリ、即ちＲＡＭ若しくはＲＯＭを必要とし、かつ大量の論理回路を必要とするために、場合によっては実施することが困難なタイリングパターンを選択する方法を用いている。このような従来技術の解決方法は、多くの論理回路と専用に用いられるメモリとを必要とするので、集積回路チップの占有面積を多く必要とするかなり高価なものである。従って、より経済的に製造でき、システム全体の製造コストを低減し、かつ消費電力の少ないフラットパネルディスプレイ用コントローラを開発することが望まれる。発明の開示本発明に基づけば、フラットパネルディスプレイ用コントローラによって、論理回路によってマトリクスの乗算をリアルタイムで実施することによって、パターンを伝達することにより、位相シフトパターンを記憶するための専用のメモリを必要とせずに、所望の位相シフトパターンを提供することができる。更に、モジュロ剰余演算が必要とされず、その理由は、様々な形式のディスプレイに適合するためのプログラム可能性を保持しながら、タイリングパターンが論理回路によって形成されるからである。更に、本発明に基づくある実施例では、集積回路チップの表面積に比例する集積回路チップのゲート数が、従来技術の方法に比較して１／３若しくは１／４に低減され、従って消費電力と集積回路製造コストが低減される。本発明に基づけば、デジタル形式で制御される液晶ディスプレイ、若しくはその他の形式のフラットパネルディスプレイ用としてグレイ・スケールシェーディングが提供される。本明細書中の「液晶ディスプレイ」は、モノクロディスプレイ及びカラーディスプレイを含む全てのディスプレイを表し、カラーディスプレイ用のグレイ・スケールは、表示されている色彩にかかわらず、任意の特定の画素の色の強度、即ち明かりレベルを表す。本発明に基づく方法は、フレームレート制御方法を用いて様々なレベルの強度シェーディングを保証し、かつディスプレイ装置の画素ドライバがバランスのとれた負荷を分配されることを確実にする（バランスのとれた負荷の分配は、行及び列の画素ドライバへの負荷を分配するために、同時に励起された画素の間の距離を最大にすることを意味する）。バランスのとれた負荷の分配は、フレーム制御による画素の励起シーケンスの数学的な特性によって達成される。更に、同じ位相の画素は、垂直方向、水平方向、若しくは対角線上で隣接して配置されていないことが確実とされ、即ちカラークリスプネス（またはモノクロクリスプネス）が改善され、かつその他の視覚的なアーティファクトが除去される。本発明に基づけば、位相タイリングシーケンスとフレーム変調パターンシーケンスの両方が、線形マトリクス計算を実施する論理回路を用いてリアルタイムに形成される。図面の簡単な説明第１図は、本発明に基づくグレイ・スケールシェーディング用のフレームレート制御を表す図である。第２図は、本発明に基づくフレームレート制御を実施するための回路のブロック図である。第３図は、線形マトリクスフィードバックを用いたパターン形成用の論理回路の模式図である。第４図は、線形マトリクス乗算を用いた位相シフトパターンシーケンス用の論理回路用の模式図である。第５図は、複数の４入力排他的ＯＲゲートを含む第４図の論理回路のプログラム可能な実施例を表している。第６図は、第５図の論理回路への入力の値を供給するためのプログラム可能なレジスタを表している。第７図は、８０から８８の入力とＸ８からＸ０の出力とを有する９×９マトリクス乗算論理回路の表である。第８図は、パターン値からの重みデコーダの選択用論理の表である。発明を実施するための最良の形態デジタル形式で制御された液晶ディスプレイパネルにおいてグレイ・スケールシェーディングを行う方法と、この方法を実施するための回路との両方が、フレームレート制御（ＦＲＣ）を用いて４，８，及び１６レベルの強度シェーディングを保証し、ＬＣＤパネルの画素ドライバにバランスのとれた負荷が分配されることを確実にし、同じ位相の画素点が垂直方向に、水平方向に、若しくは対角線上に隣接して配置されないことを確実とし、かつ視覚的なアーティファクトを除去する。本明細書中で説明される方法及び回路は、従来のディスプレイコントローラの一部をなすものであり、ディスプレイコントローラのその他の部分は本明細書中では省略される。第１図は、４，８，及び１６レベルのプログラム可能なＲＦＣグレイ・スケールシェーディング用の回路を表している。第１図に例示されたこのグレイ・スケールシェーディング方法は、位相タイリングマトリクス若しくはフレーム変調パターンシーケンスを記憶するためのメモリ（ＲＡＭ若しくはＲＯＭ）を必要としないという点において新規なものである。位相タイリングとフレーム変調パターンシーケンスとの両方は、本発明に基づき、線形マトリクス論理構造を用いて動作中に（即ちリアルタイムに）形成される。この線形マトリクス動作を用いることによって、フレーム変調パターンシーケンス用の様々な位相シフトを容易に形成することができる。これらの線形マトリクス論理構造は実行が容易であり（最小の個数の論理ゲートを用いる）、様々な形式のディスプレイに用いるためのプログラミングが容易となっている。更に、プログラム可能な４，８，及び１６強度レベルを達成するために、本発明の方法及び回路は、（４レベルでの実行以外は）垂直方向、水平方向、若しくは対角線上に隣接する画素が、同一フレーム内で同じ位相を有することがないということを保証し、かつＬＣＤパネルの画素ドライバが、隣接する画素に位相を分配することによって、均一に負荷分配されることを保証する。これによって画質が向上される。第１図は、１６レベルのＦＲＣ変調が、８ビットにエンコードされた２５６レベルの画素強度に対してどのように用いられるかを表している。ＦＲＣ変調法は、「Ｂａｓｓｅｔｔｉ，Ｊｒ．」の来国特許第５，１８５，６０２号に詳しく説明されている。８ビットエンコーディング入力信号Ｖ［７：０］の最下位からの４つのビットＶ［３：０］は、セレクタ１２によって取り除かれるか（Ｖ［１：０］に対するものとして表されている）、または通常通り画素ディサーリング（ｐｉｘｅｌｄｉｔｈｅｒｉｎｇ）用のＶ［３：２］用として用いられる（本明細書の目的ではない）。最上位からの４個のビットＶ［７：４］が、セレクタ１４からＦＲＣ変調ブロック１８へ伝達され、ＬＣＤディスプレイパネルへの１６のレベルの効果をシミュレートする。ディサーリングは、色の数を増加させるために、ＦＲＣ法によって用いられていない画素に加えられる。多様なグレイレベルの効果は、通常通りディスプレイパネル２８を駆動するディスプレイパネルインタフェース２４のオン・オフ時間変調を通してＦＲＣ法により達成される。フレーム周期の間に各画素がオン状態となる時間（デューティーサイクル）によって、最小（黒）及び最大（白）の画素の強度の間の部分的なグレイレベルの効果が達成される。デジタル形式で制御されたディスプレイ２８のオン・オフ制御は別個のユニットからなるので、この部分的なグレイレベルはまた離散的なものである。一般的に、Ｎ＋１グレイレベルまでの１周期当たりＮパターンのシーケンスを用いることにより、時間変調が達成される。本明細書中で説明されている１６、８、及び４レベルのＦＲＣは、本発明のＦＲＣ方法を例示するための具体例として説明されている。しかしながら、本発明の技術的範囲は、これらのレベルに限定されるものではなく、その他のグレイ・スケールレベルが本発明の方法及び本明細書中に記載された回路を適切に変形した回路を実現するために用いることができる。第２図に例示された回路は、ＦＲＣを用いて１６グレイレベルの実施を表している。画素データ入力Ｖ［７：４］は、第１図のディスプレイ２８のある特定の行及び列に対応する４ビットのエンコードされた画素強度を表している。これらの４ビットは、１６のグレイレベルを表している。第１図のディスプレイ２８の出力において、時間変調された長さｎの１及び０からなるシーケンスが、４ビットのエンコーディングに対応して形成される。この出力シーケンスは、ディスプレイ２８の画素ドライバ２４を駆動する。値「１」は、画素ドライバをオン状態とし、また値「０」は、画素ドライバをオフ状態とする。長さｎのパターンシーケンスは、変調周期内でｎフレームを用いることによって伝達される。１６のグレイレベルを実現するためには、ｎは少なくとも１５でなければならない。第２図のマトリクスジェネレータ４０は、複数のｋビットのベクトルに対応する長さｎの周期的シーケンスを生み出す。ｎが少なくとも１５であるためには、ｋは少なくとも４でなければならない。ブロックＰ０からＰ１５の出力には、各々、マトリクスジェネレータ４０によって生成されたパターンシーケンスの０から１５の位相シフトが生み出される。位相選択マルチプレクサ５０を制御する剰余類ハッシングブロック４６は、各画素に対して、パターンシーケンスの特定の位相シフトを選択する。この選択手順によって、（水平方向、垂直方向、及び対角線上の）任意の隣接する画素が同一位相シフトのシーケンスで駆動されないことが保証される。１６個の重みデコーダ６０（各位相ごとに１デコーダ）は、位相シフトされたパターンシーケンスを１つの出力シーケンスに変換する。例えば、重みデコーダ６０−ｎ（ｗ／ｎが付された）は、ｗ項の「１」とｎ−ｗ個の「０」からなる出力シーケンス生み出す。重みデコーダ６０−１及び６０−１６（０／ｎとｎ／ｎが付された）は、各々、常に０及び１を出力する。ある所定の画素強度（Ｖ［７：４］によってエンコードされた）に対して、レベル選択マルチプレクサ７０は、１６個の重みデコーダ６０出力のうちの１つを選択する。ｎ＋１が１６よりも大きくなることがあるので、重みデコーダ６０の出力のあるものが取り除かれなければならない。しかしながら、全ての０（レベル０／ｎ）及び全ての１（ｎ／ｎ）という出力が、最小の及び最大のグレイレベルを実現するために保存されなければならない。次に、第２図の構成要素について詳しく説明をする。周期的なパターンがマトリクス乗算フィードバックを用いて形成される。以下に、第２図のマトリクスジェネレータ４０によって実行されるべき４ビット長の１５個の周期的パターンシーケンスの配列を表す。パターン０００１０１１１１０１０００１１０１１０１１０１１００１０１０１１０１１０１００１１００１１１０１１１１１０００００１０マトリクスジェネレータは、ｄ［ｋ−１：０］が付された入力と、９［ｋ−１：０］が付された出力とを備えたｋビットのレジスタを含む。フィードバック関数は、ベクトルｑ［ｋ−１：０］を入力とし、ガロア体における線形マトリクス乗算を実行し、ｋビットのレジスタへフィードバックされる出力ｄ［ｋ−１：０］を生成し、この動作は以下のマトリクス式によって表される。この実施例は、１つの例としてｋ＝４を用いた第３図に模式的に例示された論理回路によって実行され、ここで、各ブロック８０は、マトリクス乗算ｄ［ｋ− １：０］＝ｍａｔｒｉｘ×ｑ［ｋ−１：０］に対応する排他的論理ＯＲ演算（Ｅｘ−ＯＲゲート）を表している。ｋビットレジスタは、フレームクロック信号によってクロックされている。これらのマトリクスの周期特性は、それらの特性多項式のサイクル特性に関連している。「Ｎ．Ｓａｘｅｎａ」らによる「ＳｉｍｐｌｅＢｏｕｎｄｓｏｎＳｉｇｎａｔｕｒｅＡｎａｌｙｓｉｓＡｌｉａｓｉｎｇｆｏｒＲａｎｄｏｍＴｅｓｔｉｎｇ」（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓｏｎＣｏｍｐｕｔｅｒｓ，１９９２年５月）を参照のこと。このようなマトリクスに基づくパターン生成を用いることの利点は、（１）特定の周期シーケンスを発生する幾つかのマトリクスに基づく実施が存在すること。（２）パターン生成手順がプログラム可能であること。（３）周期的シーケンスを再生するためのパターンメモリ（ＲＯＮ若しくはＲＡＭ）を必要としないこと。（４）他の２進カウンタに基づくパターンジェネレータと比較してその実現が（ゲートカウンタにより）容易であるであること。（５）マトリクス乗算を用いることによって、不自然でない位相シフト特性が可能となること。マトリクス乗算による位相シフトは、マトリクスに基づくパターンジェネレータの最も重要な特性である。第４図は、（第３図に用いられたものと等しい符号が用いられている）この位相シフトを実行するためのＥＸ−ＯＲゲート８４を含む論理回路の模式図である。第４図に表された論理回路は、以下のマトリクス乗算を実行する。第４図に例示されたようにかつ上述されたマトリクス乗算によって実行される位相シフトされたシーケンスパターンはまた、Ｑ及びＸの相対的な値を表す以下のパターンによっても例示される。ＱＸ０００１０１１００１１１１１０１１０１０１００１００１１０１０１０１１０１０１１１１０１０１００１００１１１０００１０１１１１０１０１１１１１１０１００１０００１１００００１０１１１００００１１１１１０１１１１０００１０１０００１０００１１上述されたパターンからも明らかなように、Ｑの値は、Ｘ列の４つ上のエントリに対応するＸの値と等しい。これは、所望の位相シフトを表している。即ち、列Ｑと列Ｘは、列Ｘが列Ｑのエントリに対して４エントリだけ進んでシフトされていること以外は互いに等しい。第５図は、プログラム可能であること以外は第４図に例示されたものと等しい論理回路をより詳しく表した模式図である。第４図及び第５図の４入力排他的ＯＲ（ＥＸ−ＯＲ）ゲート８４−０〜８４−３は、各々、１つの出力値Ｘを出力する。４入力排他的ＯＲゲート８４−０〜８４−３の各々は、入力としてこの実施例の値ｑ０、ｑ１、ｑ２及びｑ３（Ｑの）の各々が供給されており、所望のプログラム可能性を達成している。Ｑの各値は、ＡＮＤゲート８８− ０〜８８−１５によって、α、β、γ、及びδとして表された第２の値と論理的に組み合わされている。これら１６個のα、β、γ、及びδの値は、従って、各排他的ＯＲゲートに供給されるＱの値から選択された値を供給する１６個の論理値（論理「１」若しくは論理「０」）を含む。即ち、この論理回路は、α、β、 γ、及びδに対して各々値を設定するように第６図に例示された１６ビットレジスタ９２を設定することによって、プログラムされる。即ち、プログラム可能なレジスタ９２によって任意の４×４マトリクスを選択することができる。このプログラム可能性によって、特定のディスプレイの調整が可能となる。即ち、第６図のプログラム可能なレジスタ９２を様々な値に設定することによって、各種のディスプレイへの適合性が達成される。以下の説明は、マトリクス乗算を用いて様々な位相シフトを形成することに関するものである。１つの例として、（９×９マトリタス乗算フィードバックを用いて９ビットレジスタによって生成された）１周期１６パターンシーケンスが用いられている。ここで用いられているマトリクスＧは以下のようなものである。Ｇ＝１１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０１０００００００１１００００００００以下の１周期１６パターンシーケンスが生成される。このシーケンスは、ＦＲＣを実行する場合に用いられる１つの例として記載されている。Ｑ００００００００１−＞０ｘ００１０００００００１０−＞０ｘ００２００００００１００−＞０ｘ００４０００００１０００−＞０ｘ００８００００１００００−＞０ｘ０１００００１０００００−＞０ｘ０２０００１００００００−＞０ｘ０４００１０００００００−＞０ｘ０８０１００００００００−＞０ｘ１００１００００００１１−＞０ｘ１０３１０００００１０１−＞０ｘ１０５１００００１００１−＞０ｘ１０９１０００１０００１−＞０ｘ１１１１００１００００１−＞０ｘ１２１１０１０００００１−＞０ｘ１４１１１００００００１−＞０ｘ１８１ｐの位相シフトを行うために、このパターンシーケンスはマトリクスの累乗Ｇ^N-P だけ乗算されなければならない。以下のシーケンス（１だけシフトされた位相）は、上述されたシーケンスをＧ¹⁵だけ乗算することによって得られる。１１００００００１−＞０ｘ１８１００００００００１−＞０ｘ００１０００００００１０−＞０ｘ００２００００００１００−＞０ｘ００４０００００１０００−＞０ｘ００８００００１００００−＞０ｘ０１００００１０００００−＞０ｘ０２０００１００００００−＞０ｘ０４００１０００００００−＞０ｘ０８０１００００００００−＞０ｘ１００１００００００１１−＞０ｘ１０３１０００００１０１−＞０ｘ１０５１００００１００１−＞０ｘ１０９１０００１０００１−＞０ｘ１１１１００１００００１−＞０ｘ１２１１０１０００００１−＞０ｘ１４１以下のマトリクスは全てＧの自明でない累乗である。Ｇ：Ｇ²＝１１１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０１０００００００１０１０００００００１１０００００００Ｇ³＝１１１１０００００００００１０００００００００１０００００００００１０００００００００１０１０００００００１０１０００００００００１００００００１１１００００００Ｇ⁴＝１１１１１０００００００００１０００００００００１０００００００００１０１０００００００１０１０００００００００１０００００００００１０００００１１１１０００００Ｇ⁵＝１１１１１１０００００００００１０００００００００１０１０００００００１０１０００００００００１０００００００００１０００００００００１００００１１１１１００００Ｇ⁶＝１１１１１１１０００００００００１０１０００００００１０１０００００００００１０００００００００１０００００００００１０００００００００１０００１１１１１１０００Ｇ⁷＝１１１１１１１１０１０００００００１０１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１００１１１１１１１００Ｇ⁸＝０１１１１１１１１０１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０１１１１１１１１０Ｇ⁹＝００１１１１１１１００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０１０００００００１０１１１１１１１１Ｇ¹⁰＝０００１１１１１１０００１０００００００００１０００００００００１０００００００００１０００００００００１０１０００００００１０１０００００００００１１１１１１１Ｇ¹¹＝００００１１１１１００００１０００００００００１０００００００００１０００００００００１０１０００００００１０１０００００００００１０００００００００１１１１１１Ｇ¹²＝０００００１１１１０００００１０００００００００１０００００００００１０１０００００００１０１０００００００００１０００００００００１０００００００００１１１１１Ｇ¹³＝００００００１１１００００００１０００００００００１０１０００００００１０１０００００００００１０００００００００１０００００００００１０００００００００１１１１Ｇ¹⁴＝０００００００１１０００００００１０１０００００００１０１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１１１Ｇ¹⁵＝００００００００１１０００００００１０１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１１Ｇ¹⁶＝１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１０００００００００１Ｇの周期が１６なので、Ｇ¹⁶は単位マトリクスである。第７図は、これらのマトリクスの累乗の論理回路による実行を表形式で表すものである。第７図の列Ｘ８からＸ０は、第２図の位相シフトブロックの１つの出力（Ｐ０からＰ１５まで）を表している。第７図の各行は、特定の位相シフトに対応する。第７図の表のセル・エントリは、選択された列Ｘ８からＸ０の特定のＸ出力を生み出すための排他的ＯＲゲート（若しくはこれと等価な論理）によって論理的に組み合わされる入力文字（ｑ８からｑ０のサブセット）を表している。第７図の表によって表された要件に合致する論理回路は、各々が９個の入力（ｑ０からｑ８）を備えた９個のＥＸ−ＯＲゲート（ｘ０からｘ８に対して）が設けられていること、即ち全体的な構造は等しいが第５図に例示された回路よりも複雑なものであること以外は、ＥＸ−ＯＲ及びＡＮＤゲートを用いて、第５図に示されているように、及び上述されたように実行される。しかしながら、第７図の表には注目に値する反復性があることが認められる。即ち、表を右上から左下への対角線上に見た場合、各対角線上の値は等しい値のＱとなっていることがわたる。即ち、第７図の表によって表された論理は、比較的少数の論理ゲートによって実行できるものである。第２図の剰余類ハッシングブロック４６を駆動するために１６の位相シフトのうちの１つを選択する位相選択ベクトルＰ３−Ｐ０は、（１）行カウンタ（Ｒ３−Ｒ０）の最下位からの４つのビットと、（２）列カウンタ（Ｃ３−Ｃ０）の最下位からの４つのビットと、（３）本明細書中で剰余類ハッシングタイリングマトリクスと呼ばれる４×４のマトリクスＨとから導かれる（行カウンタ及び列カウンタはディスプレイコントローラ内に通常通り設けられたものである）。数学的には、位相シフトベクトルは、Ｐ［３：０］＝Ｈ×Ｒ［３：０］＋Ｃ［３．０］であり、ここで「×」は、ガロア体におけるマトリクス乗算演算であり、「＋」は、モジュロ２（２を法とする剰余類）のベクトル加算演算を表す。マトリクスＨは、何れの隣接する画素も同じ位相シフトを有することのないこと（少なくとも４千個のそのような４×４マトリクスが存在する）ことを確実にするサーチ手続きによって選択される。以下の表は、位相タイリングマトリクスを生成するための第２図の剰余類ハッシング回路４６を表している。短い周期を有するマトリクスＨが、標準的なＬＣＤに安定したグレイ・スケールパターンを生み出すことが見いだされた（この表の空白部分は使用されていない）。以下の例は、この剰余類ハッシング表に記載された実施例によって形成された位相タイリングパターンを表している。１６レベルの剰余類ハッシングタイリングを用いた位相タイリング。８レベルの剰余類ハッシングタイリングを用いた位相タイリング。０１２３４５６７６７４５２３０１２３０１６７４５４５６７０１２３８レベルの剰余類ハッシングを用いた位相タイリング。１０３２５４７６７６５４３２１０３２１０７６５４５４７６１０３２４レベルの剰余類ハッシングを用いた位相タイリング。０１２３２３０１１０３２３２１０第２図の重みデコーダ６０は、１つの出力値を出力する従来の組み合わせデコーダからなる１つのアレイである。ほぼ周期的なので、（第８図に例示された）重みデコードシーケンスは、視覚的なシム効果（ｓｈｉｍｍｅｒｉｎｇｅｆｆｅｃｔ）なしに安定したグレイレベルを生み出すことができる（重みデコードシーケンスは、望まれない視覚的なマーキー効果（ｍａｒｑｕｅｅｅｆｆｅｃｔ）若しくはビーディング効果（ｂｅａｄｉｉｎｇｅｆｆｅｃｔ）を防ぐために正確には周期的でない）。本発明の基づけば、シードパターンを生成するプログラム可能なマトリクスジェネレータを備える必要がなく、その理由は画素ドライバへの最終的な出力シーケンスの０及び１の順序が、重みデコーダによって制御されるからである。剰余類ハッシングは、位相タイリングマトリクスを生成するべくプログラム可能とすることができる。１６レベルに対しては、４８２４以上の可能なタイリングマトリクスがあり、８レベルに対しては１８のプログラム可能なタイリングマトリクスがあり、４レベルに対しては６の可能なマトリクスがあり、しかしながらこれらの６は、対角線上の隣接ルールを乱す（４個のレベルモードに対しては、Ｈマトリクスを用いて対角線上の隣接ルールを乱すことのないようにすることが不可能である）。１６ビットのプログラム可能なレジスタは、全てのレベルに対してタイリングマトリクスをプログラムするために十分である。これまでの説明は１つの例示であり、限定を意図するものではなく、更に変形できることは当業者には明らかであり、これらの変形は添付の請求の範囲によって定義される本発明の技術的視点を逸脱するものではない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．デジタル形式で制御されたディスプレイ用の画素輝度レベル制御方法であって、デューティサイクルを複数の画素の輝度レベルの各々に関連付ける過程と、マトリクスの乗算によって複数の画素位相シフトを定義するパターンを周期的に形成する過程と、特定のデューティサイクルで前記画素を励起するために、各画素に前記位相シフトのうちの１つを割り当てるための前記パターンを作用させる過程とを有することを特徴とする画素輝度レベル制御方法。２．前記周期的に形成する過程がプログラム可能であることを特徴とする請求項１に記載の方法。３．前記生成されたパターンが、ｎ−１位相シフトが生成された後に繰り返され、ここでｎは画素の輝度レベルの個数を表すことを特徴とする請求項１に記載の方法。４．前記マトリクスの乗算が、前記パターンを生成するために、プログラム可能な変数の集合を表す第２のマトリクスを第１のマトリクスに乗算する過程を含むことを特徴とする請求項１に記載の方法。５．前記パターンを作用させる過程が、前記パターンを表す第１のマトリクスに、プログラム可能な変数の集合を表す第２のマトリクスを乗算する過程を有することを特徴とする請求項１に記載の方法。６．マトリクスを位相シフトの量を表すＰ回だけ乗算するマトリクス乗算過程と、各位相シフトに対して、Ｐ回乗算された前記マトリクスに対応するパターンを作用させる過程とを更に有することを特徴とする請求項５に記載の方法。７．何れの隣接する画素も同一の位相シフトを有することがないことを確実にするように、ハッシングマトリクスＨを選択する過程と、前記ハッシングマトリクスＨを前記割り当てられた位相シフトに作用させる過程を更に有することを特徴とする請求項１に記載の方法。８．関連するデューティサイクルにわって励起されることによって決定される複数の輝度レベルで各々が動作する複数の画素を備えたデジタル形式で制御されたディスプレイ用コントローラであって、Ｐ個の位相のうちの１つを定義するパターン信号を周期的に出力するクロックパターンジェネレータと、前記パターン信号の各々を受信しかつ周期的に信号出力パターンを選択するように接続されたクロック位相選択マルチプレクサとを有し、前記各々のパターンが画素に対する輝度レベルを表す信号に対して作用され、これによって前記画素に対する位相シフトを定義することを特徴とするディスプレイ用コントローラ。９．前記マルチプレクサの制御端子に接続されたハッシングエレメントを更に有し、前記ハッシングエレメントが、隣接する何れの画素も同一の位相とならないように出力パターンを選択することを特徴とする請求項８に記載のコントローラ。１０．前記パターンジェネレータが、各々がＡＮＤゲートの出力端子に接続された複数の入力端子を、各々が備えた、複数の排他的ＯＲゲートを含み、前記ＡＮＤゲートの各々が、選択レジスタとマトリクス値信号の信号源に各々接続された少なくとも２つの入力端子を有することを特徴とする請求項８に記載のコントローラ。１１．前記コントローラが、パターンメモリを用いずに、前記選択されたパターンを生成しかつ出力することを特徴とする請求項８に記載のコントローラ。