JP4466621B2 - 表示駆動装置、表示装置及び表示駆動方法 - Google Patents

Description

本発明は、フレームレート制御（ＦＲＣ）方式による階調表示が可能な表示駆動装置、表示装置及び表示駆動方法に関する。

従来、液晶表示装置等の表示装置で階調表示を行うための方式の１つしてフレームレート制御（ＦＲＣ）方式が知られている。ＦＲＣ方式は、所定の階調の表示が可能な表示駆動装置を用いてそれよりも多階調の表示を行うための手法である。このＦＲＣ方式は、数フレームを１周期とし、この１周期内で各表示画素の階調を時間的に変化させることにより、中間階調を得る方式である。

ここで、ＦＲＣ駆動においては、中間階調の表示を行う際にフリッカ（ちらつき）が発生しやすい。このため、ＦＲＣ駆動においてはフレームと表示位置のデータの入れ替えによって多階調表示可能とすると共に、可能な限りフリッカを抑えることが理想である。しかしながら、いかなる手段で駆動してもフリッカが発生しやすい画像が存在してしまい、すべての画像においてフリッカを抑えることは困難であるとされている。

このようなフリッカを抑える手法としては、多数のルックアップテーブルを設けておきルックアップテーブルをランダムに選択して表示駆動する手法や、特許文献１のように入力階調データに対してフリッカが発生しにくいようなＦＲＣパターンをフレーム周波数変換の前後で生成して、これらのＦＲＣパターンに従って表示駆動する手法等が提案されている。
特開平１０−１４３１１１号公報

ここで、ルックアップテーブルを設けておく手法や特許文献１のようにＦＲＣパターンを生成する手法ではフリッカの発生を抑える効果は高いが、その反面、ルックアップテーブルを記憶しておくための専用の記憶部が必要であったり、フレーム周波数変換の前後でＦＲＣパターンを生成する必要があったりして回路構成や駆動方法が複雑になりがちである。

本発明は、上記の事情に鑑みてなされたもので、回路構成や駆動方法を簡易とした構成でフレームレート制御方式による階調表示を行うことが可能な表示駆動装置、表示装置及び表示駆動方法を提供することを目的とする。

上記の目的を達成するための、本発明の一態様による表示駆動装置は、表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルを表示駆動する表示駆動装置において、第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成手段と、前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成手段と、前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力手段と、を備え、前記出力手段は、前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする。

上記の目的を達成するための、本発明の一態様による表示装置は、表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルと、第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成手段と、前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成手段と、前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力手段と、を備え、前記出力手段は、前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする。
また、上記の目的を達成するための、本発明の一態様による表示駆動方法は、表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルの表示駆動方法において、第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成ステップと、前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成ステップと、前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力ステップと、を有し、前記出力ステップは、前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする。

本発明によれば、回路構成や駆動方法を簡易とした構成でフレームレート制御方式による階調表示を行うことができる。

以下、図面を参照して本発明の実施形態を説明する。
図１は、本実施形態のＦＲＣ方式を行うための主要な構成について示す図である。なお、本実施形態では、８bitの入力データに基づいて６bitの表示パネルで階調表示を行う例について説明する。

図１に示すように、本実施形態の表示装置は、データ変換部１０と表示パネル２０とから主に構成されている。

後述する第２の階調データ生成手段、第３の階調データ生成手段、出力手段、及びタイミング設定手段を備えるデータ変換部１０は、８bit（第１のビット数）の入力データ（第１の階調データ）Ｄ［７…０］を表示パネル２０で表示可能な６bit（第２のビット数）のＦＲＣデータ（第２及び第３の階調データ）ＤＯＵＴ［５…０］に変換し、このＦＲＣデータＤＯＵＴ［５…０］を垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、及びクロック信号ＣＬＫの入力状態に応じた所定のタイミングで表示パネル２０に出力する。なお、垂直同期信号ＶＳＹＮＣは表示パネル２０における１フレーム分の表示駆動開始のタイミングを通知するための同期信号であり、水平同期信号ＨＳＹＮＣは表示パネル２０において１ライン分の表示駆動開始のタイミングを通知するための同期信号であり、クロック信号ＣＬＫは表示パネル２０において１表示画素分の表示駆動開始のタイミングを通知するための同期信号である。

図１における表示パネル２０は、表示パネル部と、走査ライン駆動回路と、信号ライン駆動回路（図示省略）とから構成されており、本発明における表示手段をなす。表示パネル部は、例えばアクティブマトリクス方式であれば、行方向に配設された複数の走査ラインと、列方向に配設された複数の信号ラインとを備え、走査ラインと信号ラインとの各交点近傍に表示画素が設けられて構成されている。走査ライン駆動回路は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期したタイミングで表示パネル部の走査ラインを駆動するための走査信号を順次出力して表示画素を順次選択状態に設定する。

信号ライン駆動回路は、６bitのＦＲＣデータＤＯＵＴ［５…０］が取りうる全ての階調レベル（０〜６３の６４階調）に対応した階調電圧を生成可能になされている。そして、クロック信号ＣＬＫに同期したタイミングでデータ変換部１０からのＦＲＣデータＤＯＵＴ［５…０］を取り込み、該取り込んだＦＲＣデータＤＯＵＴ［５…０］に対応する階調電圧を選択して表示パネル部の各表示画素に出力する。液晶表示装置の場合、各表示画素は階調電圧が印加される画素電極と画素電極に対向するように配置され、共通電圧が印加される対向電極との間に液晶が充填されて構成されている。このような構成において画素電極に階調電圧を印加することにより、液晶には階調電圧と共通電圧との差に応じた電圧が印加される。これにより、画像表示が行われる。

以下、本実施形態のＦＲＣ駆動について説明する。
図２は、入力データＤ［７…０］と、ＦＲＣデータＤＯＵＴ［５…０］と、表示パネル２０の各表示画素の１周期における階調レベルの時間平均（階調時間平均）との関係について示した図である。図２に示すような関係となるようにＦＲＣ駆動を行うことにより、８bitの入力データに対応した２５３階調を６bitの表示パネル２０で表示することが可能である。なお、図２では、８bitの入力データＤ［７…０］のうち、階調レベル２５３、２５４、２５５については表示不能である。これは、表示パネル２０が６bit表示可能であるためである。したがって、階調レベル２５３、２５４、２５５を表示可能とするためには表示パネル２０を階調レベル６４に対応した表示が行えるように構成し、かつＦＲＣデータを７bitとすれば８bitの入力データが表す全ての階調を表示することが可能となる。

図２に示すように、本実施形態では、入力データＤ［７…０］が４ｎ、４ｎ＋１、４ｎ＋２、４ｎ＋３（ｎは０から６３までの整数）の場合でそれぞれ異なるＦＲＣ駆動を行う。

まず、入力データＤ［７…０］が４ｎ（０、４、８、…、２４８、２５２）の場合には、表示パネル２０の信号ライン駆動回路にＦＲＣデータＤＯＵＴ［５…０］＝ｎのみを入力し、各表示画素の階調時間平均が階調レベルｎで駆動されるようにＦＲＣ駆動を行う。

また、入力データＤ［７…０］が４ｎ＋１（１、５、９、…、２４９）の場合には、表示パネル２０の信号ライン駆動回路にＦＲＣデータＤＯＵＴ［５…０］＝ｎとＦＲＣデータＤＯＵＴ［５…０］＝ｎ＋１とを選択的に入力し、各表示画素の階調時間平均が階調レベルｎ＋０.２５で駆動されるようにＦＲＣ駆動を行う。つまり、階調レベルｎとｎ＋１の中間の階調については単純に表示を行うことはできないので、１つの表示画素を階調レベルｎとｎ＋１で駆動し、時間平均として中間階調の表示がなされるようにする。

また、入力データＤ［７…０］が４ｎ＋２（２、６、１０、…、２５０）の場合には、表示パネル２０の信号ライン駆動回路にＦＲＣデータＤＯＵＴ［５…０］＝ｎとＦＲＣデータＤＯＵＴ［５…０］＝ｎ＋１とを選択的に入力し、各表示画素の階調時間平均が階調レベルｎ＋０.５で駆動されるようにＦＲＣ駆動を行う。

また、入力データＤ［７…０］が４ｎ＋３（３、７、１１、…、２５１）の場合には、表示パネル２０の信号ライン駆動回路にＦＲＣデータＤＯＵＴ［５…０］＝ｎとＦＲＣデータＤＯＵＴ［５…０］＝ｎ＋１とを選択的に入力し、各表示画素の階調時間平均が階調レベルｎ＋０.７５で駆動されるようにＦＲＣ駆動を行う。

図３は、入力データＤ［７…０］が０〜４の場合のそれぞれに対応するＦＲＣ駆動の概念について示した図である。図３に示すように、本実施形態におけるＦＲＣ駆動は８フレームを１周期として表示を行う。図３のようなＦＲＣ駆動を行うことにより、少ないビット数の信号ライン駆動回路で多階調表示が可能であると共に、画面内の特に縦方向と横方向のフリッカ（ちらつき）を抑制することが可能である。

本実施形態においては、２画素×２画素を１つの小表示領域として考え、この表示画素を縦方向および横方向に２つずつ配列して４画素×４画素からなる単位を構成する。そして、この４画素×４画素の単位内で各表示画素の階調レベルをフレーム毎に変化させて表示を行う。なお、図３においては４画素×４画素を１つのみ図示しているが、実際には図３に示す４画素×４画素の単位が縦方向および横方向に複数配列されて表示パネル２０の１画面が構成されている。

まず、入力データＤ［７…０］＝００ｈ（図２の０に対応している）の場合について説明する。図２に示すように、入力データＤ［７…０］＝００ｈの場合には、各表示画素の階調時間平均が階調レベル０となるようにＦＲＣ駆動を行う。この場合には、単純に、図３に示すように４画素×４画素の全ての表示画素の階調レベルを１フレーム目から８フレーム目の全てのフレームにおいて階調レベル０とする。このようにして表示駆動することにより、８フレームの間での階調時間平均は階調レベル０となり、８フレームの間で各表示画素が平均として８bit階調で階調レベル０の表示が行われている状態となる。また、この場合には全てのフレームで同一の表示を行っているのでフリッカは生じない。

また、入力データＤ［７…０］＝０４ｈの場合には、入力データＤ［７…０］＝００ｈの場合と同様の考え方で、各表示画素の階調時間平均が階調レベル１となるようにＦＲＣ駆動を行う。この場合には、図３に示すように４画素×４画素の全ての表示画素の階調レベルを１フレーム目から８フレーム目の全てのフレームにおいて階調レベル１とする。このようにして表示駆動することにより、８フレームの間での階調時間平均は階調レベル１となり、８フレームの間で各表示画素が平均として８bit階調で階調レベル１の表示が行われている状態となる。また、この場合も全てのフレームで同一の表示を行っているのでフリッカは生じない。

ここで、図３において、０１ｈ及び０４ｈの場合には、１フレーム目〜８フレーム目では同じ表示がなされるが、実際には表示画素に印加される電圧の極性を１フレーム毎に反転させている。このような反転駆動を行うことにより、液晶に長時間の直流電圧が印加されることがなく、液晶劣化が発生しない。なお、表示画素に印加される電圧の極性は、例えば表示画素に印加される階調電圧の極性（レベル）を１フレーム毎に反転することにより行うことができる。また、表示画素に印加される電圧は階調電圧と共通電圧との差であるので、共通電圧の極性（レベル）を１フレーム毎に反転するようにしても良い。このようなフレーム毎の表示画素の印加電圧の極性反転は以下に説明する入力データＤ［７…０］＝０１ｈ、０２ｈ、０３ｈの場合にも同様に行われるものである。

次に、入力データＤ［７…０］＝０２ｈの場合について説明する。入力データＤ［７…０］＝０２ｈの場合には、各表示画素の階調時間平均が階調レベル０.５となるようにＦＲＣ駆動を行う。即ち、この場合には、図３に示すようにそれぞれの表示画素において、８フレームのうちの４フレームだけ階調レベル１（残りの４フレームは階調レベル０）が表示されるようにＦＲＣ駆動を行う。

ただし、この場合にはすべての表示画素を一定の表示パターンで駆動してしまうとフリッカが発生してしまうので、本実施形態では小表示領域内で階調レベル０の表示と階調レベル１の表示とが、隣接する表示画素の階調レベルが互いに異なるようにされた、市松模様状になされるようにし、且つ、この市松模様内の階調レベル０の表示位置と階調レベル１の表示位置とを図３に示すようにして１フレーム目から８フレーム目で順次ずらすようにして表示駆動を行う。図３の場合、ある１つの表示画素に注目すると、その表示画素の階調レベルは１→１→０→０または０→０→１→１のいずれかの繰り返しとなる。このため、８フレームの間での階調時間平均は０.５となる。また、各フレームでは階調レベル０と階調レベル１とが縦横方向で常に隣接して表示されるので、縦方向及び横方向に隣接する２画素の平均の階調レベルは常に０.５となる。これによりユーザにフリッカを感じさせることがない。

次に、入力データＤ［７…０］＝０１ｈ（図２の１）及び０３ｈ（図２の３）の場合について説明する。まず、入力データＤ［７…０］＝０１ｈ（＝１）の場合には、各表示画素の階調時間平均が階調レベル０.２５となるようにＦＲＣ駆動を行う。即ち、この場合には、図３に示すように、１つの表示画素に対し８フレームのうちの２フレームだけ階調レベル１（残りの６フレームは階調レベル０）が表示されるようにＦＲＣ駆動を行う。ただし、すべての表示画素を一定の表示パターンで駆動してしまうとフリッカが発生してしまうので、本実施形態では以下に説明するようにして表示駆動を行う。

図４（ａ）、図４（ｂ）、図４（ｃ）は入力データＤ［７…０］＝０１ｈの場合の階調レベル０と階調レベル１の表示の考え方について示した図である。
図４（ａ）は、入力データＤ［７…０］＝０２ｈの場合の４画素×４画素の単位内の階調表示について示した図である。入力データＤ［７…０］=０２ｈの場合には、図４（ａ）に示すようにして小表示領域内に階調レベル１と階調レベル０が市松模様状に表示される。ここで、例えば右上の小表示領域に注目すると、この小表示領域内では階調レベル０と階調レベル１とが市松模様状に２個ずつ表示されるので、右上の小表示領域の平均の階調レベルは０.５となる。これは、右下、左下、左上の小表示領域でも同様である。したがって、入力データＤ［７…０］＝０２ｈの場合は、図４（ｂ）に示すように平均の階調レベルが０.５である小表示領域（２画素×２画素）が４つ配列されているのと同じであると考えることができる。

このようにして小表示領域毎にＦＲＣ駆動を考えると、入力データＤ［７…０］＝０１ｈの場合には、図４（ｃ）に示すように階調レベルが０.５の小表示領域と階調レベルが０の小表示領域とを市松模様状に配列することで、４画素×４画素の単位内の平均の階調レベルを０.２５とすることが可能であることが分かる。後は、小表示領域の階調レベル０の表示と階調レベル０.５の表示とを１フレーム毎に順次ずらせば階調レベル０.２５の表示を行うことが可能である。

このような表示駆動を行うことにより、各表示画素の階調時間平均を０.２５としつつ、また２画素×２画素からなる小表示領域内ではフレーム毎に階調レベル０と階調レベル１が市松模様状に表示されるか若しくは階調レベル０のみが表示されるので、ＦＲＣ駆動の際にユーザにフリッカを感じさせることがない。

なお、入力データＤ［７…０］＝０３ｈの場合には、図４（ｃ）において階調レベルが０の部分を階調レベル１として考えれば良いだけである。これにより、各表示画素の階調時間平均を０.７５としつつ、また２画素×２画素からなる小表示領域内ではフレーム毎に階調レベル０と階調レベル１が市松模様状に表示されるか若しくは階調レベル１のみが表示されるので、ＦＲＣ駆動の際にユーザにフリッカを感じさせることがない。

次に、図３で説明したようなＦＲＣ駆動を実現するための手法について説明する。図５は、図３で説明したようなＦＲＣ駆動を実現するのに必要なタイミング信号について示す図である。

上述した図１でも説明したように、液晶表示装置等の表示装置では、一般に垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣ、及びクロック信号ＣＬＫに従って表示駆動を行っている。本実施形態はこれらのタイミング信号をカウンタによりカウントすることでＦＲＣ駆動に必要な選択信号を生成する。

図５（ａ）は垂直同期信号ＶＳＹＮＣと、垂直同期信号ＶＳＹＮＣのカウント結果として出力されるフレームカウント信号ＦＣＯＵＮＴ０、ＦＣＯＵＮＴ１、ＦＣＯＵＮＴ２との関係について示すタイミングチャートである。図５（ａ）に示すように、ＦＣＯＵＮＴ０は垂直同期信号ＶＳＹＮＣが１つ（１フレーム分）カウントされる毎に論理レベル０と１が反転する信号である。同様に、ＦＣＯＵＮＴ１は垂直同期信号ＶＳＹＮＣが２つ（２フレーム分）カウントされる毎に論理レベル０と１が反転する信号であり、ＦＣＯＵＮＴ２は垂直同期信号ＶＳＹＮＣが４つ（４フレーム分）カウントされる毎に論理レベル０と１が反転する信号である。

図５（ｂ）は水平同期信号ＨＳＹＮＣと、水平同期信号ＨＳＹＮＣのカウント結果として出力される垂直同期信号ＶＳＹＮＣ、垂直同期信号カウント信号ＶＣＯＵＮＴ０、ＶＣＯＵＮＴ１との関係について示すタイミングチャートである。図５（ｂ）に示すように、ＶＣＯＵＮＴ０は水平同期信号ＨＳＹＮＣが１つ（１ライン分）カウントされる毎に論理レベル０と１が反転する信号である。また、ＶＣＯＵＮＴ１は水平同期信号ＨＳＹＮＣが２つ（２ライン分）カウントされる毎に論理レベル０と１が反転する信号である。

図５（ｃ）はクロック信号ＣＬＫと、クロック信号ＣＬＫのカウント結果として出力される水平同期信号ＨＳＹＮＣ、水平同期信号カウント信号ＨＣＯＵＮＴ０、ＨＣＯＵＮＴ１との関係について示すタイミングチャートである。図５（ｃ）に示すように、ＨＣＯＵＮＴ０はクロック信号ＣＬＫが１つ（１画素分）カウントされる毎に論理レベル０と１が反転する信号である。また、ＨＣＯＵＮＴ１はクロック信号ＣＬＫが２つ（２画素分）カウントされる毎に論理レベル０と１が反転する信号である。

図６は、図１のデータ変換部１０の内部の詳細な構成について示す図である。データ変換部１０に、入力データＤ［７…０］が入力されると、入力データＤ［７…０］が上位６bitのデータＤ［７…２］（第２の階調データ）と下位２bitのデータＤ［１…０］とに分けられる。そして、Ｄ［７…２］はセレクタ２４及び加算回路２１に出力され、Ｄ［１…０］はセレクタ２４に出力される。加算回路２１は、Ｄ［７…２］に１を加算したＤ［７…２］＋１（第３の階調データ）を生成してセレクタ２４に出力する。

例えば、入力データＤ［７…０］＝００ｈの場合には、上位６bitのデータＤ［７…２］＝００００００がセレクタ２４及び加算回路２１に入力され、下位２bitのデータＤ［２…０］＝００がセレクタ２４に出力される。入力データＤ［７…０］＝０１ｈの場合には、上位６bitのデータＤ［７…２］＝００００００がセレクタ２４及び加算回路２１に入力され、下位２bitのデータＤ［２…０］＝０１がセレクタ２４に出力される。また、入力データＤ［７…０］＝０２ｈの場合には、上位６bitのデータＤ［７…２］＝００００００がセレクタ２４及び加算回路２１に入力され、下位２bitのデータＤ［２…０］＝１０がセレクタ２４に出力される。また、入力データＤ［７…０］＝０３ｈの場合には、上位６bitのデータＤ［７…２］＝００００００がセレクタ２４及び加算回路２１に入力され、下位２bitのデータＤ［２…０］＝１１がセレクタ２４に出力される。また、入力データＤ［７…０］＝０４ｈの場合には、上位６bitのデータＤ［７…２］＝０００００１がセレクタ２４及び加算回路２１に入力され、下位２bitのデータＤ［２…０］＝００がセレクタ２４に出力される。

この例に示すように、入力データＤ［７…０］＝００ｈ、０１ｈ、０２ｈ、０３ｈは上位６bitが同じで下位２bitのみが異なるデータとなっている。そこで、本実施形態では、上位６bitのデータＤ［７…２］とＤ［７…２］＋１を図２で示したＦＲＣデータ（それぞれ図２のｎとｎ＋１に対応する）として用い、下位２bitを図３に示した何れのＦＲＣ駆動を行うのかを識別するためのデータとして用いる。

また、カウンタ２２は、図５（ａ）〜図５（ｃ）で示したようにしてクロック信号ＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣをカウントしてそれぞれのカウント結果をフレームカウント信号ＦＣＯＵＮＴ０、ＦＣＯＵＮＴ１、ＦＣＯＵＮＴ２、垂直同期信号カウント信号ＶＣＯＵＮＴ０、ＶＣＯＵＮＴ１、水平同期信号カウント信号ＨＣＯＵＮＴ０、ＨＣＯＵＮＴ１として論理回路２３に出力する。

ここで、一般の液晶表示装置では種々の制御信号を生成するために、例えばクロック信号ＣＬＫや水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ等をカウントするようなカウンタを備えていることがある。そこで、本実施形態におけるカウンタ２２も従来から液晶表示装置に備わっているカウンタの機能を利用しても良い。

論理回路２３は、これらのカウント信号から所定の論理に従って選択信号を生成してセレクタ２４に出力する。セレクタ２４は、論理回路２３からの選択信号を受けて、Ｄ［１…０］の値に従ってデータＤ［７…２］とＤ［７…２］＋１の何れかを選択し、それをＦＲＣデータＤＯＵＴ［５…０］として表示パネル２０に出力する。

ここで、入力データＤ［７…０］から上位６bitのデータＤ［７…２］を生成してセレクタ２４に出力する構成は本発明の第２の階調データ生成手段に対応する。また、Ｄ［７…２］が加算回路２１に出力され、加算回路２１によってＤ［７…２］に１が加算されてセレクタ２４に出力される構成は本発明の第３の階調データ生成手段に対応し、セレクタ２４によってデータＤ［７…２］とＤ［７…２］＋１の何れかが選択されて出力される構成は本発明の出力手段に対応し、カウンタ２２及び論理回路２３は本発明のタイミング設定手段に対応する。

図７は、論理回路２３及びセレクタ２４の詳細な構成を示す図である。
論理回路２３は、０２ｈ用の選択信号０２ｈＳＥＬを生成するためのブロックと０１ｈ又は０３ｈ用の選択信号０１ｈ０３ｈＳＥＬを生成するためのブロックとから構成されている。

選択信号０２ｈＳＥＬを生成するためのブロックはＸＮＯＲ回路２３１とＸＮＯＲ回路２３２とから構成されている。そして、ＸＮＯＲ回路２３１にはＶＣＯＵＮＴ０とＨＣＯＵＮＴ０とが入力される。また、ＸＮＯＲ回路２３２にはＸＮＯＲ回路２３１の出力とＦＣＯＵＮＴ１とが入力される。

一方、選択信号０１ｈ０３ｈを生成するためのブロックはＸＮＯＲ回路２３３とＸＮＯＲ回路２３４とＸＮＯＲ回路２３５とから構成されている。そして、ＸＮＯＲ回路２３３にはＶＣＯＵＮＴ１とＨＣＯＵＮＴ１とが入力される。また、ＸＮＯＲ回路２３４にはＦＣＯＵＮＴ０とＦＣＯＵＮＴ２とが入力される。さらに、ＸＮＯＲ回路２３５にはＸＮＯＲ回路２３３の出力とＸＮＯＲ回路２３４の出力とが入力される。

また、セレクタ２４は、セレクタ２４１、２４２、２４３、及び２４４から構成されている。

セレクタ２４１は、選択信号０２ｈＳＥＬが０の場合にＤ［７…２］を選択し、選択信号０２ｈＳＥＬが１の場合にＤ［７…２］＋１を選択する。また、セレクタ２４２は、選択信号０３ｈＳＥＬが０の場合にＤ［７…２］を選択し、選択信号０１ｈ０３ｈＳＥＬが１の場合にセレクタ２４１の出力を選択する。また、セレクタ２４３は、選択信号０３ｈＳＥＬが０の場合にセレクタ２４１の出力を選択し、選択信号０１ｈ０３ｈＳＥＬが１の場合にＤ［７…２］＋１を選択する。また、セレクタ２４４は、Ｄ［１…０］が０の場合にＤ［７…２］を選択し、Ｄ［１…０］が１の場合にセレクタ２４２の出力を選択し、Ｄ［１…０］が２の場合にセレクタ２４１の出力を選択し、Ｄ［１…０］が３の場合にセレクタ２４３の出力を選択する。

以下、図７の回路の動作について説明する。
まず、入力データＤ［７…０］＝００ｈの場合には、Ｄ［７…２］が０（＝００００００）、Ｄ［７…２］＋１が１（＝０００００１）、Ｄ［１…０］が０（＝００）となる。この場合、選択信号の状態によらずに、セレクタ２４４においてＤ［７…２］＝０が選択される。結果として、表示パネル２０の全ての表示画素が階調レベル０で表示駆動される。

また、入力データＤ［７…０］＝０２ｈの場合には、Ｄ［７…２］が０（＝００００００）、Ｄ［７…２］＋１が１（＝０００００１）、Ｄ［１…０］が０（＝０２）となる。この場合には、セレクタ２４４においてセレクタ２４１の出力が選択される。このセレクタ２４１の出力は選択信号０２ｈＳＥＬの状態によって決定される。

例えば１フレーム目の４画素×４画素について考えると、１ライン目においてはＶＣＯＵＮＴ０として０が入力され、ＨＣＯＵＮＴ０として０と１が１画素毎に交互にＸＮＯＲ回路２３１に入力される。このため、ＸＮＯＲ回路２３１の出力は１→０→１→０となる。さらにＦＣＯＵＮＴ１は０であるので、結果としてＸＮＯＲ回路２３２の出力（選択信号０２ｈＳＥＬ）は０→１→０→１となる。この選択信号０２ｈＳＥＬに基づいてセレクタ２４１における選択が行われる。したがって、ＤＯＵＴ［５…０］は０→１→０→１の順で出力される。

また２ライン目ではＨＣＯＵＮＴ０は１ライン目と同様である一方で、ＶＣＯＵＮＴ０として１がＸＮＯＲ回路２３１に入力される。このため、ＸＮＯＲ回路２３１の出力は０→１→０→１となる。さらにＦＣＯＵＮＴ１は０であるので、結果としてＸＮＯＲ回路２３２の出力（選択信号０２ｈＳＥＬ）は１→０→１→０となる。続く、３ライン目は１ライン目と同様であり、４ライン目は２ライン目と同様である。

以上のようにして、１フレーム目の４画素×４画素は図３の０２ｈで示すものとなる。続く２フレーム目も同様である。ただし、表示画素の印加電圧は１フレーム目とは逆極性となるようにする。その後に続く３フレーム目及び４フレーム目ではＦＣＯＵＮＴ１が１となるため、ＸＮＯＲ回路２３１の出力（選択信号０２ｈＳＥＬ）は１フレーム目及び２フレーム目の出力を反転したものとなる。したがって、ＤＯＵＴ［５…０］は１→０→１→０の順で出力される。また、続く５フレーム目〜８フレーム目は図３で説明したように１フレーム目から４フレーム目の繰り返しとなる。

また、入力データＤ［７…０］＝０１ｈ又は０３ｈの場合には、Ｄ［７…２］が０（＝００００００）、Ｄ［７…２］＋１が１（＝０００００１）であり、Ｄ［１…０］が１（＝０１）又は３（＝１１）となる。Ｄ［１…０］が１の場合にはセレクタ２４４においてセレクタ２４２の出力が選択され、Ｄ［１…０］が３の場合にはセレクタ２４４においてセレクタ２４３の出力が選択される。これらセレクタ２４１の出力は選択信号０１ｈ０３ｈＳＥＬの状態によって決定される。

例えば１フレーム目の４画素×４画素について考えると、１ライン目においてはＶＣＯＵＮＴ１として０が入力され、ＨＣＯＵＮＴ１として０と１が２画素毎に交互にＸＮＯＲ回路２３１に入力される。このため、ＸＮＯＲ回路２３３の出力は１→１→０→０となる。また、ＦＣＯＵＮＴ０が０でＦＣＯＵＮＴ２も０であるので、結果としてＸＮＯＲ回路２３５の出力（選択信号０１ｈ０３ｈＳＥＬ）は１→１→０→０となる。この選択信号０１ｈ０３ｈＳＥＬに基づいてセレクタ２４２又は２４３における選択が行われる。例えば、Ｄ［７…０］＝０１ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が０→１→０→０の順で出力される。同様に、Ｄ［７…０］＝０３ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が１→１→０→１の順で出力される。

また２ライン目ではＨＣＯＵＮＴ１及びＶＣＯＵＮＴ１は１ライン目と同様である。しかしながら、２ライン目ではセレクタ２４１の出力は１→０→１→０である。したがって、Ｄ［７…０］＝０１ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が１→０→０→０の順で出力される。同様に、Ｄ［７…０］＝０３ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が１→１→１→０の順で出力される。

続く、３ライン目はＶＣＯＵＮＴ１の値が反転するため、ＸＮＯＲ回路２３３の出力は０→０→１→１となる。また、ＦＣＯＵＮＴ０が０でＦＣＯＵＮＴ２も０であるので、結果としてＸＮＯＲ回路２３５の出力（選択信号０１ｈ０３ｈＳＥＬ）は０→０→１→１となる。また、３ライン目ではセレクタ２４１の出力は０→１→０→１である。したがって、Ｄ［７…０］＝０１ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が０→０→０→１の順で出力される。同様に、Ｄ［７…０］＝０３ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が０→１→１→１の順で出力される。

４ライン目は、セレクタ２４１の出力が１→０→１→０となる以外は３ライン目と同様に考えることができる。したがって、Ｄ［７…０］＝０１ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が０→０→１→０の順で出力される。同様に、Ｄ［７…０］＝０３ｈの場合にはセレクタ２４４からＤＯＵＴ［５…０］が１→０→１→１の順で出力される。

以上のようにして、１フレーム目の４画素×４画素は図３の０１ｈ及び０３ｈで示すものとなる。続く２フレーム目ではＦＣＯＵＮＴ０が１となるため、ＸＮＯＲ回路２３４の出力が０となる。さらに、３フレーム目ではＦＣＯＵＮＴ０が０でＦＣＯＵＮＴ２が０となる。また、４フレーム目ではＦＣＯＵＮＴ１が０でＦＣＯＵＮＴ２が０となる。５フレーム目ではＦＣＯＵＮＴ０が０でＦＣＯＵＮＴ２が１となる。以後も、ＦＣＯＵＮＴ０は１フレーム毎に値が反転し、ＦＣＯＵＮＴ２は４フレーム毎に値が反転するので、これに伴ってＸＮＯＲ回路２３４の出力が変化してセレクタ２４４の出力が変化する。これによって、図３で示した関係でフレーム毎に市松模様を変化させることが可能である。

以上説明したように、本実施形態によれば、フリッカが特に生じやすいとされる入力階調データの下位２bitが１と３の場合の階調表示を２画素×２画素を１つの小表示領域とした市松模様状とし、この小表示領域を市松模様状に配置することで、００ｈ（０）と０２ｈ（０.５）または０２ｈ（０.５）と０４ｈ（１）のように表示することができる。したがって、各表示画素の１周期の階調レベルの時間平均を入力階調データの値としつつ、画面内の縦横方向のフリッカを抑制することができる。なお、以上説明したＦＲＣ駆動の考え方は、入力データＤ［７…０］が４ｎ、４ｎ＋１、４ｎ＋２、４ｎ＋３の場合にも同様に適用できることは言うまでもない。

また、１周期を８フレームとしたことで、液晶に長時間の直流電圧が印加されることがなく、１画素毎に８bitの階調表示が可能である。

また、本実施形態では、市松模様の階調表示を実現するための回路を、加算回路、カウンタ、セレクタ、論理回路を用いてクロック信号、垂直同期信号、水平同期信号、及びフレーム数をカウントしてそれに応じた選択信号を生成して出力するだけの簡易な回路構成とすることができる。

以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。例えば上述した実施形態では、小表示領域を２画素×２画素としているが、図８に示すような３画素×２画素としても良い。このような３画素×２画素を小表示領域とすることにより、例えば３画素にＲ，Ｇ，Ｂをそれぞれ割り当ててＦＲＣ駆動を行うことも可能である。

また、本実施形態では、８bit階調を６bitの表示パネルで表示する例について説明しているが、６bit階調を４bitの表示パネルで表示する等の他のビット数の入力データに対応させることも可能である。

また、ＦＲＣデータの選択を行うための選択信号を生成する論理回路２３の構成も変更可能である。例えば図９は論理回路２３の第１の変形例の構成について示す図であり、図１０はこの場合の階調表示の状態を示す図である。第１の変形例は、図７の論理回路２３の構成に対してＦＣＯＵＮＴ１とＦＣＯＵＮＴ２とを入れ替えた例である。この場合の階調表示は図１０で示すようにして行われる。また、図１１は論理回路２３の第２の変形例の構成について示す図であり、図１２はこの場合の階調表示の状態を示す図である。論理回路２３を図１１に示すように構成しても良く、この場合の階調表示は図１２で示すようにして行われる。

さらに、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の一実施形態のＦＲＣ方式を行うための主要な構成について示す図である。 入力データＤ［７…０］と、ＦＲＣデータＤＯＵＴ［５…０］と、表示パネルの各表示画素の１周期における階調レベルの時間平均（階調時間平均）との関係について示した図である。 入力データＤ［７…０］が０〜４の場合のそれぞれに対応するＦＲＣ駆動の概念について示した図である。 入力データＤ［７…０］＝０１ｈの場合の階調レベル０と階調レベル１の表示の考え方について示した図である。 図５（ａ）は垂直同期信号ＶＳＹＮＣと、フレームカウント信号ＦＣＯＵＮＴ０、ＦＣＯＵＮＴ１、ＦＣＯＵＮＴ２の関係について示すタイミングチャートであり、図５（ｂ）は垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣと垂直同期信号カウント信号ＶＣＯＵＮＴ０、ＶＣＯＵＮＴ１の関係について示すタイミングチャートであり、図５（ｃ）はクロック信号ＣＬＫ及び水平同期信号ＨＳＹＮＣと水平同期信号カウント信号ＨＣＯＵＮＴ０、ＨＣＯＵＮＴ１の関係について示すタイミングチャートである。 データ変換部の内部の詳細な構成について示す図である。 論理回路及びセレクタの詳細な構成を示す図である。 小表示領域を３画素×２画素とした場合の階調表示について示した図である。 論理回路の第１の変形例の構成について示す図である。 第１の変形例の場合の階調表示について示した図である。 論理回路の第２の変形例の構成について示す図である。 第２の変形例の場合の階調表示について示した図である。

符号の説明

１０…データ変換部、２０…表示パネル、２１…加算回路、２２…カウンタ、２３…論理回路、２４…セレクタ、２３１，２３２，２３３，２３４，２３５…ＸＮＯＲ回路、２４１，２４２，２４３，２４４…セレクタ

Claims (9)

1. 表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルを表示駆動する表示駆動装置において、
   第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成手段と、
   前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成手段と、
   前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力手段と、を備え、
   前記出力手段は、
   前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、
   互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする表示駆動装置。
2. 前記出力手段は、前記所定の平均階調レベルに対する出力順序が前記所定期間毎に異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする請求項１に記載の表示駆動装置。
3. 前記第１の階調データが８ビットであり、
   前記第２の階調データ及び前記第３の階調データが６ビットであり、
   前記識別データが２ビットであることを特徴とする請求項１または２に記載の表示駆動装置。
4. 前記小表示領域は２列×２行の前記表示画素からなることを特徴とする請求項１から３の何れかに記載の表示駆動装置。
5. 前記第３の階調データは、前記第２の階調データに１を加算した値を有することを特徴とする請求項１から４の何れかに記載の表示駆動装置。
6. 表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルと、
   第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成手段と、
   前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成手段と、
   前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力手段と、を備え、
   前記出力手段は、
   前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、
   互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする表示装置。
7. 前記出力手段は、前記所定の平均階調レベルに対する出力順序が前記所定期間毎に異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする請求項６に記載の表示装置。
8. 表示領域に複数の表示画素が行方向及び列方向に配列された表示パネルの表示駆動方法において、
   第１のビット数を有する第１の階調データを取得するとともに該取得した第１の階調データを上位ビットと下位ビットとに分離して、前記上位ビットからなり第２のビット数を有する第２の階調データと前記下位ビットからなり前記第１のビット数から前記第２のビット数を差し引いた数のビット数を有する識別データとを生成する第１データ生成ステップと、
   前記第２の階調データに所定の値を加算することにより、前記第２のビット数を有するとともに階調レベルの値が前記第２の階調データとは異なる第３の階調データを生成する第２データ生成ステップと、
   前記識別データに基づいて、所定期間における所定の平均階調レベルが前記第１の階調データに対応するように、且つ、前記行方向または前記列方向に隣接する表示画素間で前記所定の平均階調レベルに対する前記所定期間での出力順序が異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力する出力ステップと、を有し、
   前記出力ステップは、
   前記行方向に第１の数の表示画素が連続配置されるとともに前記列方向に第２の数の表示画素が連続配置される複数の小表示領域に前記表示領域を区画し、
   互いに対応した座標に位置する表示画素への前記所定期間における前記所定の平均階調レベルに対する出力順序が、前記行方向または前記列方向に隣接した前記小表示領域間で異なるように且つ対角方向に隣接した前記小表示領域間で一致するように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする表示駆動方法。
9. 前記出力ステップは、前記所定の平均階調レベルに対する出力順序が前記所定期間毎に異なるように、前記第２の階調データと前記第３の階調データとを前記各表示画素に時分割的に出力することを特徴とする請求項８に記載の表示駆動方法。

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