KR20010085256A - 반도체장치 및 표시장치모듈 - Google Patents

반도체장치 및 표시장치모듈 Download PDF

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Abstract

액정구동장치는: 클록신호(CK)와 동기되어 스타트 펄스신호(SP)를 전송하는 시프트 레지스터회로; 클록신호(CK)와 동기하여 표시데이터 DR, DG, DB를 취입하는 입력래치회로; 및 전송된 스타트 펄스신호(SP)에 따라 상기 표시데이터 DR, DG, DB를 샘플링하여 기억하는 샘플링메모리회로를 포함하고, 상기 입력 래치회로는 표시데이터 DR, DG, DB를 클록신호(CK)의 기립 및 하강의 양에지에서 취입하도록 제공된다. 상기 액정구동장치는 액정표시의 고세밀화에 안정적으로 대응할 수 있다.

Description

반도체장치 및 표시장치모듈{SEMICONDUCTOR DEVICE AND DISPLAY MODULE}
본 발명은 디지털/아날로그 변환된 표시데이터신호에 의해 표시장치를 구동하여 계조를 표시하기 위한 반도체장치 및 그 반도체장치를 포함하는 표시모듈에 관한 것이다.
종래부터, 예컨대 도 11에 나타낸 바와 같이, 액티브매트릭스방식의 대표예인 TFT(박막 트랜지스터) 방식의 액정 표시 장치가 알려져 있다. 이 액정 표시 장치는 : 액정표시부로서의 TFT 방식의 액정패널(901); 및 액정구동장치를 포함하고 있다. 액정패널(901)내에는, 액정표시소자(도시 안됨) 및 대향전극(공통전극)(906)이 마련되어 있다.
상기 액정구동장치는 소스드라이버(902), 게이트드라이버(903), 콘트롤러(904) 및 액정구동전원(905)을 포함한다. 상기 소스드라이버(902) 및 게이트드라이버(903)는, 각각 IC(집적회로)를 포함한다. 상기 콘트롤러(904)는 소스드라이버(902)에 표시데이터(D) 및 제어신호(S11)를 출력하는 동시에, 게이트드라이버(903)에 제어신호(S12)를 출력한다. 상기 제어신호(S11)는, 예컨대 수평동기신호나 클록신호를, 제어신호(S12)는 수직동기신호를 포함한다.
상기 소스드라이버(902)의 각 액정구동전압 출력단자는 액정패널(901)의 해당 소스신호선에 접속되어 있다. 상기 게이트드라이버(903)의 각 액정구동전압 출력단자는 액정패널(901)의 해당 게이트신호선에 접속되어 있다. 또한, 상기 액정구동전원(905)은 액정구동장치(소스드라이버(902) 및게이트드라이버(903))를 구동하는 전력을 공급하고 액정패널(901)에 인가하는 각종 구동전압을 제공한다.
상기 디지탈표시데이터(D)는 외부에서 시리얼 데이터 포맷으로서 콘트롤러(904)에 제공되어 소스드라이버(902)에 전송된다. 상기 소스드라이버(902)는 입력된 표시데이터(D)를 시분할로 래치하여 시리얼-패러럴 변환하여, 그 후에 표시데이터(D)를 콘트롤러(904)로부터 입력되는 상기 수평동기신호에 동기하여 디지털-아날로그 변환(이하, D/A 변환이라 함)을 행한다. 그후, 상기 아날로그 표시데이터(D)는 소스드라이버(902)에서 표시신호로서 출력된다. 상기 표시신호는 계조 표시용의 아날로그 전압(계조표시전압)을 포함한다.
D/A 변환에 의해 얻어진 표시신호는, 액정구동전압 출력단자를 통해 소스드라이버(902)에서 공급되어, 상기 소스신호선을 통해 액정패널(901)의 해당 액정표시소자(도시 안됨)로 전송된다.
도 12는 상기 소스드라이버(902)의 회로 구성의 블록도의 일례를 나타낸다. 소스드라이버(902)는 기본적으로는 시프트 레지스터회로(1302), 입력래치회로(1301), 샘플링메모리회로(1303), 홀드메모리회로(1304), 레벨시프터회로(1305), D/A 변환회로(1306), 출력회로(1307) 및 기준전압발생회로(1309)로 구성된다.
상기 시프트 레지스터회로(1302)는 n 단의 시프트 레지스터를 포함한다. 상기 시프트 레지스터회로(1302)의 제 1 번째 단에 수평동기신호와 동기시킨 스타트 펄스신호(SP)가 입력되면, 그 후, 상기 스타트 펄스신호(SP)는 클록신호(CK)에 동기되어, n 단의 시프트 레지스터회로(1302)에 도달할때까지 일단에서 다음 단으로 순차 전송된다.
시프트 레지스터회로(1302)의 n 번째 단의 출력은 출력신호(SPO)로서 출력되어, (캐스케이드 접속되어 있는 소스드라이버(902))의 다음 단의 소스드라이버(902)에 스타트 펄스신호(SP)로서 입력되며, 상기 스타트 펄스신호(SP)는 상기 소스드라이버(902)에서 다른 소스드라이버로 전송된다.
표시데이터(D)는, 예컨대 3종류의 6비트의 표시데이터 DR(빨강), DG(초록), DB(파랑)로 구성되어, 입력래치회로(1301)에 제공되며, 입력래치회로(1301)에 일시적으로 래치된 후, 클록신호(CK)에 따라 샘플링메모리회로(1303)에 공급된다. 샘플링메모리회로(1303)는 상기 시프트 레지스터회로(1302)의 각 단에서의 출력신호(스타트 펄스신호(SP)를 시프트한 신호)에 따라 시분할(시리얼)로 입력되는 표시데이터(D)를 샘플링하고 기억한다.
그 후, 표시데이터(D)는 다음 홀드메모리회로(1304)에 공급되어, 그 표시데이터(D)의 1수평기간의 데이터가 홀드메모리회로(1304)에 입력된 시점에서, 수평동기신호에 기초하여 래치신호(LS)에 의해 래치된다. 그 후, 다음 래치신호(LS)가 입력될 때까지, 즉 1수평기간 동안, 전번의 표시데이터(D)를 보유하여, 홀드메모리회로(1304)로부터 출력한다.
래치된 표시데이터(D)의 각 신호레벨은 다음 레벨시프터회로(1305)에 의해논리계 전압레벨(Vcc-GND 레벨)로부터 액정구동에 필요한 전압레벨(VDD-GND 레벨)로 각각 레벨변환된다.
한편, 상기 기준전압발생회로(1309)는, 예컨대 전위 분할등에 의해 계조를 표시하도록 이용되는 참조전압(VR)(예컨대, Vref1∼Vref9로 구성)에 근거하여, 예컨대 64 레벨의 전압을 발생시키고 있다. D/A 변환회로(1306)는 래치되어 레벨변환된 상기 3종류의 6비트 표시데이터 DR, DG, DB로 구성되는 입력된 표시데이터(D)에 따라 상기 64레벨의 전압중 하나를 선택함에 의해 아날로그전압으로 변환한다. 상기 D/A변환회로(1306)는 그 결과를 표시신호로서 출력한다.
여러 가지 전압레벨을 가진 각 표시신호는, 전압 폴로워회로를 포함하는 출력회로(1307)에서 계조표시전압으로서 액정구동전압 출력단자(1308)를 통해 액정패널(901)의 각 액정표시소자의 소스신호선에 공급된다.
이러한 종래의 소스드라이버에서는 도 l2(하나의 회로만 도시됨) 및도 13에 나타낸 바와 같이, 외부에서의 디지털 표시데이터(DR, DG, DB)의 시리얼 입력(D1, D2,···D8,···)은 일단 D형 플립 플롭(이하, DF/F라 함)으로 구성된 입력래치회로(1301)에 의해 클록신호(CK)의 기립 에지에서 일시적으로 래치된다(도 14(a) 내지 도 14(c)에 나타낸 데이터래치 타이밍챠트 참조).
그 후, 이들 래치된 각 표시데이터(D)는 DF/F로 구성되는 샘플링메모리회로(1303)에 공급되어, 출력 신호(SR1,SR2,···SRn)의 기립 에지와 동기되어 기억된다. 상기 출력신호(SR1,SR2,···SRn)는 클록신호(CK)의 기립 에지에서 스타트 펄스신호(SP)를 n단의 시프트 레지스터회로(1302)를 통해 전송함 결과로서 n단의 시프트 레지스터회로(1302)에 의해 제공된다. 상기 표시데이터(D)는 홀드메모리회로(1304)로 공급되며, 계속해서 래치신호(LS)에 따라 홀드메모리회로(1304)에 의해 출력 신호로서 제공된 다음, 래치신호(LS)가 입력될 때까지 상기 홀드메모리신호(1304)가 그 출력신호를 보유하게 된다.
그러나, 상기 종래의 경우, 표시화질의 향상을 위해 액정패널(901)을 보다 고세밀화함에 따라 불가피하게 표시화질이 열화되는 문제가 생긴다. 특히, 상기 액정패널(901)이, 예컨대 RGB에 대응하는 18 세트의 표시데이터(D)(6비트×RGB)를 요구하는 SXGA(Super eXtended Graphics Array; 1024×RGB×768)인 경우, 예컨대 64 계조 표시를 위해, 소스드라이버(902)는 상기 표시데이터(D)를 클록신호(CK)에 기초하여 65 MHz의 매우 고속의 데이터전송속도로 전송해야 한다.
따라서, 상기 종래의 경우에는, 액정패널(901)의 고세밀화를 얻기 위한 시도로서, 보다 빠른 데이터전송속도로 표시데이터(D)를 순차 래치하는 입력래치회로(1301) 및 래치된 표시데이터(D)를 시분할로 기억시키는 샘플링메모리회로(1303)를 필요로 한다. 그러나, 고속 전송 속도는 표시데이터(D)를 취입하기 위해 얻어진 타이밍으로부터 클록신호(CK)의 설정(데이터셋업/홀드시간)을 보증하기가 어렵게 된다.
상기한 이유로, 상기 종래의 경우에는, 고속 데이터전송속도에 대응하는 클록신호(CK)의 높은 주파수로 인해 표시화질이 열화되며, 고세밀화 및 표시화질의 향상을 동시에 만족할 수 없는 문제를 갖고 있다.
본 발명은 상기 종래의 문제를 감안한 것으로, 그 목적은 클록주파수를 감소시킬 수 있도록, 클록신호의 기립 및 하강의 양에지에서 표시데이터 (D)를 취입할 수 있는 입력 인터페이스부를 채용하여, 소스드라이버의 내부에서 시리얼-패러럴 변환을 실행함에 의해, 클록주파수를 필요한 데이터전송속도의, 예컨대 절반으로 감소시킬 수 있고, 동작주파수의 확대와 신뢰성을 향상시킨 반도체장치 및 그 반도체장치를 포함하는 표시장치모듈을 제공하는 것이다.
이상의 과제를 해결하기 위해, 본 발명의 반도체장치는 : 클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단; 입력된 표시데이터신호를 클록신호에 동기하여 취입하고 그 표시데이터신호를 동기데이터로서 출력하는 래치수단; 및 전송되는 스타트 펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하고, 상기 래치수단은 상기 표시데이터신호를 상기 클록신호의 기립 및 하강의 양에지에서 취입하도록 제공된다.
따라서, 상기 구성에서, 래치수단과 샘플링수단을 제공함에 의해, 표시를 실행하도록 표시데이터신호를 시리얼-패러럴 변환하여 출력할 수 있다. 또한, 상기 구성에서는, 래치수단이 상기 표시데이터신호를 상기 클록신호의 기립 및 하강의 양에지에서 취입하도록 제공됨으로써, 클록신호의 클록주파수를 표시데이터신호에서 필요한 데이터전송속도보다 감소시킬 수 있다. 따라서, 상기 구성에서는, 표시데이터를 취입하기 위해 얻어진 타이밍으로부터 클록신호(CK)의 설정(데이터셋업/홀드시간)을 보증하기가 용이하게 된다. 이로써, 상기 구성에서는 표시화질의 열화를 방지하면서, 고세밀화와 표시화질의 향상을 동시에 만족할 수 있다.
상기 과제를 해결하기 위해, 본 발명의 다른 반도체장치는 : 클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단; 입력된 표시데이터신호를 클록신호 동기하여 취입하고 그 표시데이터신호를 동기데이터로서 출력하는 래치수단; 및 전송되는 스타트펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하며, 상기 래치수단은 상기 표시데이터신호를 서로 위상이 다른 복수의 클록신호의 기립 및 하강의 양에지에서 취입하도록 제공된다.
상기 구성에서 래치수단은 상기 표시데이터신호를 서로 위상이 다른 복수의 클록신호의 기립 및 하강의 양에지에서 취입하게 됨으로써, 클록신호의 클록주파수를, 표시데이터신호의 데이터전송속도보다 더욱 감소시킬 수 있다. 따라서, 상기 구성에서는, 표시데이터를 취입하기 위해 얻어진 타이밍으로부터 클록신호(CK)의 설정(데이터셋업/홀드시간)을 더욱 용이하게 보증할 수 있다. 따라서, 표시화질의 열화를 방지하면서, 고세밀화 및 표시화질의 향상을 동시에 실현할 수 있다.
본 발명의 표시장치모듈은, 상기한 바와 같이, 상기 반도체장치들중 하나를 포함한다. 상기 구성에 의하면, 표시장치모듈은 고세밀화에 대한 안정적인 해결책을 제공하고 표시장치모듈의 표시화질의 향상을 실현할 수 있다.
본 발명은 본 발명의 특허청구의 범위를 제한하려는 것이 아니고, 단지 예시의 목적으로 주어진 첨부 도면들을 참조하여 이하에 더욱 상세하게 설명된다.
도 1은 본 발명의 표시장치모듈로서의 액정 표시 장치를 구동하도록 이용되는 본 발명의 제 1 실시예에 따른 소스드라이버를 나타낸 블록도,
도 2는 상기 액정 표시 장치를 나타낸 블록도,
도 3은 상기 액정 표시 장치의 액정패널의 구성을 나타낸 개략적인 블록도,
도 4는 상기 소스드라이버의 주요부 블록도,
도 5(a) 내지 도 5(f)는 상기 소스드라이버의 표시데이터(D)를 취입하는 동작을 나타낸 타이밍챠트,
도 6은 본 발명의 제 2 실시예에 따른 소스드라이버를 나타낸 블록도,
도 7은 상기 소스드라이버의 주요부 블록도,
도 8(a) 내지 도 8(k)는 상기 소스드라이버의 표시데이터(D)의 취입 동작을 나타낸 타이밍챠트,
도 9는 상기 액정패널의 동작을 나타낸 타이밍챠트,
도 10은 상기 액정패널의 다른 동작을 나타낸 타이밍챠트,
도 11은 종래의 액정 표시 장치의 블록도,
도 12는 상기 액정 표시 장치에 사용되는 소스드라이버를 나타낸 블록도,
도 13은 상기 소스드라이버의 주요부 블록도, 및
도 14(a) 내지 도 14(c)는 상기 소스드라이버의 동작을 나타낸 타이밍챠트이다.
본 발명의 실시예에 따른 반도체장치 및 그를 이용한 표시장치모듈을 도 1 내지 도 10을 참조하여 설명하면 다음과 같다.
상기 표시장치모듈로서의 액정 표시 장치는 : 예컨대 도 2에 나타낸 바와 같이, 액정표시부로서의 TFT(박막 트랜지스터)방식의 액정패널(1); 및 그것을 구동하기 위한 액정구동장치(반도체장치)를 갖고 있다. 상기 액정패널(1)은 액티브 매트릭스 방식의 대표예이다. 상기 액정패널(1)의 상세한 내용에 관해서는 후술한다.
상기 액정구동장치는 소스드라이버(2) 및 게이트드라이버(3), 콘트롤러(4), 및 액정구동전원(5)을 포함하고 있다. 상기 소스드라이버(2) 및 게이트드라이버(3)는 각각 IC로 이루어져 있다. 상기 콘트롤러(4)는 소스드라이버(2)에 표시데이터(D) 및 제어신호(Sl)를 출력하는 동시에 게이트드라이버(3)에 제어신호(S2)를 출력한다. 상기 제어신호(S1)로는 수평동기신호나 클록신호, 제어신호(S2)로는 수직동기신호등이 있다.
상기 소스드라이버(2)의 각 액정구동전압 출력단자는 액정패널(1)의 해당하는 각 소스신호선(14)에 접속되어 있다. 상기 게이트드라이버(3)의 각 액정구동전압 출력단자는 액정패널(1)의 해당하는 각 게이트신호선(15)에 접속되어 있다(도 3 참조). 상기 액정구동전원(5)은 액정구동장치(소스드라이버(2) 및 게이트드라이버(3))를 구동하는 전원 및 액정패널(1)에 인가되는 각종 구동전압을 액정구동장치에 출력하고 있다.
상기 액정구동장치의 소스드라이버(2) 및 게이트드라이버(3)는, 예컨대 각 TCP(테이프 캐리어 패키지, 도시 안됨)에 탑재되어 있다. 상기 TCP란 테이프 필름에 LSI회로를 장착한 박형의 패키지를 말한다. 상기 TCP의 출력단자측은 액정패널(1)의 각 단자(도시 안됨)에 대하여, 예컨대 ACF (이방성 도전 필름)를 통해, 열압착되어 전기적으로 접속된다. 상기 각 단자는 액정패널(1)의 액정유리기판(도시 안됨)상에 마련된 ITO(인듐 주석 산화물)로 제조되어 소스신호선(14) 및 게이트신호선(15)에 각각 접속되어 있다.
한편, 각 소스드라이버(2) 및 게이트드라이버(3)로의 입력측신호의 입출력은 TCP 배선 및 플렉시블 기판배선등을 통해서 행하여진다. 외부에서 입력된 시리얼 포맷인 디지탈표시데이터는 콘트롤러(4)를 통해 전송되어 소스드라이버(2)에 시리얼 표시데이터(D)로서 입력된다.
도 1은 본 발명의 제 1 실시예에 따른 상기 소스드라이버(2)의 회로 블록도의 일례를 나타낸다. 소스드라이버(2)는 기본적으로 시프트 레지스터회로(전송수단)(22), 입력래치회로(래치수단)(21), 샘플링메모리회로(샘플링수단)(23), 홀드메모리회로(24), 레벨시프터회로(25), D/A 변환회로(26),출력회로(27), 출력회로(27)에서의 출력단자(28), 및 기준전압 발생회로(29)를 갖고 있다. 이하에서는, 우선, 상기 회로구성의 종래 기술과의 차이점만을 설명하며, 다른 회로동작에 대한 설명은 후술한다.
상기 차이점은 이하의 상세한 양태에서 발견된다. 종래의 경우에, 도12 및 도 13에 나타낸 바와 같이, 입력래치회로(130l)는 입력된 표시데이터(D)를 래치하며, 샘플링메모리회로(1303)는 표시데이터(D)의 취입 및 전송에 중심적인 역할을 하고, DR, DG, 및 DB의 3종류의 6비트(총계 18비트)의 데이터로 구성된 디지탈식의 표시데이터(D)의 각 비트마다 1개의 DF/F가 제공되며,입력래치회로(1301)는 DF/Fs로 구성되어 있다.
이와 대조적으로, 본 발명의 제 1 실시예에서는, 입력래치회로(21)는 표시데이터(D)를 클록신호(CK)의 기립 및 하강의 양에지에 따라 래치하여, 상기 표시 데이터(D)를 클록신호(CK)의 클록주파수에 대하여 종래의 경우보다 더 빠른 속도(고속 데이터 전송속도)로, 즉 더 짧은 시간내에 연속되는 회로들에서 처리할 수 있다.
이제, 본 발명의 제 1 실시예에 대해서, 도 4의 회로예와 도 5(a) 내지 도 5(f)의 타이밍챠트를 참조하여 이하에 설명한다. 우선, 콘트롤러(4)로부터 출력된 DR, DG, 및 DB 3종류의 6비트의 데이터(총계 18비트)로 구성된 시리얼 표시데이터(D)의 각 비트에 대하여 입력래치회로(21)가, 클록신호(CK)의 기립 또는 하강 에지에 동기시켜 각각 순차 취입한후 각 동기 데이터(Ql1,Q12)로서 각각 출력한다.
이를 실행하도록, 입력래치회로(21)는 DF/F21a, 및 DF/F21b의 2개의 DF/Fs를 갖고 있다. 상기 DF/F21a에는 표시데이터(D)와 클록신호(CK)가 각각 입력된다. 상기 DF/F21b에는 상기 표시데이터(D) 및 상기 클록신호(CK)를 인버터(21i)를 이용하여 반전시킨 반전 클록신호(CK)바가 각각 입력된다. 상기 표시데이터(D)는 DF/F21a 및 DF/F21b의 D 단자를 통해 입력된다. 상기 클록 신호(CK) 및 반전 클록신호(CK)바는 각각 DF/F21a 및 DF/F21b의 CK 단자를 통해 입력된다.
상기 샘플링메모리회로(23)는 입력래치회로(21)의 두 개의 출력, 즉 동기데이터(Ql1,Q12)를 각각 수신하여 래치하기 위한 DF/F23a1및 DF/F23b1을 포함한다.
상기 기립 에지 동기데이터(Ql1)를 수신하는 DF/F23a1의 CK 단자에는 시프트 레지스터회로(22)의 A(1)번째 단의 출력이 결합되는 한편, 하강 에지 동기데이터(Q12)를 수신하는 DF/F23b1의 CK 단자에는 시프트 레지스터회로(22)의 B(1)번째 단의 출력이 결합된다.
또한, n단의 시프트 레지스터회로(22)는 클록신호(CK)의 기립 에지와 동기하여, 스타트 펄스신호(SP)를 순차 전송하는 A(1), A(2),···A(n/2)의 시프트 레지스터부 및 클록 신호(CK)의 하강 에지와 동기하여, 스타트펄스 신호(SP)를 순차 전송하는 B(1), B(2),···B(n/2)의 시프트 레지스터부로 구성된다.
샘플링메모리회로(23)의 각 출력(Q21,Q22)은 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다. 도 4에 나타낸 회로는 DR, DG, 및 DB의 3종류의 6비트의 데이터(총 계 18비트)로 구성된 시리얼 표시데이터(D)의 1 비트(예컨대, DR1)에 대응하는 회로, 및 시프트 레지스터회로(22)중 A(1)번째와 B(1)번째 단의 타이밍에서 샘플링하는 부분만을 대표예로서 나타내고 있다.
도면에 도시되어 있지 않지만, 표시데이터(DR1)가 공급되는 입력래치회로(21)의 출력(Ql1)은 샘플링메모리회로(23)의 DF/F23a2∼DF/F23an/2에 공통으로 입력된다. 시프트 레지스터회로(22)의 나머지 A(2)∼A(n/2)번째 단의 출력은 상기 DF/F23a2∼DF/F23an/2의 CK 단자에 각각 공급된다. 이들 샘플링메모리회로(23)의 출력은 각각 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다.
한편, 표시데이터(DR1)가 공급된 입력래치회로(21)의 출력(Q12)은 샘플링메모리회로(23)의 DF/Fb2∼DF/Fbn/2에 공통으로 입력된다. 시프트 레지스터회로(22)의 나머지 B(2)∼B(n/2)번째 단의 출력은 각각 DF/Fb2∼DF/Fbn/2의 CK 단자에 공급된다. 이들 샘플링메모리회로(23)의 각 출력은 각각 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다.
이상이 표시데이터(DR1)에 관한 회로구성 및 처리예이지만, 표시데이터(D)를 구성하는 다른 세트의 표시데이터에 대해서도 처리할 수 있는 회로구성이 제공되어 상기 표시 데이터도 유사하게 처리되고 있다. 이로써, 상기 표시데이터 (D)는 시리얼-패러럴 변환된다.
도 5(a) 내지 도 5(f)는 상기 클록신호(CK)와 표시데이터(D)의 각종타이밍챠트를 나타낸다. 입력된 표시데이터(D)(도 5(b) 참조)는 클록신호 (CK)(도 5(a) 참조)의 기립 및 하강의 양에지에서 래치되어, 기립 에지 동기데이터(Ql1)인 기립 에지 래치데이터(도 5(c) 참조)와, 하강 에지 동기데이터(Q12)인 하강 에지 래치데이터(도 5(d) 참조)의 2채널로 분할된다.
따라서, 상기 표시데이터(D)는 쌍으로 시리얼-패러럴 변환된다. 즉, 1회의 변환사이클의 데이터 길이의 2배로 되는 패러럴 데이터가 생성된다. 여기서, 주목해야할 점은 클록신호(CK)의 클록주파수가 표시데이터(D)의 데이터전송속도의 절반이라는 점이다. 데이터전송속도가 80MHz이면, 클록주파수는 40MHz로 된다.
상기한 바와 같이, 본 발명에서는, 클록신호(CK)의 기립 및 하강의 양에지에서 표시데이터(D)를 취입하여 처리하는 방식을 채용하기 때문에, 클록주파수가 표시데이터(D)의 표시를 위해 필요한 데이터전송속도의 절반으로 감소된다. 따라서, 본 발명에서는, 동작주파수가 확대되고 신뢰성이 높은 액정구동장치(반도체장치), 및 그것을 이용하는 액정 표시 장치 모듈을 실현할 수 있다.
다음, 본 발명에 따른 다른 실시예로서 제 2 실시예에 관해서 도 6 내지 도 8을 참조하여 설명하면 다음과 같다.
상기 제 1 실시예서는, 단상의 클록신호(CK)를 콘트롤러(4)에 공급한다. 이 경우, 더욱 고세밀화하기 위해, 보다 빠른 데이터전송속도로 표시데이터(D)를 입력래치회로(21)에서 래치한후 시분할하여 샘플링메모리회로(23)에 기억시키는 방식으로는, 표시 데이터(D)의 취입을 위한 타이밍으로부터 클록신호(CK)의 설정(데이터 셋업/홀드시간)을 보장하기가 어렵게 된다.
따라서, 제 2 실시예에 따른 반도체장치로서의 액정구동장치에서는, 도 6 내지 도 8에 나타낸 바와 같이, 위상을 90°어긋나게 한 2상의 클록신호(CK1,CK2)를 이용하여, 기립 및 하강의 양에지에서의 데이터 취입과 양립하는 방식으로, 입력래치회로(31), 및 처리회로들인 시프트 레지스터회로(32)와 샘플링메모리회로(33)에 의해 표시 데이터(D)의 취입 및 처리를 행하고 있다. 이로써, 상기 구성에서는 클록주파수를 표시데이터(D)에서 필요한 데이터전송속도의 1/4로 감소시킬 수 있다. 따라서, 동작주파수가 확대되고 신뢰성이 높은 액정구동장치(반도체장치)와, 이 액정구동장치를 이용하는 액정 표시 장치 모듈을 실현할 수 있다.
도 7은 제 2 실시예에 따른 소스드라이버(2)의 회로구성도를 나타낸다. 도 1의 소스드라이버(2)와의 주된 차이점은, 제 1 실시예에서는 표시데이터(D)를 래치하기 위해 입력래치회로(21)로 단상의 클록신호(CK)가 공급되는 반면에, 제 2 실시예에서는 2상의 클록신호(CK1,CK2)가 입력래치회로(31)에 공급되는 점이다.
이제, 입력래치회로(31), 샘플링메모리회로(33) 및 시프트 레지스터회로(32)에 대해서 설명한다. 홀드메모리회로(24), 레벨시프터회로(25), D/A 변환회로(26), 출력회로(27) 및 기준전압발생회로(29)에 관한 구성 및 동작에 대해서는 상기한 제 1 실시예와 마찬가지이기 때문에, 동일 참조부호로 나타내며, 그들의 설명은 생략한다.
도 7은 본 발명에 따른 입력래치회로(31), 샘플링메모리회로(33) 및 시프트 레지스터회로(32)의 회로예를 나타내며, 도 8(a) 내지 도 8(k)는 타이밍챠트를 나타낸다. 제 2 실시예에서는 입력래치회로(31)가 서로 위상이 90°어긋난 클록신호(CK1,CK2)의 기립 및 하강의 양에지에서 표시데이터(D)를 래치함으로써, 그후의 회로에서의 상기 표시데이터(D)의 처리 시간을더욱 감소시킬 수 있는 것이다.
상기 제 2 실시예에 대해서 도 7 및 도 8(a) 내지 도 8(k)를 참조하여 더욱 상세하게 설명한다. 우선, 입력래치회로(31)는 콘트롤러(4)에 의해 공급되는 3종류의 6비트 데이터 DR, DG, 및 DB(총계 18비트)로 구성된 표시 데이터(D)의 연관 비트에 대해 입력 단자로서 작용하는 D 단자들에서 표시 데이터(D)를 수신하는 4개의 DF/Fs를 가진다. 상기 4개의 DF/Fs는 DF/F31a, DF/F31b, DF/F31c, 및 DF/F31d이다. DF/F31b는 클록신호(CK1)를 인버터(31i)에서 반전시킨 반전클록(CK1)바를 사용한다. DF/F31c 및 DF/F31d는 DF/F31a 및 DF/F31b가 위상이 90°어긋난 클록신호(CK1)에 대하여 동작하도록 배열된 바와 동일한 방식으로 클록신호(CK2)에 대해 동작하도록 배열되어 있다.
샘플링메모리회로(33)는 입력래치회로(31)의 4개의 출력(Ql1,Q12,Q13,Q14)을 수신하여 래치시키기 위한 4개의 DF/F33a1, DF/F33b1, DF/F33c1, DF/F33d1이 설치되어 있다.
기립 에지 동기데이터(Q11)를 D 단자에서 수신하는 DF/F33a1의 CK 단자에는 시프트 레지스터회로(32)의 A(1)번째 단의 출력이 결합되는 한편, 하강 에지 동기데이터(Q12)를 D 단자에서 수신하는 DF/F33b1의 CK 단자에는 시프트 레지스터회로(32)의 B(1)번째 단의 출력이 결합되어 있다.
또한, 위상이 90°어긋난 기립 에지 동기데이터(Q13)를 D 단자에서 수신하는 DF/F33c1의 CK 단자에는 시프트 레지스터회로(32)의 C(1)번째 단의 출력이 결합되는 한편, 하강 에지 동기데이터(Q14)를 D 단자에서 수신하는 DF/F33d1의 CK 단자에는 시프트 레지스터회로(32)의 D(1)번째 단의 출력이 결합되어 있다.
또한, n 단의 시프트 레지스터회로(32)는 클록신호(CKl)의 기립 에지와 동기되어 스타트 펄스신호(SP)를 순차 전송하는 A(1), A(2),… 및 A (n/4)의 시프트 레지스터부, 클록신호(CK1)의 하강 에지와 동기되어 스타트 펄스신호(SP)를 순차 전송하는 B(1), B(2),··· 및 B(n/4)의 시프트 레지스터부, 클록신호(CK2)의 기립 에지와 동기되어 스타트 펄스신호(SP)를 순차 전송하는 C(1), C(2),··· 및C(n/4)의 시프트 레지스터부, 및 클록신호(CK2)의 하강 에지와 동기되어 스타트 펄스신호(SP)를 순차 전송하는 D(1), D(2),··· 및 D(n/4)의 시프트 레지스터부로 구성된다.
샘플링메모리회로(33)의 각 출력(Q21,Q22,Q23,Q24)은 각각 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다. 도 6의 회로는 3종류의 6비트 데이터 DR, DG, 및 DB(총계 18비트)로 구성된 표시데이터(D)의 1비트(예컨대, DR1)에 대응하는 회로이며, 시프트 레지스터회로(32)의 A(1)번째 단, B(1)번째 단, C(1)번째 단 및 D(1)번째 단의 타이밍에서 샘플링한 부분만을 대표예로서 나타내고 있다.
도면에 도시되어 있지 않지만, 표시데이터(DR1)가 공급된 입력래치회로(31)의 출력인 동기데이터(Ql1)는 DF/F33a2∼DF/F33an/4의 D 단자에 공통으로 각각 입력된다. 이 때, 상기 각 DF/F33a2∼DF/F33an/4각각의 CK 단자에는 시프트 레지스터회로(32)의 나머지 A(2)∼A(n/4)번째 단의 출력이 순차 입력된다. 그리고, 이들 샘플링메모리회로(33)의 출력은 각각 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다.
한편, 표시데이터(DR1)가 공급된 입력래치회로(31)의 출력인 동기데이터(Q12)는 DF/F33b2∼DF/F33bn/4(도시 안됨)의 D 단자에 공통으로 입력된다. 이 때, 상기 DF/F33b2∼DF/F33bn/4의 CK 단자에는 시프트 레지스터회로(32)의 나머지 B(2)∼B(n/4)번째 단의 출력이 각각 입력된다. 그리고, 이들 샘플링메모리회로(33)의 출력은 각각 홀드메모리회로(24)의 소정의 번지에 입력되어 기억된다.
입력래치회로(31)의 출력인 각 동기데이터(Q13,Q14)에서도, 상기한 설명과 동일한 동작을 하며, 출력(Q23,Q24)은 다음 홀드메모리회로(24)로 공급되어 기억된다. 이상의 설명은 표시데이터(DR1)의 회로 구성 및 처리예에 관한 것이지만, 표시데이터(D)를 구성하는 다른 세트의 표시데이터를 처리하도록 유사한 회로 구성이 제공되어 유사하게 처리할 수 있다.
따라서, 제 2 실시예에서 상기 표시데이터(D)는 4개 단위로 시리얼-패러럴 변환된다. 즉, 1회의 변환사이클에서 데이터 길이가 4배로 된 4개의 패러럴 데이터가 생성된다. 여기서 주목해야할 점은 클록주파수가 표시데이터(D)의 필요한 데이터전송속도의 4분의 1로 되는 것이다. 만약에 상기 표시데이터(D)의 데이터전송속도가 80MHz이면, 상기 클록주파수는 20MHz로 된다.
상기한 바와 같이, 위상이 서로 어긋나게 설정한 각 클록신호(CK1,CK2)의 기립 및 하강 에지에서 표시데이터(D)가 취입되어 처리되므로, 클록주파수 및 표시데이터(D)의 데이터전송속도를 l/4로 감소시킬 수 있다. 따라서, 상기 구성에서는 동작주파수가 확대되고 신뢰성이 높은 액정구동장치 및 그것을 이용하는 액정 표시 장치모듈을 실현할 수 있다.
상기 제 2 실시예에서는, 위상이 어긋난 클록신호(CK1,CK2)를 이용한 예로서 설명하였지만, 서로 다른 m상의 각 클록신호(CK1∼CKm)를 이용하여, 표시데이터(D)를 각각 래치하여 처리할 수도 있다. 특히 m=2k(k=0,1,2,3,…)의 경우, 다음에 계속되는 회로 구성과의 정합성이 좋다. 이 경우, m 개의 클록신호(CK1∼CKm)의 위상은 차례로 360°/(2m)상씩 어긋나도록 설정하는 것이 바람직하다.
이상, 본 발명을 액정구동장치를 이용하여 설명하였지만, 본 발명은 액정구동장치에 제한되지 않는다. 예컨대, 상기 소스드라이버(2)등의 하나 이상의 표시소자 구동용 반도체장치를 캐스케이드 접속하고, 스타트펄스 신호(SP)를 클록신호(CK)와 동기하여 전송하고, 이 전송신호에 의해 표시데이터(D)를 취입하여, 일정 주기로 표시데이터(D)를 래치하여 표시하는 과정을 되풀이함으로써 영상을 화면에 표시하는 표시장치에 적용할 수 있다.
특히, 본 발명은, 예컨대 상기 소스드라이버(2) 및 게이트드라이버(3)등의, X방향 및 Y방향으로 배열된 구동장치를 이용하여, 상기 스타트 펄스신호(SP)를 클록신호(CK)와 동기하여 전송하고, 이 전송신호에 따라 영상신호를 시분할로 선택하여 취입하고, 수평동기신호주기로 상기 영상신호를 래치하여 표시하는 과정을 되풀이함으로써 영상을 화면에 표시하는 표시장치의 표시화면의 대화면화 및 고세밀화에 따른 표시데이터의 전송 속도 증대 및 신뢰성 증가에 효과적이다.
또한, 본 발명은 반도체장치의 클록신호(CK)의 동작주파수를 감소시켜서 저전압으로 구동하는 경우에도 대응할 수 있고, 결과적으로는 저소비전력화도 가능해진다. 또한, 동작주파수 감소에 의한 저잡음화면에서도 신뢰성이 높은 반도체장치가 실현된다.
또한, 상기 실시예에서는, 소스드라이버(2) 또는 다른 칩을 TCP에 배치한 반도체장치를, 액정패널(1)의 전극(ITO선)에 대하여, 예컨대 이방성도전막(ACF)등을 통해 열압착을 이용하여 설치한 구성에 대해 설명하였지만, 이와 다르게, 본 발명에 따른 반도체장치는 TCP 형태가 아니라, 플렉시블기판이나 필름에 의해 구성되는 절연테이프상에, 콘트롤러(4)도 포함하여 탑재될 수 있다.
또 다르게, 본 발명은 칩 온 글라스(COG)방식으로서 반도체장치를 칩형태로서 액정패널(1)의 전극(ITO선)에, 예컨대 이방성도전막(ACF)등을 통해 열압착에 의해 직접 탑재할 수 있다. 또한, 저온 폴리실리콘 기술등에 의해 액정패널(1)의 유리기판상에 회로를 형성한 회로 인 글라스(CIG)방식도 채용할 수 있다.
이제, 상기 액정패널(1)의 구성 및 동작에 대해서 도 3, 도 9 및 도 10을 참조하여 이하에 설명한다. 액정패널(1)은 도 3에 나타낸 바와 같이, 화소전극(11), 화소용량(12), 화소전극(11)으로의 전압인가를 온 또는 오프하는 스위칭소자로서의 TFT(13), 상기 TFT(13)를 구동하기 위한 소스신호선(14), 상기 TFT(13)를 구동하기 위한 게이트신호선(l5), 및 화소전극(11)에 대하여 액정(도시 안됨)을 통해 배치된 대향전극(6)을 포함한다. 상기 액정패널(1)에는, 화소용량(12)이 액정(도시 안됨)을 통해 각 화소전극(11)과 대향전극(6) 사이에 각각 형성되어 있다.
도 3에서, "A"로 나타낸 영역이 1화소분의 액정표시소자이다. 소스신호선(14)에는 도 2에 나타낸 소스드라이버(2)로부터, 표시에 사용되는 화소의 휘도에 따라, 예컨대 64계조의 계조표시전압이 인가된다. 게이트드라이버(3)로부터 게이트신호선(15)을 통해, 길이방향을 따라 배열된 TFT(13)가 순차 온되도록 TFT(13)의 각 게이트에 주사신호가 주어진다.
온상태의 TFT(13)를 통해 상기 TFT(13)의 드레인에 접속된 화소전극(11)에 소스신호선(14)의 전압이 인가되어, 화소전극(11)과 대향전극(6) 사이의화소용량(12)에 전하가 축적되며, 그 전하량에 따라 액정의 광투과율이 변화됨으로써, 각 화소에서의 계조 표시가 행하여진다.
도 9 및 도 10은 다른 계조 표시때(예컨대, 백표시와 흑표시)에 액정표시소자 및 화소를 구동하는 파형의 일례를 나타낸다. 도 9 및 도 10에 나타낸 바와 같이, 구동파형(51)과 구동파형(4l)은 각각 소스드라이버(2)의 액정구동전압 출력단자로부터 소스신호선(14)에 출력된 구동파형이다. 한편, 구동파형(52)과 구동파형(42)은, 각각 게이트드라이버(3)의 액정구동출력단자로부터 게이트신호선(15)에 출력된 구동파형이다.
또한, 전위(53)와 전위(43)는 대향전극(6)의 전위이고, 인가전압(54)과 인가전압(44)은 화소전극(11)에 인가된 전압이다. 따라서, 액정에 인가되는 전압은 화소전극(11)과 대향전극(6) 사이의 전압차이고, 도면에서 사선영역의 높이로 나타내고 있다.
예컨대, 도 9에서는, 게이트드라이버(3)의 액정구동전압 출력단자로부터의 구동파형(52)이 하이 레벨일 때 TFT(13)가 온된다. 소스드라이버(2)의 액정구동전압 출력단자로부터의 구동파형(51)과 대향전극(6)의 전위(53) 사이의 전위차가 화소전극(11)에 인가된다. 그 후, 게이트드라이버(3)의 액정구동전압 출력단자로부터의 구동파형(52)은 로우 레벨로 변화되어, TFT(13)는 오프 상태가 된다. 이 때, 각 화소는 화소용량(12)을 갖기 때문에, 상기 인가 전압이 보유된다.
도 10의 경우도 동일하다. 도 9 및 도 10은, 화소를 구성하는 액정에 인가되는 전압이 서로 다르며, 도 9의 경우는, 도 10의 경우의 인가전압(44)과 비교하여인가전압(54)이 높다. 이 방식으로, 액정에 인가되는 전압을 아날로그전압으로 변화시킴에 의해 액정의 광투과율을 연속으로 변화시킴으로써 각 화소를 이용하여 다계조 표시를 실현하고 있다. 표시가능한 계조수는 액정에 인가되는 아날로그전압이 취할 수 있는 값의 개수에 달려 있다.
다음에, 홀드메모리회로(24)에 입력되어 기억되며, 시리얼-패러럴 변환된 후의 표시데이터(D)에 대한 처리에 대해서, 도 1 및 도 3을 참조하여 설명한다.
우선, 상기 표시데이터(D)의 1수평기간의 데이터가 홀드메모리회로(24)에 입력된 시점에서, 수평동기신호에 기초한 래치신호(LS)에 따라 래치된다. 그리고, 다음 래치신호(LS)가 입력될 때까지, 즉 표시데이터(D)가 전송되기 전의 1수평기간 동안, 전번의 표시데이터(D)가 홀드메모리회로(24)에 보유된다.
래치된 표시데이터(D)의 신호레벨은 레벨시프터회로(25)에 의해 논리계 전압레벨(Vcc-GND 레벨)로부터 액정구동에 필요한 전압레벨(VDD-GND 레벨)로 레벨변환되어 표시신호로서 출력된다.
한편, 기준전압발생회로(29)는 기준전압(VR)(예컨대, Vref1∼Vref9로 구성)에 근거하여 전위분할등을 이용하여 계조표시를 실현하도록 이용되어, 예컨대 64레벨의 전압을 생성하게 된다. D/A 변환회로(26)는 래치되어 레벨변환된 3종류의 6비트 표시데이터 DR, DG, DB로 구성된 표시데이터(D)에 따라 상기 64레벨의 전압중 하나를 선택하여 아날로그전압으로 변환시킨다. 상기 D/A 변환회로(26)는 표시신호로서 그 결과를 출력한다.
여러 가지 전압레벨을 가진 각 표시신호는 전압 폴로워회로를 포함하는 출력회로(27)에서 계조표시전압으로서 액정구동전압 출력단자(28)로부터 액정패널(1)의 각 액정표시소자의 소스신호선(14)에 각각 공급되어, 각 표시데이터(D)에 근거한 각 표시신호에 의해 계조표시를 할 수 있다.
그런데, 종래에는, 표시화상의 고세밀화를 위해 표시데이터(D)의 데이터전송속도를 높게 설정함에 대응하여 클록신호(CK)의 클록주파수를 높게 설정하면, 클록신호(CK)의 듀티비(하이 기간과 로우기간의 비)를 소스드라이버(902)에서 확보하기가 어렵게 되기 때문에, 클록신호(CK)의 동작주파수를 감소시킬 가능성이 증가되는 문제가 있다. 따라서, 종래에는, 동작주파수의 감소에 의해 표시데이터(D)의 시리얼-패러럴 변환이 불안정하게 됨으로써, 표시화질의 열화를 초래할 수 있는 문제를 갖고 있다.
그러나, 본 발명에서는, 표시화상의 고세밀화를 위해 표시데이터(D)의 데이터전송속도를 높게 설정하더라도, 클록신호(CK)의 클록주파수를 낮게 설정할 수 있기 때문에, 상기 문제를 해소할 수 있다.
본 발명의 반도체장치는, 이상과 같이, 표시장치를 표시데이터신호에 따라 구동하는 반도체장치로서, 클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단; 입력된 표시데이터신호를 클록신호에 동기하여 취입하고동기데이터로서 상기 표시데이터신호를 출력하는 래치수단; 및 전송되는 스타트 펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하며, 상기 래치수단은 상기 표시데이터신호를 상기 클록신호의 기립 및 하강의 양에지에서 취입하게 된다.
상기 반도체장치에서 상기 래치수단은 시리얼로 입력된 표시데이터신호를 패러럴 신호로 변환하기 위해 쌍으로 배열된 래치회로를 포함한다.
상기 반도체장치에서 상기 래치수단은 시리얼로 입력된 표시 데이터신호를 상기 단상의 클록신호의 기립 및 하강의 양에지에서 패러럴 신호로 변환하는 것이 바람직하다.
상기 구성에 의하면, 래치수단에 의해 표시데이터신호를 클록신호와 동기하여 동기데이터를 출력하고, 그 동기데이터를 전송수단으로부터 전송된 스타트 펄스신호에 따라 샘플링수단에 의해 샘플링하여 출력함으로써, 상기 표시데이터신호를 시리얼-패러럴 변환할 수 있고, 그 결과의 신호(표시신호)는 표시를 행하는 표시장치에 사용되기에 적합하게 된다.
또한, 상기 구성에서는, 래치수단이 상기 표시데이터신호를 상기 클록신호의 기립 및 하강 양에지에서 취입하고 있기 때문에, 클록신호의 클록주파수는 표시데이터신호의 데이터전송속도에 비해 더욱 감소될 수 있다. 따라서, 상기 구성에서는 표시데이터를 취입하도록 얻어진 타이밍으로부터 클록신호(CK)의 설정(데이터 셋업/홀드시간)을 더 용이하게 보증하게 된다.
본 발명의 다른 반도체장치는, 이상의 문제를 해결하기 위해, 표시장치를 표시데이터신호에 따라 구동하는 반도체장치로서, 클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단; 입력된 표시데이터신호를 클록신호와 동기하여 취입하고 동기데이터로서 상기 표시데이터신호를 출력하는 래치수단; 및 전송되는 스타트 펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하고,상기 래치수단은 상기 표시데이터신호를 서로 위상이 다른 복수의 클록신호 각각의 기립 및 하강 양에지에서 취입하게 된다.
상기 반도체장치에서 상기 래치수단은 시리얼로 입력된 표시데이터신호를 패러럴 신호로 변환하기 위해 4개 단위로 된 래치회로를 포함한다.
상기 반도체장치에서 상기 복수의 클록신호는 상기 각 클록신호의 수를 나타내는 m이 2이상의 정수일 때, 360°/(2m)의 위상차를 갖도록 설정됨이 바람직하다.
상기 구성에 의하면, 래치수단은 상기 표시데이터신호를 서로 위상이 다른 복수의 클록신호 각각의 기립 및 하강의 양에지에서 취입하며, 따라서, 클록신호의 클록주파수를 표시데이터신호에서 필요한 데이터전송속도보다 더욱 감소시킬 수 있다. 이로써, 상기 구성에서는, 표시데이터의 취입을 위해 얻어진 타이밍으로부터 클록신호(CK)의 설정(데이터셋업/홀드시간)을보다 쉽게 보증하게 된다.
상기 반도체장치에서 상기 표시장치는 액정표시부를 포함한다. 상기 구성에 의하면, 액정표시부의 고세밀화에 안정적으로 대응할 수 있기 때문에, 액정표시의 표시 화질의 향상을 실현할 수 있다.
본 발명의 표시장치모듈은 상기 각 반도체장치중 어느 하나를 포함한다. 상기 구성에 의하면, 표시장치모듈에서의 고세밀화에 안정적으로 대응할 수 있기 때문에, 표시장치모듈의 표시화질의 향상을 실현하게 된다.
이상 본 발명이 설명되었지만, 여러 가지 방식으로 변화될 수 있다. 이러한 변화는 본 발명의 정신과 범위를 벗어난 것으로 간주되지 않으며, 당업자들이라면 그러한 모든 변화는 첨부된 특허청구의 범위에 속하는 것임을 이해할 수 있을 것이다.

Claims (12)

  1. 표시데이터 신호에 따라 표시장치를 구동하는 반도체장치로서,
    클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단;
    입력된 표시데이터신호를 클록신호와 동기하여 취입하고 그 표시데이터신호를 동기데이터로서 출력하는 래치수단; 및
    전송되는 스타트 펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하고,
    상기 래치수단은 상기 표시데이터신호를 상기 클록신호의 기립 및 하강의 양에지에서 취입하도록 제공되는 반도체장치.
  2. 제 1 항에 있어서, 상기 래치수단은 시리얼로 입력된 표시데이터신호를 패러럴 신호로 변환하기 위해 쌍으로 배열된 래치회로를 포함하는 반도체장치.
  3. 제 1 항에 있어서, 상기 래치수단은 시리얼로 입력된 표시데이터신호를 상기 단상의 클록신호의 기립 및 하강의 양에지에서 패러럴 신호로 변환하는 반도체장치.
  4. 제 1 항에 있어서, 상기 전송수단은 시프트 레지스터회로이고,
    상기 래치수단은 플립 플롭회로이며,
    상기 샘플링수단은 메모리인 반도체장치.
  5. 제 1 항에 있어서, 상기 표시장치는 액정 표시 장치인 반도체장치.
  6. 표시장치를 표시데이터신호에 따라 구동하는 반도체장치로서 :
    클록신호에 기초하여 스타트 펄스신호를 전송하는 전송수단;
    입력된 표시데이터신호를 클록신호와 동기하여 취입하고 그 표시데이터신호를 동기데이터로서 출력하는 래치수단; 및
    전송되는 스타트 펄스신호에 따라 상기 동기데이터를 샘플링하여 출력하는 샘플링수단을 포함하고,
    상기 래치수단은 상기 표시데이터신호를 서로 위상이 다른 복수의 클록신호의 기립 및 하강의 양에지에서 취입하도록 제공되는 반도체장치.
  7. 제 6 항에 있어서, 상기 래치수단은 시리얼로 입력된 표시데이터신호를 패러럴 신호로 변환하기 위해 4개 단위의 래치회로로 된 조합으로 배열된 래치회로들을 포함하는 반도체장치.
  8. 제 6 항에 있어서, 상기 복수의 클록신호는 상기 클록신호의 수를 나타내는 m이 2이상의 정수일 때, 360°/(2m)의 위상차를 갖도록 설정되어 있는 반도체장치.
  9. 제 6 항에 있어서, 상기 전송수단은 시프트 레지스터회로이고,
    상기 래치수단은 플립 플롭회로이고,
    상기 샘플링수단은 메모리인 반도체장치.
  10. 제 6 항에 있어서, 상기 표시장치는 액정 표시 장치인 반도체장치.
  11. 청구항 1에 기재된 반도체장치를 포함하는 표시장치모듈.
  12. 청구항 6에 기재된 반도체장치를 포함하는 표시장치모듈.
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