JPH11249622A - 液晶表示装置および複数ポートのデータ出力部を有する集積回路 - Google Patents
液晶表示装置および複数ポートのデータ出力部を有する集積回路Info
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- JPH11249622A JPH11249622A JP4927798A JP4927798A JPH11249622A JP H11249622 A JPH11249622 A JP H11249622A JP 4927798 A JP4927798 A JP 4927798A JP 4927798 A JP4927798 A JP 4927798A JP H11249622 A JPH11249622 A JP H11249622A
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- signal
- clock
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Abstract
(57)【要約】
【課題】 入出力信号部での電磁波ノイズや他の装置や
回路へ悪影響を与える不要電磁波を低減した高品質な液
晶表示装置および複数ポートのデータ出力部を有する集
積回路を提供する。 【解決手段】 データ入力信号２に対して複数ポートの
データ出力信号９、１０、１１を生成し、時間軸に対す
るデータ出力信号９、１０、１１の変化位置を、基準の
内部クロック信号３の１周期の間において、互いにずれ
た位置に存在させて表示データ出力信号の同時変化数を
減少させる回路構成とした。
回路へ悪影響を与える不要電磁波を低減した高品質な液
晶表示装置および複数ポートのデータ出力部を有する集
積回路を提供する。 【解決手段】 データ入力信号２に対して複数ポートの
データ出力信号９、１０、１１を生成し、時間軸に対す
るデータ出力信号９、１０、１１の変化位置を、基準の
内部クロック信号３の１周期の間において、互いにずれ
た位置に存在させて表示データ出力信号の同時変化数を
減少させる回路構成とした。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示装置お
よび複数ポートのデータ出力部を有する集積回路に関す
るものである。
よび複数ポートのデータ出力部を有する集積回路に関す
るものである。
【０００２】
【従来の技術】あるデータ入力信号に対して、データ出
力信号の周波数を低くし、データ出力信号の総数を多く
する方式を一般的に複数ポート出力と呼ぶ。例えば、デ
ータ出力信号の周波数がデータ入力信号の周波数の半分
で、データ出力信号の総数がデータ入力信号の総数の２
倍の場合には、２ポート出力と呼ばれる。
力信号の周波数を低くし、データ出力信号の総数を多く
する方式を一般的に複数ポート出力と呼ぶ。例えば、デ
ータ出力信号の周波数がデータ入力信号の周波数の半分
で、データ出力信号の総数がデータ入力信号の総数の２
倍の場合には、２ポート出力と呼ばれる。
【０００３】液晶表示装置中の電気回路構成において、
表示データ入力信号に対して２ポートの表示データ出力
信号を生成する集積回路を必要とする場合には、通常、
集積回路内部における表示データ出力部直前のラッチ回
路のクロック信号として使用する内部クロック信号は、
クロック入力信号を入力とした２分周回路を経由してク
ロック入力信号の周波数に対して半分の周波数にして生
成される。
表示データ入力信号に対して２ポートの表示データ出力
信号を生成する集積回路を必要とする場合には、通常、
集積回路内部における表示データ出力部直前のラッチ回
路のクロック信号として使用する内部クロック信号は、
クロック入力信号を入力とした２分周回路を経由してク
ロック入力信号の周波数に対して半分の周波数にして生
成される。
【０００４】出力部において、クロック出力信号は内部
クロック信号の変化点と同位相で生成され、表示データ
出力信号は、出力先のソースドライバＩＣ中でラッチ動
作するためのエッジであるクロック出力信号のアクティ
ブエッジに対してクロック出力信号の半周期（“Ｈ”期
間または“Ｌ”期間）分ずれて変化するように生成され
る。
クロック信号の変化点と同位相で生成され、表示データ
出力信号は、出力先のソースドライバＩＣ中でラッチ動
作するためのエッジであるクロック出力信号のアクティ
ブエッジに対してクロック出力信号の半周期（“Ｈ”期
間または“Ｌ”期間）分ずれて変化するように生成され
る。
【０００５】このことは、表示データ出力信号が、回路
内部における内部クロック信号でデータをラッチするた
めのエッジである１種類の内部クロック信号のアクティ
ブエッジと同一位置で同時変化するように生成されるこ
とを意味する。
内部における内部クロック信号でデータをラッチするた
めのエッジである１種類の内部クロック信号のアクティ
ブエッジと同一位置で同時変化するように生成されるこ
とを意味する。
【０００６】図８は、以上で説明した従来の２ポートの
表示データ出力信号を生成する集積回路での入出力信号
部の関係を電圧波形で表示した図で、図において、１は
クロック入力信号、２は表示データ入力信号、３は内部
クロック信号、４はクロック出力信号、５は表示データ
出力信号である。表示データ入力信号２の周期はクロッ
ク入力信号１の周期１ＣＬＫＩと同一で、表示データ出
力信号５の周期は内部クロック信号３の周期１ＣＬＫお
よびクロック出力信号４の周期１ＣＬＫＯと同一で、１
ＣＬＫは２ＣＬＫＩと同等の時間幅、また、１ＣＬＫＯ
は２ＣＬＫＩと同等の時間幅であり、内部クロック信号
３のエッジの矢印は、集積回路内部における表示データ
出力部直前のラッチ回路のアクティブエッジ（図では立
ち下がりエッジ）を表し、クロック出力信号４のエッジ
の矢印は、表示データ出力信号５の出力先であるソース
ドライバＩＣにおける表示データ入力部直後のラッチ回
路のアクティブエッジ（図では立ち上がりエッジ）を表
している。
表示データ出力信号を生成する集積回路での入出力信号
部の関係を電圧波形で表示した図で、図において、１は
クロック入力信号、２は表示データ入力信号、３は内部
クロック信号、４はクロック出力信号、５は表示データ
出力信号である。表示データ入力信号２の周期はクロッ
ク入力信号１の周期１ＣＬＫＩと同一で、表示データ出
力信号５の周期は内部クロック信号３の周期１ＣＬＫお
よびクロック出力信号４の周期１ＣＬＫＯと同一で、１
ＣＬＫは２ＣＬＫＩと同等の時間幅、また、１ＣＬＫＯ
は２ＣＬＫＩと同等の時間幅であり、内部クロック信号
３のエッジの矢印は、集積回路内部における表示データ
出力部直前のラッチ回路のアクティブエッジ（図では立
ち下がりエッジ）を表し、クロック出力信号４のエッジ
の矢印は、表示データ出力信号５の出力先であるソース
ドライバＩＣにおける表示データ入力部直後のラッチ回
路のアクティブエッジ（図では立ち上がりエッジ）を表
している。
【０００７】また、液晶表示装置に関わらず他の装置中
の電気回路構成において、データ入力信号に対して２ポ
ート以上存在する複数ポートのデータ出力信号を生成す
る集積回路を必要とする場合には、通常、先ほどと同様
に集積回路内部での内部クロック信号は、分周回路を経
由することにより、クロック入力信号の周波数に対して
出力ポート数の整数倍した値の逆数の周波数にして生成
される。
の電気回路構成において、データ入力信号に対して２ポ
ート以上存在する複数ポートのデータ出力信号を生成す
る集積回路を必要とする場合には、通常、先ほどと同様
に集積回路内部での内部クロック信号は、分周回路を経
由することにより、クロック入力信号の周波数に対して
出力ポート数の整数倍した値の逆数の周波数にして生成
される。
【０００８】出力部において、データ出力信号は回路内
部における１種類の内部クロック信号でデータをラッチ
するためのエッジである内部クロック信号のアクティブ
エッジと同一位置で同時変化するように生成される。
部における１種類の内部クロック信号でデータをラッチ
するためのエッジである内部クロック信号のアクティブ
エッジと同一位置で同時変化するように生成される。
【０００９】図９は、以上で説明した従来の２ポート以
上存在する複数ポート（ｎポート：ｎは任意の整数）の
データ出力信号を生成する集積回路での入出力信号部の
関係を電圧波形で表示した図で、図において、１はクロ
ック入力信号、３は内部クロック信号、４はクロック出
力信号、６はデータ入力信号、７はデータ出力信号であ
る。データ入力信号６の周期はクロック入力信号１の周
期１ＣＬＫＩと同一で、データ出力信号７の周期は内部
クロック信号３の周期１ＣＬＫおよびクロック出力信号
４の周期１ＣＬＫＯと同一で、１ＣＬＫはｎＣＬＫＩと
同等の時間幅、また、１ＣＬＫＯはｎＣＬＫＩと同等の
時間幅であり、内部クロック信号３のエッジの矢印は、
集積回路内部におけるデータ出力部直前のラッチ回路の
アクティブエッジ（図では立ち下がりエッジ）を表し、
クロック出力信号４のエッジの矢印は、データ出力信号
の出力先におけるデータ入力部直後のラッチ回路のアク
ティブエッジ（図では立ち上がりエッジ）を表してい
る。ただし、クロック入力信号１やクロック出力信号４
が入出力端子として設定されるとは限らないものとす
る。
上存在する複数ポート（ｎポート：ｎは任意の整数）の
データ出力信号を生成する集積回路での入出力信号部の
関係を電圧波形で表示した図で、図において、１はクロ
ック入力信号、３は内部クロック信号、４はクロック出
力信号、６はデータ入力信号、７はデータ出力信号であ
る。データ入力信号６の周期はクロック入力信号１の周
期１ＣＬＫＩと同一で、データ出力信号７の周期は内部
クロック信号３の周期１ＣＬＫおよびクロック出力信号
４の周期１ＣＬＫＯと同一で、１ＣＬＫはｎＣＬＫＩと
同等の時間幅、また、１ＣＬＫＯはｎＣＬＫＩと同等の
時間幅であり、内部クロック信号３のエッジの矢印は、
集積回路内部におけるデータ出力部直前のラッチ回路の
アクティブエッジ（図では立ち下がりエッジ）を表し、
クロック出力信号４のエッジの矢印は、データ出力信号
の出力先におけるデータ入力部直後のラッチ回路のアク
ティブエッジ（図では立ち上がりエッジ）を表してい
る。ただし、クロック入力信号１やクロック出力信号４
が入出力端子として設定されるとは限らないものとす
る。
【００１０】
【発明が解決しようとする課題】以上のように、２ポー
ト以上存在する複数ポートのデータ出力信号が、内部ク
ロック信号の１周期の間に１種類の内部クロック信号に
対して内部クロック信号でデータをラッチするためのエ
ッジである内部クロック信号のアクティブエッジの同一
位置となる１個所のみで変化すること、つまり、全ての
データ出力信号が時間軸に対して１個所のみで同時変化
することにより、データ出力部の変化時に出力バッファ
から生じる瞬時電流が出力信号の数と共に時間軸に対し
て同一位置で重ね合わさって大きくなるために、それに
起因した入出力信号部での電磁波ノイズや他の装置や回
路への悪影響を与える不要電磁波（ＥＭＩ）が増大して
しまうという問題が生ずる。
ト以上存在する複数ポートのデータ出力信号が、内部ク
ロック信号の１周期の間に１種類の内部クロック信号に
対して内部クロック信号でデータをラッチするためのエ
ッジである内部クロック信号のアクティブエッジの同一
位置となる１個所のみで変化すること、つまり、全ての
データ出力信号が時間軸に対して１個所のみで同時変化
することにより、データ出力部の変化時に出力バッファ
から生じる瞬時電流が出力信号の数と共に時間軸に対し
て同一位置で重ね合わさって大きくなるために、それに
起因した入出力信号部での電磁波ノイズや他の装置や回
路への悪影響を与える不要電磁波（ＥＭＩ）が増大して
しまうという問題が生ずる。
【００１１】この発明は、上記のような問題を解決し、
入出力信号部での電磁波ノイズや他の装置や回路への悪
影響を与える不要電磁波を低減した高品質な液晶表示装
置および複数ポートのデータ出力部を有する集積回路を
提供することを目的とする。
入出力信号部での電磁波ノイズや他の装置や回路への悪
影響を与える不要電磁波を低減した高品質な液晶表示装
置および複数ポートのデータ出力部を有する集積回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る集積回路
は、データ入力信号に対して複数ポートのデータ出力信
号を生成し、時間軸に対する上記データ出力信号の変化
位置を、基準の内部クロック信号の１周期の間におい
て、互いにずれた位置に存在させて表示データ出力信号
の同時変化数を減少させる回路構成としたものである。
は、データ入力信号に対して複数ポートのデータ出力信
号を生成し、時間軸に対する上記データ出力信号の変化
位置を、基準の内部クロック信号の１周期の間におい
て、互いにずれた位置に存在させて表示データ出力信号
の同時変化数を減少させる回路構成としたものである。
【００１３】また、上記構成において、時間軸に対する
データ出力信号の変化位置を、クロック出力信号のアク
ティブエッジから、それぞれデータ入力信号の０．５周
期、１周期、１．５周期分遅延した位置に設定したもの
である。
データ出力信号の変化位置を、クロック出力信号のアク
ティブエッジから、それぞれデータ入力信号の０．５周
期、１周期、１．５周期分遅延した位置に設定したもの
である。
【００１４】また、時間軸に対するデータ出力信号の変
化位置を、クロック出力信号のアクティブエッジから、
それぞれデータ入力信号の半周期の任意の整数倍分互い
にずれた位置に設定したものである。
化位置を、クロック出力信号のアクティブエッジから、
それぞれデータ入力信号の半周期の任意の整数倍分互い
にずれた位置に設定したものである。
【００１５】また、時間軸に対するデータ出力信号の変
化位置を、クロック出力信号のアクティブエッジから、
それぞれデータ入力信号の半周期の任意の整数倍分およ
びデータ入力信号の半周期の任意の整数倍に遅延回路に
より生成された遅延時間を加えた分互いにずれた位置に
設定したものである。
化位置を、クロック出力信号のアクティブエッジから、
それぞれデータ入力信号の半周期の任意の整数倍分およ
びデータ入力信号の半周期の任意の整数倍に遅延回路に
より生成された遅延時間を加えた分互いにずれた位置に
設定したものである。
【００１６】この発明に係る液晶表示装置は、表示デー
タ入力信号に対して複数ポートの表示データ出力信号を
生成し、時間軸に対する表示データ出力信号の変化位置
を、クロック出力信号またはクロック出力信号と同位相
である基準の内部クロック信号の１周期の間において、
互いにずれた位置に存在させて表示データ出力信号の同
時変化数を減少させる回路構成とした集積回路を備えた
ものである。
タ入力信号に対して複数ポートの表示データ出力信号を
生成し、時間軸に対する表示データ出力信号の変化位置
を、クロック出力信号またはクロック出力信号と同位相
である基準の内部クロック信号の１周期の間において、
互いにずれた位置に存在させて表示データ出力信号の同
時変化数を減少させる回路構成とした集積回路を備えた
ものである。
【００１７】また、上記構成において、時間軸に対する
表示データ出力信号の変化位置を、クロック出力信号の
アクティブエッジから、それぞれクロック入力信号また
は表示データ入力信号の０．５周期、１周期、１．５周
期分遅延した位置に設定したものである。
表示データ出力信号の変化位置を、クロック出力信号の
アクティブエッジから、それぞれクロック入力信号また
は表示データ入力信号の０．５周期、１周期、１．５周
期分遅延した位置に設定したものである。
【００１８】また、時間軸に対する表示データ出力信号
の変化位置を、クロック出力信号のアクティブエッジか
ら、それぞれクロック入力信号または表示データ入力信
号の半周期の任意の整数倍分互いにずれた位置に設定し
たものである。
の変化位置を、クロック出力信号のアクティブエッジか
ら、それぞれクロック入力信号または表示データ入力信
号の半周期の任意の整数倍分互いにずれた位置に設定し
たものである。
【００１９】また、時間軸に対する表示データ出力信号
の変化位置を、クロック出力信号のアクティブエッジか
ら、それぞれクロック入力信号または表示データ入力信
号の半周期の任意の整数倍分およびクロック入力信号ま
たは表示データ入力信号の半周期の任意の整数倍に遅延
回路により生成された遅延時間を加えた分互いにずれた
位置となるように設定したものである。
の変化位置を、クロック出力信号のアクティブエッジか
ら、それぞれクロック入力信号または表示データ入力信
号の半周期の任意の整数倍分およびクロック入力信号ま
たは表示データ入力信号の半周期の任意の整数倍に遅延
回路により生成された遅延時間を加えた分互いにずれた
位置となるように設定したものである。
【００２０】
【発明の実施の形態】実施の形態１．図１はこの発明の
実施の形態１に係る２ポートの表示データ出力信号を生
成する集積回路での入出力信号部の関係を電圧波形で表
示した図で、図において、１はクロック入力信号、２は
表示データ入力信号、３は基準となる第１の内部クロッ
ク信号、４はクロック出力信号、８は第１の内部クロッ
ク信号３に対してクロック入力信号１の半周期（“Ｈ”
期間または“Ｌ”期間）分の遅延を持たせた第２の内部
クロック信号、９は、表示データ出力信号の出力先であ
るソースドライバＩＣ中でラッチ動作するためのエッジ
であるクロック出力信号４のアクティブエッジに対して
クロック入力信号１の０．５周期分の遅延を持たせた第
１の表示データ出力信号、１０は、表示データ出力信号
の出力先であるソースドライバＩＣ中でラッチ動作する
ためのエッジであるクロック出力信号４のアクティブエ
ッジに対してクロック入力信号１の１周期分遅延を持た
せた第２の表示データ出力信号、１１は、表示データ出
力信号の出力先であるソースドライバＩＣ中でラッチ動
作するためのエッジであるクロック出力信号４のアクテ
ィブエッジに対してクロック入力信号１の１．５周期分
の遅延を持たせた第３の表示データ出力信号である。
実施の形態１に係る２ポートの表示データ出力信号を生
成する集積回路での入出力信号部の関係を電圧波形で表
示した図で、図において、１はクロック入力信号、２は
表示データ入力信号、３は基準となる第１の内部クロッ
ク信号、４はクロック出力信号、８は第１の内部クロッ
ク信号３に対してクロック入力信号１の半周期（“Ｈ”
期間または“Ｌ”期間）分の遅延を持たせた第２の内部
クロック信号、９は、表示データ出力信号の出力先であ
るソースドライバＩＣ中でラッチ動作するためのエッジ
であるクロック出力信号４のアクティブエッジに対して
クロック入力信号１の０．５周期分の遅延を持たせた第
１の表示データ出力信号、１０は、表示データ出力信号
の出力先であるソースドライバＩＣ中でラッチ動作する
ためのエッジであるクロック出力信号４のアクティブエ
ッジに対してクロック入力信号１の１周期分遅延を持た
せた第２の表示データ出力信号、１１は、表示データ出
力信号の出力先であるソースドライバＩＣ中でラッチ動
作するためのエッジであるクロック出力信号４のアクテ
ィブエッジに対してクロック入力信号１の１．５周期分
の遅延を持たせた第３の表示データ出力信号である。
【００２１】表示データ入力信号２の周期はクロック入
力信号１の周期１ＣＬＫＩと同一で、表示データ出力信
号の周期は内部クロック信号の周期１ＣＬＫおよびクロ
ック出力信号４の周期１ＣＬＫＯと同一で、１ＣＬＫは
２ＣＬＫＩと同等の時間幅で、１ＣＬＫＯは２ＣＬＫＩ
と同等の時間幅である。内部クロック信号３、８のエッ
ジの矢印は集積回路内部における表示データ出力部直前
のラッチ回路のアクティブエッジ（図では立ち上がりお
よび立ち下がりエッジ）を表し、クロック出力信号４の
エッジの矢印は表示データ出力信号の出力先であるソー
スドライバＩＣにおける表示データ入力部直後のラッチ
回路のアクティブエッジ（図では立ち上がりエッジ）を
表している。
力信号１の周期１ＣＬＫＩと同一で、表示データ出力信
号の周期は内部クロック信号の周期１ＣＬＫおよびクロ
ック出力信号４の周期１ＣＬＫＯと同一で、１ＣＬＫは
２ＣＬＫＩと同等の時間幅で、１ＣＬＫＯは２ＣＬＫＩ
と同等の時間幅である。内部クロック信号３、８のエッ
ジの矢印は集積回路内部における表示データ出力部直前
のラッチ回路のアクティブエッジ（図では立ち上がりお
よび立ち下がりエッジ）を表し、クロック出力信号４の
エッジの矢印は表示データ出力信号の出力先であるソー
スドライバＩＣにおける表示データ入力部直後のラッチ
回路のアクティブエッジ（図では立ち上がりエッジ）を
表している。
【００２２】例えば、入力部では、クロック入力信号１
を信号名ＣＬＫＩ、表示データ入力信号２を信号名ＲＩ
［１：ｍ］、ＧＩ［１：ｍ］、ＢＩ［１：ｍ］とし、出
力部では、クロック出力信号４を信号名ＣＬＫＯ、ｍを
任意の整数、第１の表示データ出力信号９を信号名ＲＯ
１［１：ｍ］、ＲＯ２［１：ｍ］、第２の表示データ出
力信号１０を信号名ＧＯ１［１：ｍ］、ＧＯ２［１：
ｍ］、第３の表示データ出力信号１１を信号名ＢＯ１
［１：ｍ］、ＢＯ２［１：ｍ］とし、ＲＯ１［１：ｍ］
とＲＯ２［１：ｍ］はＲＩ［１：ｍ］を２種類のデータ
に、ＧＯ１［１：ｍ］とＧＯ２［１：ｍ］はＧＩ［１：
ｍ］を２種類のデータに、ＢＯ１［１：ｍ］とＢＯ２
［１：ｍ］はＢＩ［１：ｍ］を２種類のデータに分割し
た信号であるとすると、ＲＯ１［１：ｍ］、ＲＯ２
［１：ｍ］とＧＯ１［１：ｍ］、ＧＯ２［１：ｍ］とＢ
Ｏ１［１：ｍ］、ＢＯ２［１：ｍ］は時間軸上のそれぞ
れ３種類の異なった位置で変化するように生成されるこ
とになる。
を信号名ＣＬＫＩ、表示データ入力信号２を信号名ＲＩ
［１：ｍ］、ＧＩ［１：ｍ］、ＢＩ［１：ｍ］とし、出
力部では、クロック出力信号４を信号名ＣＬＫＯ、ｍを
任意の整数、第１の表示データ出力信号９を信号名ＲＯ
１［１：ｍ］、ＲＯ２［１：ｍ］、第２の表示データ出
力信号１０を信号名ＧＯ１［１：ｍ］、ＧＯ２［１：
ｍ］、第３の表示データ出力信号１１を信号名ＢＯ１
［１：ｍ］、ＢＯ２［１：ｍ］とし、ＲＯ１［１：ｍ］
とＲＯ２［１：ｍ］はＲＩ［１：ｍ］を２種類のデータ
に、ＧＯ１［１：ｍ］とＧＯ２［１：ｍ］はＧＩ［１：
ｍ］を２種類のデータに、ＢＯ１［１：ｍ］とＢＯ２
［１：ｍ］はＢＩ［１：ｍ］を２種類のデータに分割し
た信号であるとすると、ＲＯ１［１：ｍ］、ＲＯ２
［１：ｍ］とＧＯ１［１：ｍ］、ＧＯ２［１：ｍ］とＢ
Ｏ１［１：ｍ］、ＢＯ２［１：ｍ］は時間軸上のそれぞ
れ３種類の異なった位置で変化するように生成されるこ
とになる。
【００２３】つまり、データ出力信号をクロック出力信
号のアクティブエッジ（この場合は立ち上がりエッジ）
に対してそれぞれクロック入力信号の０．５周期、１周
期、１．５周期分の時間だけ遅れて変化するような同時
変化位置を３個所に分割することにより、データ出力信
号の同時変化数を減少させている。
号のアクティブエッジ（この場合は立ち上がりエッジ）
に対してそれぞれクロック入力信号の０．５周期、１周
期、１．５周期分の時間だけ遅れて変化するような同時
変化位置を３個所に分割することにより、データ出力信
号の同時変化数を減少させている。
【００２４】図２は図１の出力信号を生成する回路構成
例で、図において、１２はラッチ回路、１３はＮＯＴ回
路、１４は２本の点線内の一方を接続するポイントを意
味し、入力部のクロック信号ＣＬＫＯ ｉｎは図８にお
けるクロック出力信号４であり、入力部の表示データ信
号ＲＯ１ ｉｎ［１：ｍ］、ＲＯ２ ｉｎ［１：ｍ］、
ＧＯ１ ｉｎ［１：ｍ］、ＧＯ２ ｉｎ［１：ｍ］、Ｂ
Ｏ１ ｉｎ［１：ｍ］、ＢＯ２ ｉｎ［１：ｍ］は図８
における表示データ出力信号５であり、出力部のクロッ
ク信号ＣＬＫＯと表示データ信号ＲＯ１［１：ｍ］、Ｒ
Ｏ２［１：ｍ］とＧＯ１［１：ｍ］、ＧＯ２［１：ｍ］
とＢＯ１［１：ｍ］、ＢＯ２［１：ｍ］はそれぞれ図１
の４、９、１０、１１に対応する。
例で、図において、１２はラッチ回路、１３はＮＯＴ回
路、１４は２本の点線内の一方を接続するポイントを意
味し、入力部のクロック信号ＣＬＫＯ ｉｎは図８にお
けるクロック出力信号４であり、入力部の表示データ信
号ＲＯ１ ｉｎ［１：ｍ］、ＲＯ２ ｉｎ［１：ｍ］、
ＧＯ１ ｉｎ［１：ｍ］、ＧＯ２ ｉｎ［１：ｍ］、Ｂ
Ｏ１ ｉｎ［１：ｍ］、ＢＯ２ ｉｎ［１：ｍ］は図８
における表示データ出力信号５であり、出力部のクロッ
ク信号ＣＬＫＯと表示データ信号ＲＯ１［１：ｍ］、Ｒ
Ｏ２［１：ｍ］とＧＯ１［１：ｍ］、ＧＯ２［１：ｍ］
とＢＯ１［１：ｍ］、ＢＯ２［１：ｍ］はそれぞれ図１
の４、９、１０、１１に対応する。
【００２５】図３は図１の出力信号を生成する回路を機
能ブロック毎に示した例で、図において、１５は内部ク
ロック信号生成部、１６はクロック出力信号生成部、１
７はデータラッチ部であり、図２と対応させると、１２
ａ、１２ｂ、１２ｃは１５に、１２ｄは１６に、１２
ｅ、１２ｆ、１２ｇは１７に対応し、入出力部の表示デ
ータ信号ＲＯ１ ｉｎ［１：ｍ］、ＲＯ２ ｉｎ［１：
ｍ］、ＧＯ１ ｉｎ［１：ｍ］、ＧＯ２ ｉｎ［１：
ｍ］、ＢＯ１ ｉｎ［１：ｍ］、ＢＯ２ ｉｎ［１：
ｍ] 、ＲＯ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ１
［１：ｍ］、ＧＯ２［１：ｍ］、ＢＯ１［１：ｍ］、Ｂ
Ｏ２［１：ｍ］での実線の本数は時間軸上での異なる変
化位置の総数を示し、この図の場合、入力部では時間軸
上での１種類の変化位置を、出力部では時間軸上での３
種類の変化位置をそれぞれが示している。
能ブロック毎に示した例で、図において、１５は内部ク
ロック信号生成部、１６はクロック出力信号生成部、１
７はデータラッチ部であり、図２と対応させると、１２
ａ、１２ｂ、１２ｃは１５に、１２ｄは１６に、１２
ｅ、１２ｆ、１２ｇは１７に対応し、入出力部の表示デ
ータ信号ＲＯ１ ｉｎ［１：ｍ］、ＲＯ２ ｉｎ［１：
ｍ］、ＧＯ１ ｉｎ［１：ｍ］、ＧＯ２ ｉｎ［１：
ｍ］、ＢＯ１ ｉｎ［１：ｍ］、ＢＯ２ ｉｎ［１：
ｍ] 、ＲＯ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ１
［１：ｍ］、ＧＯ２［１：ｍ］、ＢＯ１［１：ｍ］、Ｂ
Ｏ２［１：ｍ］での実線の本数は時間軸上での異なる変
化位置の総数を示し、この図の場合、入力部では時間軸
上での１種類の変化位置を、出力部では時間軸上での３
種類の変化位置をそれぞれが示している。
【００２６】この実施の形態１によれば、従来のものに
比べて表示デー夕出力信号の同時変化数を最大で従来の
１／３に減少させることが可能となり、この時の表示デ
ータ出力信号の変化時に生ずる出力バッファの瞬時電流
に対するその時間での割合が従来の１／３程度に小さく
なるために、それに起因した入出力信号部での電磁波ノ
イズや、他の装置や回路へ悪影響を与える不要電磁波
（ＥＭＩ）を低減した高品質な液晶表示装置が得られ
る。
比べて表示デー夕出力信号の同時変化数を最大で従来の
１／３に減少させることが可能となり、この時の表示デ
ータ出力信号の変化時に生ずる出力バッファの瞬時電流
に対するその時間での割合が従来の１／３程度に小さく
なるために、それに起因した入出力信号部での電磁波ノ
イズや、他の装置や回路へ悪影響を与える不要電磁波
（ＥＭＩ）を低減した高品質な液晶表示装置が得られ
る。
【００２７】また、図３で行った設定において、表示デ
ータ出力信号ＲＯ１［１：ｍ］、ＧＯ１［１：ｍ］、Ｂ
Ｏ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ２［１：ｍ］の時間軸に対する異なる変化位
置の分割方法や、３種類の変化位置から任意の２種類の
みに変更した場合も、表示データ出力信号の同時変化数
が減少するために、表示データ出力信号の変化時に生ず
る出力バッファの全体の瞬時電流に対するその時間での
割合が減少し、入出力信号部での電磁波ノイズや、他の
装置や回路へ悪影響を与える不要電磁波を低減する効果
が得られる。
ータ出力信号ＲＯ１［１：ｍ］、ＧＯ１［１：ｍ］、Ｂ
Ｏ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ２［１：ｍ］の時間軸に対する異なる変化位
置の分割方法や、３種類の変化位置から任意の２種類の
みに変更した場合も、表示データ出力信号の同時変化数
が減少するために、表示データ出力信号の変化時に生ず
る出力バッファの全体の瞬時電流に対するその時間での
割合が減少し、入出力信号部での電磁波ノイズや、他の
装置や回路へ悪影響を与える不要電磁波を低減する効果
が得られる。
【００２８】実施の形態２．図４は実施の形態２に係る
出力信号を生成する回路構成で、図３の機能ブロック構
成を改良して、データラッチ部の前後どちらか一方、ま
たは両方に、入力から出力まで経由する間に適当な遅延
を生成する遅延回路部を付加した機能ブロック毎の構成
を示した例で、図において、１５は内部クロック信号生
成部、１６はクロック出力信号生成部、１７はデータラ
ッチ部、１８は第１の遅延回路部、１９は第２の遅延回
路部である。
出力信号を生成する回路構成で、図３の機能ブロック構
成を改良して、データラッチ部の前後どちらか一方、ま
たは両方に、入力から出力まで経由する間に適当な遅延
を生成する遅延回路部を付加した機能ブロック毎の構成
を示した例で、図において、１５は内部クロック信号生
成部、１６はクロック出力信号生成部、１７はデータラ
ッチ部、１８は第１の遅延回路部、１９は第２の遅延回
路部である。
【００２９】図４は、図３の回路構成により得られる時
間軸に対する表示データ出力信号ＲＯ１［１：ｍ］、Ｒ
Ｏ２［１：ｍ］、ＧＯ１［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ１［１：ｍ］、ＢＯ２［１：ｍ］の変化位置
を、２倍である６個所の異なる変化位置をとるように記
載しているが、実際には最大で表示データ出力信号数ｍ
の２倍の値と同等にできる可能性がある。
間軸に対する表示データ出力信号ＲＯ１［１：ｍ］、Ｒ
Ｏ２［１：ｍ］、ＧＯ１［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ１［１：ｍ］、ＢＯ２［１：ｍ］の変化位置
を、２倍である６個所の異なる変化位置をとるように記
載しているが、実際には最大で表示データ出力信号数ｍ
の２倍の値と同等にできる可能性がある。
【００３０】この実施の形態２によれば、従来に比べて
表示データ出力信号の同時変化数を最大で従来の表示デ
ータ出力信号数の逆数倍に減少させることができる可能
性があり、この時の表示データ出力信号の変化時に生ず
る出力バッファの瞬時電流に対するその時間での割合が
最大で従来の表示データ出力信号数の逆数倍程度小さく
なるため、それに起因した入出力信号部での電磁波ノイ
ズや、他の装置や回路へ悪影響を与える不要電磁波を低
減する高品質な液晶表示装置が得られる。
表示データ出力信号の同時変化数を最大で従来の表示デ
ータ出力信号数の逆数倍に減少させることができる可能
性があり、この時の表示データ出力信号の変化時に生ず
る出力バッファの瞬時電流に対するその時間での割合が
最大で従来の表示データ出力信号数の逆数倍程度小さく
なるため、それに起因した入出力信号部での電磁波ノイ
ズや、他の装置や回路へ悪影響を与える不要電磁波を低
減する高品質な液晶表示装置が得られる。
【００３１】また、図４で行った設定において、表示デ
ータ出力信号ＲＯ１［１：ｍ］、ＧＯ１［１：ｍ」、Ｂ
Ｏ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ２［１：ｍ］の時間軸に対する異なる変化位
置の分割方法や６種類の変化位置から任意の複数の変化
位置に変更した場合も、表示データ出力信号の同時変化
数が減少するため、表示データ出力信号の変化時に生ず
る出力バッファの全体の瞬時電流に対するその時間での
割合が減少し、入出力信号部での電磁波ノイズや、他の
装置や回路へ悪影響を与える不要電磁波を低減できる効
果が得られる。
ータ出力信号ＲＯ１［１：ｍ］、ＧＯ１［１：ｍ」、Ｂ
Ｏ１［１：ｍ］、ＲＯ２［１：ｍ］、ＧＯ２［１：
ｍ］、ＢＯ２［１：ｍ］の時間軸に対する異なる変化位
置の分割方法や６種類の変化位置から任意の複数の変化
位置に変更した場合も、表示データ出力信号の同時変化
数が減少するため、表示データ出力信号の変化時に生ず
る出力バッファの全体の瞬時電流に対するその時間での
割合が減少し、入出力信号部での電磁波ノイズや、他の
装置や回路へ悪影響を与える不要電磁波を低減できる効
果が得られる。
【００３２】実施の形態３．図５はこの発明の実施の形
態３に係る２ポート以上存在する複数ポート（ｎポー
ト：ｎは任意の整数）のデータ出力信号を生成する集積
回路での入出力信号部の関係を電圧波形で表示した図
で、図において、１はクロック入力信号、３は基準とな
る第１の内部クロック信号、４はクロック出力信号、６
はデータ入力信号、２０は第１の内部クロック信号３に
対してクロック入力信号１の０．５周期分の遅延を持た
せた第２の内部クロック信号、２１はクロック出力信号
４のアクティブエッジに対してクロック入力信号１の
０．５周期分の遅延を持たせた第１のデータ出力信号、
２２はクロック出力信号４のアクティブエッジに対して
クロック入力信号１の（ｎ／２）周期分の遅延を持たせ
た第２のデータ出力信号、２３はクロック出力信号４の
アクティブエッジに対してクロック入力信号１の（ｎ／
２）＋０．５）周期分の遅延を持たせた第３のデータ出
力信号であり、データ入力信号６の周期はクロック入力
信号１の周期１ＣＬＫＩの周期と同一で、データ出力信
号の周期は内部クロック信号３の周期１ＣＬＫおよびク
ロック出力信号４の周期１ＣＬＫＯと同一で、１ＣＬＫ
はｎＣＬＫＩと同等の時間幅で、１ＣＬＫＯはｎＣＬＫ
Ｉと同等の時間幅であり、内部クロック信号のエッジの
矢印は、集積回路内部におけるデータ出力部直前のラッ
チ回路のアクティブエッジ（図では立ち上がりおよび立
ち下がりエッジ）を表し、クロック出力信号のエッジの
矢印はデータ出力信号の出力先におけるデータ入力部直
後のラッチ回路のアクティブエッジ（図では立ち上がり
エッジ）を表す。ただし、クロック入力信号１やクロッ
ク出力信号４が入出力端子として設定されるとは限らな
いものとする。
態３に係る２ポート以上存在する複数ポート（ｎポー
ト：ｎは任意の整数）のデータ出力信号を生成する集積
回路での入出力信号部の関係を電圧波形で表示した図
で、図において、１はクロック入力信号、３は基準とな
る第１の内部クロック信号、４はクロック出力信号、６
はデータ入力信号、２０は第１の内部クロック信号３に
対してクロック入力信号１の０．５周期分の遅延を持た
せた第２の内部クロック信号、２１はクロック出力信号
４のアクティブエッジに対してクロック入力信号１の
０．５周期分の遅延を持たせた第１のデータ出力信号、
２２はクロック出力信号４のアクティブエッジに対して
クロック入力信号１の（ｎ／２）周期分の遅延を持たせ
た第２のデータ出力信号、２３はクロック出力信号４の
アクティブエッジに対してクロック入力信号１の（ｎ／
２）＋０．５）周期分の遅延を持たせた第３のデータ出
力信号であり、データ入力信号６の周期はクロック入力
信号１の周期１ＣＬＫＩの周期と同一で、データ出力信
号の周期は内部クロック信号３の周期１ＣＬＫおよびク
ロック出力信号４の周期１ＣＬＫＯと同一で、１ＣＬＫ
はｎＣＬＫＩと同等の時間幅で、１ＣＬＫＯはｎＣＬＫ
Ｉと同等の時間幅であり、内部クロック信号のエッジの
矢印は、集積回路内部におけるデータ出力部直前のラッ
チ回路のアクティブエッジ（図では立ち上がりおよび立
ち下がりエッジ）を表し、クロック出力信号のエッジの
矢印はデータ出力信号の出力先におけるデータ入力部直
後のラッチ回路のアクティブエッジ（図では立ち上がり
エッジ）を表す。ただし、クロック入力信号１やクロッ
ク出力信号４が入出力端子として設定されるとは限らな
いものとする。
【００３３】図５では、第２の内部クロック信号２０と
同様な第１の内部クロック信号３に対して１の半周期の
整数倍分の遅延を持たせた内部クロック信号の一部や、
２１、２２、２３と同様なクロック出力信号４のアクテ
ィブエッジに対してクロック入力信号１の半周期の整数
倍分の遅延を持たせたデータ出力信号の一部は省略して
いる。
同様な第１の内部クロック信号３に対して１の半周期の
整数倍分の遅延を持たせた内部クロック信号の一部や、
２１、２２、２３と同様なクロック出力信号４のアクテ
ィブエッジに対してクロック入力信号１の半周期の整数
倍分の遅延を持たせたデータ出力信号の一部は省略して
いる。
【００３４】入力部では、クロック入力信号１を信号名
ＣＬＫ１、ｍ１、ｍ２、・・・、ｍｎを任意の整数、デ
ータ入力信号６を信号名ＤＩ（１）［１：ｍ１］、ＤＩ
（２）［０：ｍ２］、・・・ＤＩ（ｎ）［１：ｍｎ］と
し、出力部では、クロック出力信号４を信号名ＣＬＫ
Ｏ、第１のデータ出力信号２１を信号名ＤＯ（１）
［１：ｍ１］、第２のデータ出力信号２２を信号名ＤＯ
（ｎ／２）［１：ｍ（ｎ／２］、第３のデータ出力信号
２３を信号名ＤＯ（（ｎ＋１）／２［１：ｍ（（ｎ＋
１）／２）］とすると、ＤＯ（１）［１：ｍ１］とＤＯ
（２）［１：ｍ２］・・・と、ＤＩ（ｎ）［１：ｍｎ］
は時間軸上のそれぞれｎ種類の異なった位置で変化する
ように生成されることになる。
ＣＬＫ１、ｍ１、ｍ２、・・・、ｍｎを任意の整数、デ
ータ入力信号６を信号名ＤＩ（１）［１：ｍ１］、ＤＩ
（２）［０：ｍ２］、・・・ＤＩ（ｎ）［１：ｍｎ］と
し、出力部では、クロック出力信号４を信号名ＣＬＫ
Ｏ、第１のデータ出力信号２１を信号名ＤＯ（１）
［１：ｍ１］、第２のデータ出力信号２２を信号名ＤＯ
（ｎ／２）［１：ｍ（ｎ／２］、第３のデータ出力信号
２３を信号名ＤＯ（（ｎ＋１）／２［１：ｍ（（ｎ＋
１）／２）］とすると、ＤＯ（１）［１：ｍ１］とＤＯ
（２）［１：ｍ２］・・・と、ＤＩ（ｎ）［１：ｍｎ］
は時間軸上のそれぞれｎ種類の異なった位置で変化する
ように生成されることになる。
【００３５】図６は図５の出力信号を生成する回路を機
能ブロック毎に示した例で、図において、２４は内部ク
ロック信号生成部、２５はクロック出力信号生成部、２
６はデータラッチ部であり、入力部のクロック信号ＣＬ
ＫＯ ｉｎは図９におけるクロック出力信号４であり、
入力部のデータ信号ＤＯ（１） ｉｎ［１：ｍ１］、Ｄ
Ｏ（２） ｉｎ［１：ｍ２］、・・・ＤＯ（ｎ） ｉｎ
［１：ｍｎ］は図９におけるデータ出力信号７であり、
出力部のクロック信号ＣＬＫＯとデータ信号ＤＯ（１）
［１：ｍ１］とＤＯ（ｎ／２）［１：ｍ（ｎ／２）］と
ＤＯ（（ｎ＋１）／２）［１：ｍ（（ｎ＋１）／２）］
はそれぞれ図５の４、２１、２２、２３に対応する。
能ブロック毎に示した例で、図において、２４は内部ク
ロック信号生成部、２５はクロック出力信号生成部、２
６はデータラッチ部であり、入力部のクロック信号ＣＬ
ＫＯ ｉｎは図９におけるクロック出力信号４であり、
入力部のデータ信号ＤＯ（１） ｉｎ［１：ｍ１］、Ｄ
Ｏ（２） ｉｎ［１：ｍ２］、・・・ＤＯ（ｎ） ｉｎ
［１：ｍｎ］は図９におけるデータ出力信号７であり、
出力部のクロック信号ＣＬＫＯとデータ信号ＤＯ（１）
［１：ｍ１］とＤＯ（ｎ／２）［１：ｍ（ｎ／２）］と
ＤＯ（（ｎ＋１）／２）［１：ｍ（（ｎ＋１）／２）］
はそれぞれ図５の４、２１、２２、２３に対応する。
【００３６】この実施の形態３によれば、従来のものに
比べて表示データ出力信号の同時変化数を最大で従来の
出力ポート数に１プラスした値の逆数倍に減少させるこ
とができる可能性があり、この時の表示データ出力信号
の変化時に生ずる出力バッファの瞬時電流に対するその
時間での割合が、最大で従来の出力ポート数に１プラス
した値の逆数倍程度小さくなるために、それに起因した
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減した高品質な液晶表示装
置が得られる。
比べて表示データ出力信号の同時変化数を最大で従来の
出力ポート数に１プラスした値の逆数倍に減少させるこ
とができる可能性があり、この時の表示データ出力信号
の変化時に生ずる出力バッファの瞬時電流に対するその
時間での割合が、最大で従来の出力ポート数に１プラス
した値の逆数倍程度小さくなるために、それに起因した
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減した高品質な液晶表示装
置が得られる。
【００３７】また、図６で行った設定において、データ
出力信号ＤＯ（１）［１：ｍ１］、ＤＯ（２）［１：ｍ
２］、・・・ＤＯ（ｎ）「１：ｍｎ］の時間軸に対する
異なる変化位置の分割方法や任意の複数の変化位置に変
更した場合も、データ出力信号の同時変化数が減少する
ために、データ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合が減少し、
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減する効果が得られる。
出力信号ＤＯ（１）［１：ｍ１］、ＤＯ（２）［１：ｍ
２］、・・・ＤＯ（ｎ）「１：ｍｎ］の時間軸に対する
異なる変化位置の分割方法や任意の複数の変化位置に変
更した場合も、データ出力信号の同時変化数が減少する
ために、データ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合が減少し、
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減する効果が得られる。
【００３８】実施の形態４．図７は実施の形態４に係る
出力信号を生成する回路構成で、図６の機能ブロック構
成を改良してデータラッチ部の前後どちらか一方、また
は両方に入力から出力まで経由する間に適当な遅延を生
成する遅延回路部を付加した構成を機能ブロック毎に示
した例で、図において、２４は内部クロック信号生成
部、２５はクロック出力信号生成部、２６はデータラッ
チ部、２７は第１の遅延回路部、２８は第２の遅延回路
部である。
出力信号を生成する回路構成で、図６の機能ブロック構
成を改良してデータラッチ部の前後どちらか一方、また
は両方に入力から出力まで経由する間に適当な遅延を生
成する遅延回路部を付加した構成を機能ブロック毎に示
した例で、図において、２４は内部クロック信号生成
部、２５はクロック出力信号生成部、２６はデータラッ
チ部、２７は第１の遅延回路部、２８は第２の遅延回路
部である。
【００３９】図７では、図６の回路構成により得られる
時間軸に対するデータ出力信号ＤＯ（１）［１：ｍ
１］、ＤＯ（２）［１：ｍ２］、・・・ＤＯ（ｎ）
［１：ｍｎ］の変化位置が（（ｎ＋ｍ１＋ｍ２＋・・・
＋ｍｎ）／ｎ）倍になる、つまり、それぞれｍ１＋ｍ２
・・・＋ｍｎ個所（データ出力信号数）の異なる変化位
置をとるように記載しているが、実際にはこの場合に最
大としてデータ出力信号数の逆数倍、時間軸上の変化位
置をとる可能性があることを示している。
時間軸に対するデータ出力信号ＤＯ（１）［１：ｍ
１］、ＤＯ（２）［１：ｍ２］、・・・ＤＯ（ｎ）
［１：ｍｎ］の変化位置が（（ｎ＋ｍ１＋ｍ２＋・・・
＋ｍｎ）／ｎ）倍になる、つまり、それぞれｍ１＋ｍ２
・・・＋ｍｎ個所（データ出力信号数）の異なる変化位
置をとるように記載しているが、実際にはこの場合に最
大としてデータ出力信号数の逆数倍、時間軸上の変化位
置をとる可能性があることを示している。
【００４０】この実施の形態４によれば、従来に比べて
データ出力信号の同時変化数を最大で従来のデータ出力
信号数の逆数倍に減少させることができる可能性があ
り、この時のデータ出力信号の変化時に生ずる出力バッ
ファの全体の瞬時電流に対するその時間での割合を最大
で従来のデータ出力信号数の逆数倍程度小さくできるた
めに、それに起因した入出力信号部での電磁波ノイズ
や、他の装置や回路へ悪影響を与える不要電磁波を低減
した高品質な液晶表示装置が得られる。
データ出力信号の同時変化数を最大で従来のデータ出力
信号数の逆数倍に減少させることができる可能性があ
り、この時のデータ出力信号の変化時に生ずる出力バッ
ファの全体の瞬時電流に対するその時間での割合を最大
で従来のデータ出力信号数の逆数倍程度小さくできるた
めに、それに起因した入出力信号部での電磁波ノイズ
や、他の装置や回路へ悪影響を与える不要電磁波を低減
した高品質な液晶表示装置が得られる。
【００４１】また、図７で行った設定において、データ
出力信号ＤＯ（１）［１：ｍ１］、ＤＯ（２）［１：ｍ
２］、・・・ＤＯ（ｎ）［１：ｍｎ］の時間軸に対する
異なる変化位置の分割方法や任意の複数の変化位置に変
更した場合も、データ出力信号の同時変化数が減少する
ために、データ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合が減少し、
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減する効果が得られる。
出力信号ＤＯ（１）［１：ｍ１］、ＤＯ（２）［１：ｍ
２］、・・・ＤＯ（ｎ）［１：ｍｎ］の時間軸に対する
異なる変化位置の分割方法や任意の複数の変化位置に変
更した場合も、データ出力信号の同時変化数が減少する
ために、データ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合が減少し、
入出力信号部での電磁波ノイズや、他の装置や回路へ悪
影響を与える不要電磁波を低減する効果が得られる。
【００４２】
【発明の効果】以上のように、この発明によれば、入出
力信号部での電磁波ノイズや他の装置や回路への悪影響
を与える不要電磁波を低減した高品質な液晶表示装置お
よび複数ポートのデータ出力部を有する集積回路を提供
できる。
力信号部での電磁波ノイズや他の装置や回路への悪影響
を与える不要電磁波を低減した高品質な液晶表示装置お
よび複数ポートのデータ出力部を有する集積回路を提供
できる。
【００４３】また、複数ポートのデータ出力信号を生成
し、時間軸に対する表示データ出力信号の変化位置をク
ロック出力信号の１周期の間にクロック入力信号の０．
５周期、１周期、１．５周期分となるような２個所、ま
たは３箇所の複数箇所に存在させてデータ出力信号の同
時変化数を減少させることにより、出力部のデータ出力
信号の変化時に生ずる出力バッファの全体の瞬時電流に
対するその時間での割合を減少させてそれに起因した入
出力信号部での電磁波ノイズや他の装置や回路へ悪影響
を与える不要電磁波を低減できる。
し、時間軸に対する表示データ出力信号の変化位置をク
ロック出力信号の１周期の間にクロック入力信号の０．
５周期、１周期、１．５周期分となるような２個所、ま
たは３箇所の複数箇所に存在させてデータ出力信号の同
時変化数を減少させることにより、出力部のデータ出力
信号の変化時に生ずる出力バッファの全体の瞬時電流に
対するその時間での割合を減少させてそれに起因した入
出力信号部での電磁波ノイズや他の装置や回路へ悪影響
を与える不要電磁波を低減できる。
【００４４】また、複数ポートのデータ出力信号を生成
し、時間軸に対するデータ出力信号の変化位置を基準の
内部クロック信号の１周期の間にデータ入力信号の半周
期の任意の整数倍分となるような複数箇所に存在させて
データ出力信号の同時変化数を減少させることにより、
出力部のデータ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合を減少させ
てそれに起因した入出力信号部での電磁波ノイズや他の
装置や回路へ悪影響を与える不要電磁波を低減できる。
し、時間軸に対するデータ出力信号の変化位置を基準の
内部クロック信号の１周期の間にデータ入力信号の半周
期の任意の整数倍分となるような複数箇所に存在させて
データ出力信号の同時変化数を減少させることにより、
出力部のデータ出力信号の変化時に生ずる出力バッファ
の全体の瞬時電流に対するその時間での割合を減少させ
てそれに起因した入出力信号部での電磁波ノイズや他の
装置や回路へ悪影響を与える不要電磁波を低減できる。
【００４５】また、複数ポートのデータ出力信号を生成
し、時間軸に対するデータ出力信号の変化位置を基準の
内部クロック信号の１周期の間にデータ入力信号の半周
期の任意の整数倍分および半周期の任意の整数倍に遅延
回路により生成された遅延時間を加えた分となるような
複数箇所に存在させてデータ出力信号の同時変化数を減
少させることにより、出力部のデータ出力信号の変化時
に生ずる出力バッファの全体の瞬時電流に対するその時
間での割合を減少させてそれに起因した入出力信号部で
の電磁波ノイズや他の装置や回路へ悪影響を与える不要
電磁波を低減できる。
し、時間軸に対するデータ出力信号の変化位置を基準の
内部クロック信号の１周期の間にデータ入力信号の半周
期の任意の整数倍分および半周期の任意の整数倍に遅延
回路により生成された遅延時間を加えた分となるような
複数箇所に存在させてデータ出力信号の同時変化数を減
少させることにより、出力部のデータ出力信号の変化時
に生ずる出力バッファの全体の瞬時電流に対するその時
間での割合を減少させてそれに起因した入出力信号部で
の電磁波ノイズや他の装置や回路へ悪影響を与える不要
電磁波を低減できる。
【図１】 この発明の実施の形態１に係る液晶表示装置
中における２ポートの表示データ出力信号を生成する集
積回路での入出力信号部の関係を表した電圧波形図であ
る。
中における２ポートの表示データ出力信号を生成する集
積回路での入出力信号部の関係を表した電圧波形図であ
る。
【図２】 実施の形態１の表示データ出力信号を生成す
る集積回路における回路構成図である。
る集積回路における回路構成図である。
【図３】 実施の形態１の表示データ出力信号を生成す
る集積回路における機能ブロック構成図である。
る集積回路における機能ブロック構成図である。
【図４】 この発明の実施の形態２の表示データ出力信
号を生成する集積回路における機能ブロック構成図であ
る。
号を生成する集積回路における機能ブロック構成図であ
る。
【図５】 この発明の実施の形態３のデータ出力信号を
生成する集積回路での入出力信号部の関係を表した電圧
波形図である。
生成する集積回路での入出力信号部の関係を表した電圧
波形図である。
【図６】 実施の形態３のデータ出力信号を生成する集
積回路における機能ブロック構成図である。
積回路における機能ブロック構成図である。
【図７】 この発明の実施の形態４のデータ出力信号を
生成する集積回路における機能ブロック構成図である。
生成する集積回路における機能ブロック構成図である。
【図８】 従来の液晶表示装置中における２ポートの表
示データ出力信号を生成する集積回路での入出力信号部
の関係を表した電圧波形図である。
示データ出力信号を生成する集積回路での入出力信号部
の関係を表した電圧波形図である。
【図９】 従来の複数ポートのデータ出力信号を生成す
る集積回路での入出力信号部の関係を表した電圧波形図
である。
る集積回路での入出力信号部の関係を表した電圧波形図
である。
１ クロック入力信号、２ 表示データ入力信号、３
第１の内部クロック信号、４ クロック出力信号、６
データ入力信号、７ データ出力信号、８ 第２の内部
クロック信号、９ 第１の表示データ出力信号、１０
第２の表示データ出力信号、１１ 第３の表示データ出
力信号、１２ ラッチ回路、１３ ＮＯＴ回路、１５
内部クロック信号生成部、１６ クロック出力信号生成
部、１７ データラッチ部、１８ 第１の遅延回路部、
１９ 第２の遅延回路部、２０ 第２の内部クロック信
号、２１ 第１のデータ出力信号、２２ 第２のデータ
出力信号、２３ 第３のデータ出力信号、２４ 内部ク
ロック信号生成部、２５ クロック出力信号生成部、２
６ データラッチ部、２７ 第１の遅延回路部、２８
第２の遅延回路部。
第１の内部クロック信号、４ クロック出力信号、６
データ入力信号、７ データ出力信号、８ 第２の内部
クロック信号、９ 第１の表示データ出力信号、１０
第２の表示データ出力信号、１１ 第３の表示データ出
力信号、１２ ラッチ回路、１３ ＮＯＴ回路、１５
内部クロック信号生成部、１６ クロック出力信号生成
部、１７ データラッチ部、１８ 第１の遅延回路部、
１９ 第２の遅延回路部、２０ 第２の内部クロック信
号、２１ 第１のデータ出力信号、２２ 第２のデータ
出力信号、２３ 第３のデータ出力信号、２４ 内部ク
ロック信号生成部、２５ クロック出力信号生成部、２
６ データラッチ部、２７ 第１の遅延回路部、２８
第２の遅延回路部。
Claims (8)
- 【請求項１】 データ入力信号に対して複数ポートのデ
ータ出力信号を生成し、時間軸に対する上記データ出力
信号の変化位置を、基準の内部クロック信号の１周期の
間において、互いにずれた位置に存在させてデータ出力
信号の同時変化数を減少させる回路構成としたことを特
徴とする集積回路。 - 【請求項２】 時間軸に対するデータ出力信号の変化位
置は、クロック出力信号のアクティブエッジから、それ
ぞれデータ入力信号の０．５周期、１周期、１．５周期
分遅延した位置に設定されていることを特徴とする請求
項１記載の集積回路。 - 【請求項３】 時間軸に対するデータ出力信号の変化位
置は、クロック出力信号のアクティブエッジから、それ
ぞれデータ入力信号の半周期の任意の整数倍分互いにず
れた位置に設定されていることを特徴とする請求項１記
載の集積回路。 - 【請求項４】 時間軸に対するデータ出力信号の変化位
置は、クロック出力信号のアクティブエッジから、それ
ぞれデータ入力信号の半周期の任意の整数倍分およびデ
ータ入力信号の半周期の任意の整数倍に遅延回路により
生成された遅延時間を加えた分互いにずれた位置に設定
されていることを特徴とする請求項１記載の集積回路。 - 【請求項５】 表示データ入力信号に対して複数ポート
の表示データ出力信号を生成し、時間軸に対する表示デ
ータ出力信号の変化位置を、クロック出力信号またはク
ロック出力信号と同位相である基準の内部クロック信号
の１周期の間において、互いにずれた位置に存在させて
表示データ出力信号の同時変化数を減少させる回路構成
とした集積回路を備えたことを特徴とする液晶表示装
置。 - 【請求項６】 時間軸に対する表示データ出力信号の変
化位置は、クロック出力信号のアクティブエッジから、
それぞれクロック入力信号または表示データ入力信号の
０．５周期、１周期、１．５周期分遅延した位置に設定
されていることを特徴とする請求項５記載の液晶表示装
置。 - 【請求項７】 時間軸に対する表示データ出力信号の変
化位置は、クロック出力信号のアクティブエッジから、
それぞれクロック入力信号または表示データ入力信号の
半周期の任意の整数倍分互いにずれた位置に設定されて
いることを特徴とする請求項５記載の液晶表示装置。 - 【請求項８】 時間軸に対する表示データ出力信号の変
化位置は、クロック出力信号のアクティブエッジから、
それぞれクロック入力信号または表示データ入力信号の
半周期の任意の整数倍分およびクロック入力信号または
表示データ入力信号の半周期の任意の整数倍に遅延回路
により生成された遅延時間を加えた分互いにずれた位置
となるように設定されていることを特徴とする請求項５
記載の液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927798A JPH11249622A (ja) | 1998-03-02 | 1998-03-02 | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
| TW087121932A TW482912B (en) | 1998-03-02 | 1998-12-31 | Liquid crystal display device, integrated circuit therefor, method for driving a liquid crystal display device, and apparatus therefor |
| KR1019990004082A KR100354423B1 (ko) | 1998-03-02 | 1999-02-06 | 액정표시장치와 이것에 사용되는 집적회로 및 액정표시장치의 구동방법과 구동장치 |
| US09/257,506 US6980192B1 (en) | 1998-03-02 | 1999-02-25 | Liquid crystal display, integrated circuit for use therein, and driving method and driver of liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927798A JPH11249622A (ja) | 1998-03-02 | 1998-03-02 | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11249622A true JPH11249622A (ja) | 1999-09-17 |
Family
ID=12826373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4927798A Pending JPH11249622A (ja) | 1998-03-02 | 1998-03-02 | 液晶表示装置および複数ポートのデータ出力部を有する集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11249622A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372847B1 (ko) * | 2000-02-29 | 2003-02-19 | 샤프 가부시키가이샤 | 반도체장치 및 표시장치모듈 |
| JP2005039829A (ja) * | 2003-07-14 | 2005-02-10 | Samsung Electronics Co Ltd | 信号処理装置及び方法 |
| US7446732B2 (en) | 2001-10-25 | 2008-11-04 | Fujitsu Limited | Display control device |
| US10096275B2 (en) | 2015-08-05 | 2018-10-09 | Nlt Technologies, Ltd. | Display apparatus and method of processing an image signal input to a display panel |
-
1998
- 1998-03-02 JP JP4927798A patent/JPH11249622A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100372847B1 (ko) * | 2000-02-29 | 2003-02-19 | 샤프 가부시키가이샤 | 반도체장치 및 표시장치모듈 |
| US7446732B2 (en) | 2001-10-25 | 2008-11-04 | Fujitsu Limited | Display control device |
| JP2005039829A (ja) * | 2003-07-14 | 2005-02-10 | Samsung Electronics Co Ltd | 信号処理装置及び方法 |
| US10096275B2 (en) | 2015-08-05 | 2018-10-09 | Nlt Technologies, Ltd. | Display apparatus and method of processing an image signal input to a display panel |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20040525 Free format text: JAPANESE INTERMEDIATE CODE: A02 |