JPH01220555A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH01220555A JPH01220555A JP4511388A JP4511388A JPH01220555A JP H01220555 A JPH01220555 A JP H01220555A JP 4511388 A JP4511388 A JP 4511388A JP 4511388 A JP4511388 A JP 4511388A JP H01220555 A JPH01220555 A JP H01220555A
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- JP
- Japan
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- output
- delay
- pulse
- circuit
- transistor
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims abstract description 9
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 230000000737 periodic effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
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- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体集積回路に関するもので、特に同期し
て伝送されるデジタル信号による雑音発生の低減に関す
るものである。
て伝送されるデジタル信号による雑音発生の低減に関す
るものである。
複数の同期デジタル信号を生成し出力する半導体集積回
路の一例であるＤ／Ａコンバータについて述べる。第５
図はワンチップ内に４つの制御回路を持つ、６ビツト入
力のＰＷＭ （パルス幅変調）方式Ｄ／Ａコンバータの
構成を示すブロック図である。
路の一例であるＤ／Ａコンバータについて述べる。第５
図はワンチップ内に４つの制御回路を持つ、６ビツト入
力のＰＷＭ （パルス幅変調）方式Ｄ／Ａコンバータの
構成を示すブロック図である。
同図において、４つのＰＷＭ制御回路１〜４は、それぞ
れ６ビツトの入力部５〜８を持ち、同期信号９に同期し
て入力信号に対応したパルス列を出力する。出力された
パルス列は、それぞれ２つのインバータ（１０，１１）
、（１２，１３）。
れ６ビツトの入力部５〜８を持ち、同期信号９に同期し
て入力信号に対応したパルス列を出力する。出力された
パルス列は、それぞれ２つのインバータ（１０，１１）
、（１２，１３）。
（１４，１５）および（１６，１７＞からなる出力バッ
フ７を経て、それぞれの出力端子１８〜２１に出力され
る。
フ７を経て、それぞれの出力端子１８〜２１に出力され
る。
通常はそれぞれの出力端子１８〜２１の後段に、図示さ
れていないローパスフィルタを接続し、出力されるパル
ス列を平清し直流電圧を得る。出力パルスのパルス幅、
振幅は一定なので、ローパスフィルタによって得られる
直流電圧は、単位時間内に出力されるパルスの数に比例
する。また直流電圧の精度、ステップの細かさは、出力
パルス”列のパターンの段階の多さによる。つまり、異
なる直流電圧を発生する出力パルス列のパターンが多け
れば多いほど、得られる直流電圧のステップは細かくな
りＤ／Ａ変換の精度が増す。
れていないローパスフィルタを接続し、出力されるパル
ス列を平清し直流電圧を得る。出力パルスのパルス幅、
振幅は一定なので、ローパスフィルタによって得られる
直流電圧は、単位時間内に出力されるパルスの数に比例
する。また直流電圧の精度、ステップの細かさは、出力
パルス”列のパターンの段階の多さによる。つまり、異
なる直流電圧を発生する出力パルス列のパターンが多け
れば多いほど、得られる直流電圧のステップは細かくな
りＤ／Ａ変換の精度が増す。
第６図は出力端子１８〜２１のそれぞれが、周期Ｔｃご
とに、入力部５〜８に入力されるデジタル入力に応じた
４本のパルスを出力するようすを示したタイミングチャ
ートである。この４本のパルスはそれぞれの出力端子に
接続されたローパスフィルタで平滑され、パルスの本数
４に比例した直流電圧、つまりアナログ出力となって出
力される。例えば入力部５〜８に６ビツトのデジタル信
号を入力する場合、Ｐ Ｗ Ｍ Ｉｌｌ ｉＫ１回路１
〜４はそのデジタル値に応じ、６４段階の異なるレベル
に対応する出力パルス列のいずれかを発生し、得られる
アナログ出力の精度もそれに応じたものとなる。
とに、入力部５〜８に入力されるデジタル入力に応じた
４本のパルスを出力するようすを示したタイミングチャ
ートである。この４本のパルスはそれぞれの出力端子に
接続されたローパスフィルタで平滑され、パルスの本数
４に比例した直流電圧、つまりアナログ出力となって出
力される。例えば入力部５〜８に６ビツトのデジタル信
号を入力する場合、Ｐ Ｗ Ｍ Ｉｌｌ ｉＫ１回路１
〜４はそのデジタル値に応じ、６４段階の異なるレベル
に対応する出力パルス列のいずれかを発生し、得られる
アナログ出力の精度もそれに応じたものとなる。
出力端子１８〜２１がそれぞれ異なるパルス列を出力す
る時でも、それぞれの出力パルスの立ち上り、立ち下り
のタイミングは同期信号９に同期している。また同じパ
ルスＰＩを出力する時は、各出力パルスの立ち上り、立
ち下りのタイミングは全く同じとなる。
る時でも、それぞれの出力パルスの立ち上り、立ち下り
のタイミングは同期信号９に同期している。また同じパ
ルスＰＩを出力する時は、各出力パルスの立ち上り、立
ち下りのタイミングは全く同じとなる。
このようなパルスの立ち上り、立ち下り時には、一般に
高調波ノイズが発生する。この高調波ノイズは、パルス
の立ち上り、立ち下りが急峻なほど、またパルスの振幅
が大きいほど強くなる。さらに、立ち上り、立ち下りの
タイミングが同じパルスが多いほど、それぞれのノイズ
が重畳されて全体の高調波ノイズが大きくなる。この高
調波ノイズは、主に半導体集積回路の出力ボートおよび
その出力ボートに接続されている伝送線路などから発生
される。
高調波ノイズが発生する。この高調波ノイズは、パルス
の立ち上り、立ち下りが急峻なほど、またパルスの振幅
が大きいほど強くなる。さらに、立ち上り、立ち下りの
タイミングが同じパルスが多いほど、それぞれのノイズ
が重畳されて全体の高調波ノイズが大きくなる。この高
調波ノイズは、主に半導体集積回路の出力ボートおよび
その出力ボートに接続されている伝送線路などから発生
される。
また、同期して出力されるデジタル信号の伝送タイミン
グが一致しているため電源変動などによるノイズも発生
しやすくなっている。
グが一致しているため電源変動などによるノイズも発生
しやすくなっている。
このような高調波ノイズの影響は、たとえばＴＶ等のブ
ラウン管などの場合、画面の乱れとなって現れる。並列
して伝送される同期デジタル信号の数が多くなるにつれ
て、この高調波ノイズは問題となる。
ラウン管などの場合、画面の乱れとなって現れる。並列
して伝送される同期デジタル信号の数が多くなるにつれ
て、この高調波ノイズは問題となる。
近年、マイクロコンピュータ等のＩＣが電化製品に多く
利用されている。また、ＩＣの高機能化により並列に伝
送されるデジタル信号の数も増大している。このような
ＩＣを使用する製品においては、ＴＶ受像機のようにデ
ジタル信号による高調波ノイズの影響が無視できないも
のが多く、映像の乱れなどという問題点があった。
利用されている。また、ＩＣの高機能化により並列に伝
送されるデジタル信号の数も増大している。このような
ＩＣを使用する製品においては、ＴＶ受像機のようにデ
ジタル信号による高調波ノイズの影響が無視できないも
のが多く、映像の乱れなどという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、高調波ノイズの発生の少ない半導体集積回路
を得ることを目的としている。
たもので、高調波ノイズの発生の少ない半導体集積回路
を得ることを目的としている。
この発明に係る半導体集積回路は、内部で生成された複
数の同期デジタル信号の伝送タイミングをずらせる手段
を備えたものである。
数の同期デジタル信号の伝送タイミングをずらせる手段
を備えたものである。
複数の同期デジタル信号の伝送タイミングをずらせるこ
とによって、各デジタル信号による高調波ノイズの重畳
を防ぐ。
とによって、各デジタル信号による高調波ノイズの重畳
を防ぐ。
第１図はこの発明の一実施例であるワンチップ内に４つ
の制Ｗ回路を持つ、６ビツト入力のＰＷＭ方式Ｄ／りコ
ンバータの構成を示すブロック図である。４つの遅延回
路２２〜２５がＰＷＭｌｔ１１１ｎ回路１〜４と出力バ
ッファ（１０，１１）〜（１６，１７＞の間に設けられ
ている。他の構成は第５図に示す従来のＤ／Ａコンバー
タと同様である。
の制Ｗ回路を持つ、６ビツト入力のＰＷＭ方式Ｄ／りコ
ンバータの構成を示すブロック図である。４つの遅延回
路２２〜２５がＰＷＭｌｔ１１１ｎ回路１〜４と出力バ
ッファ（１０，１１）〜（１６，１７＞の間に設けられ
ている。他の構成は第５図に示す従来のＤ／Ａコンバー
タと同様である。
第２図は出力端子１８〜２１のそれぞれが、周期Ｔ ご
とに４本のパルスを出力するようすを示したタイミング
チャートである。Ｐ Ｗ Ｍ ｔｉｌｌ Ｉ１１回路１
〜４から出力されたパルスは、それぞれ遅延時間τの異
なる遅延回路２２〜２５に入力される。
とに４本のパルスを出力するようすを示したタイミング
チャートである。Ｐ Ｗ Ｍ ｔｉｌｌ Ｉ１１回路１
〜４から出力されたパルスは、それぞれ遅延時間τの異
なる遅延回路２２〜２５に入力される。
Ｐ Ｗ Ｍ ＩＩＩ ｍ回路１の出力パルスは、遅延回
路２２において遅延を受けずにそのまま通過する。ＰＷ
Ｍ Ｉｌｌ １１１回路２の出力パルスは、遅延回路２
３においてτ−ｔ の遅延を受けて通過する。ＰＷＭ制
α 開回路３の出力パルスは、遅延回路２４においてて＝２
ｔａの遅延を受けて通過する。Ｐ Ｗ Ｍ ＩＩＩ ｔ
１１回路４の出力パルスは、遅延回路２５においてτ−
３ｔａの遅延を受けて通過する。なお、各遅延時間は、
パルス幅に対して充分小さいものとする。
路２２において遅延を受けずにそのまま通過する。ＰＷ
Ｍ Ｉｌｌ １１１回路２の出力パルスは、遅延回路２
３においてτ−ｔ の遅延を受けて通過する。ＰＷＭ制
α 開回路３の出力パルスは、遅延回路２４においてて＝２
ｔａの遅延を受けて通過する。Ｐ Ｗ Ｍ ＩＩＩ ｔ
１１回路４の出力パルスは、遅延回路２５においてτ−
３ｔａの遅延を受けて通過する。なお、各遅延時間は、
パルス幅に対して充分小さいものとする。
このような遅延処理によって、出力端子１８〜２１から
出力されるパルスの立ち上り、立ち下りのタイミングは
、それぞれの出力ボート間において遅延単位ｔ。の整数
倍のズレを持つ。このためパルスの立ち上り、立ち下り
時に発生する高調波ノイズがある時刻に集中し、重沓す
ることを防ぐことができる。
出力されるパルスの立ち上り、立ち下りのタイミングは
、それぞれの出力ボート間において遅延単位ｔ。の整数
倍のズレを持つ。このためパルスの立ち上り、立ち下り
時に発生する高調波ノイズがある時刻に集中し、重沓す
ることを防ぐことができる。
第３図（ａ）、 （ｂ）は、遅延回路の一例である２段
りロック駆動形インバータのブロック図および回路図で
ある。遅延回路本体３１は入力部３２．出力部３３を有
する。遅延回路本体３１は次のような２段の構成となる
。第１段のＰチャンネルトランジスタロ１．Ｑ２は、ト
ランジスタＱ、のドレインをトランジスタＱ２のソース
に、トランジスタＱ１のソースを電源＋ｖｃｃに、トラ
ンジスタＱ２のドレインを中間出力３４に接続される。
りロック駆動形インバータのブロック図および回路図で
ある。遅延回路本体３１は入力部３２．出力部３３を有
する。遅延回路本体３１は次のような２段の構成となる
。第１段のＰチャンネルトランジスタロ１．Ｑ２は、ト
ランジスタＱ、のドレインをトランジスタＱ２のソース
に、トランジスタＱ１のソースを電源＋ｖｃｃに、トラ
ンジスタＱ２のドレインを中間出力３４に接続される。
ＮチャンネルトランジスタＱ３．Ｑ４は、トランジスタ
Ｑ３のソースをトランジスタＱ４のドレインに、トラン
ジスタＱ３のドレインを中間出力３４に、トランジスタ
Ｑ４のソースを接地レベルに接続される。トランジスタ
Ｑ、Ｑ４のゲートは入力部３２に、トランジスタＱ２の
ゲートはクロック反転入力φ１に、トランジスタＱ３の
ゲートはクロック人力φ１に接続される。第２段のＰチ
ャンネルトランジスタＱ５．Ｑ６は、トランジスタＱ５
のドレインをトランジスタＱ６のソースに、トランジス
タＱ５のソースを電源＋■ｃｏに、トランジスタＱ６の
ドレインを出力部３３に接続される。Ｎチャンネルトラ
ンジスタＱ７．Ｑ８は、トランジスタＱ７のソースをト
ランジスタＱ８のドレインに、トランジスタＱ７のドレ
インを出力部３３に、トランジスタＱ８のソースを接地
レベルに接続される。またトランジスタＱ５．Ｑ８のゲ
ートは中間出力３４に、トランジスタＱ６のゲートはク
ロック反転入力φ２に、トランジスタＱ７のゲートはク
ロック人力φ２に接続される。
Ｑ３のソースをトランジスタＱ４のドレインに、トラン
ジスタＱ３のドレインを中間出力３４に、トランジスタ
Ｑ４のソースを接地レベルに接続される。トランジスタ
Ｑ、Ｑ４のゲートは入力部３２に、トランジスタＱ２の
ゲートはクロック反転入力φ１に、トランジスタＱ３の
ゲートはクロック人力φ１に接続される。第２段のＰチ
ャンネルトランジスタＱ５．Ｑ６は、トランジスタＱ５
のドレインをトランジスタＱ６のソースに、トランジス
タＱ５のソースを電源＋■ｃｏに、トランジスタＱ６の
ドレインを出力部３３に接続される。Ｎチャンネルトラ
ンジスタＱ７．Ｑ８は、トランジスタＱ７のソースをト
ランジスタＱ８のドレインに、トランジスタＱ７のドレ
インを出力部３３に、トランジスタＱ８のソースを接地
レベルに接続される。またトランジスタＱ５．Ｑ８のゲ
ートは中間出力３４に、トランジスタＱ６のゲートはク
ロック反転入力φ２に、トランジスタＱ７のゲートはク
ロック人力φ２に接続される。
第４図はりＯツク人力φ１．φ２．入力部３２の入力パ
ルス、中間出力３４．出力部３３の出力パルスのようす
を示したタイミングチャートである。り０ツク入力φ１
．φ２は、入力パルスより周波数の高いクロック信号で
あり、同じ周期ｔＣと異なる位相を持つ。入力パルスの
立ち上り、立ち下りのタイミングはクロック入力φ２に
同期しており、振幅の“Ｈ″レベル電位電源電圧＋Ｖｃ
ｃ争 “Ｌ″レベル電位接地レベルＯ■である。
ルス、中間出力３４．出力部３３の出力パルスのようす
を示したタイミングチャートである。り０ツク入力φ１
．φ２は、入力パルスより周波数の高いクロック信号で
あり、同じ周期ｔＣと異なる位相を持つ。入力パルスの
立ち上り、立ち下りのタイミングはクロック入力φ２に
同期しており、振幅の“Ｈ″レベル電位電源電圧＋Ｖｃ
ｃ争 “Ｌ″レベル電位接地レベルＯ■である。
時刻Ｔ０は、入力パルスが立ち上るタイミング。
時刻Ｔ１は入力パルス立ち上り後、クロック入力φ１が
立ち上る最初のタイミング、時刻Ｔ２は入力パルス立ち
上り後、クロック人力φ２が立ち上る最初のタイミング
、時刻Ｔ３は入力パルスが立ち下るタイミング、時刻Ｔ
４は入力パルス立ち下り後、クロック人力φ１が立ち上
る最初のタイミング、時刻Ｔ５は入力パルス立ち下り後
、クロック入力φ２が立ち上る最初のタイミングである
。
立ち上る最初のタイミング、時刻Ｔ２は入力パルス立ち
上り後、クロック人力φ２が立ち上る最初のタイミング
、時刻Ｔ３は入力パルスが立ち下るタイミング、時刻Ｔ
４は入力パルス立ち下り後、クロック人力φ１が立ち上
る最初のタイミング、時刻Ｔ５は入力パルス立ち下り後
、クロック入力φ２が立ち上る最初のタイミングである
。
いま、ｔ＜Ｔｏにおいて中間出力３４は電源電圧＋Ｖ
とする。時刻Ｔ０において、入力パルスＣ が立ち上りトランジスタＱ４が導通状態となるが、トラ
ンジスタＱ１．Ｑ２．Ｑ３は非導通状態なので中間出力
３４は変化せず電源電圧＋■ｃｃを保つ。
とする。時刻Ｔ０において、入力パルスＣ が立ち上りトランジスタＱ４が導通状態となるが、トラ
ンジスタＱ１．Ｑ２．Ｑ３は非導通状態なので中間出力
３４は変化せず電源電圧＋■ｃｃを保つ。
時刻■ において、クロック人力φ１が立ち上る。
これに応答してトランジスタＱ２．Ｑ３が導通状態とな
り、すでに導通状態になっているトランジスタＱ４を介
して中間出力３４は接地レベルに接続される。この時点
で中間出力３４は変化しＯＶになる。
り、すでに導通状態になっているトランジスタＱ４を介
して中間出力３４は接地レベルに接続される。この時点
で中間出力３４は変化しＯＶになる。
次に出力部３３は、ｔ＜Ｔ１においてＯｖとする。時刻
Ｔ１において、中間出力３４が立ち下りトランジスタＱ
５が導通状態となるが、トランジスタＱ６．ｏ７．Ｑ８
は非導通状態なので出力部３３は変化せず０■を保つ。
Ｔ１において、中間出力３４が立ち下りトランジスタＱ
５が導通状態となるが、トランジスタＱ６．ｏ７．Ｑ８
は非導通状態なので出力部３３は変化せず０■を保つ。
時刻Ｔ２においてクロック人力φ２が立ち上る。これに
応答してトランジスタＱ、Ｑ、が導通状態となり、すで
に導通状態になっているトランジスタＱ５を介して、出
力部３３は電源電圧＋■ｏｏに接続される。この時点で
出力部３３は変化し電源電圧＋ｖｏｏになる。
応答してトランジスタＱ、Ｑ、が導通状態となり、すで
に導通状態になっているトランジスタＱ５を介して、出
力部３３は電源電圧＋■ｏｏに接続される。この時点で
出力部３３は変化し電源電圧＋ｖｏｏになる。
以後、入力部３２．中間出力３４．出力部３３はこの状
態を保つ。入力パルスが立ち上る時刻Ｔ。
態を保つ。入力パルスが立ち上る時刻Ｔ。
から出力パルスが立ち上る時刻Ｔ２までは、クロック入
力φ２の周期ｔＣだけ時間が経過する。立ち下り時も同
様の動作となり、入力パルスが立ち下る時刻Ｔ３から時
間ｔｃだけ経過した後、時刻Ｔ５において出力パルスが
立ち下る。このようにして、遅延時間ｔＣの遅延回路を
実現している。
力φ２の周期ｔＣだけ時間が経過する。立ち下り時も同
様の動作となり、入力パルスが立ち下る時刻Ｔ３から時
間ｔｃだけ経過した後、時刻Ｔ５において出力パルスが
立ち下る。このようにして、遅延時間ｔＣの遅延回路を
実現している。
一つの半導体集積回路上にＤ／Ａコンバータが構成され
ている場合、Ｐ Ｗ Ｍ ＩＩＩ １１１回路と出力バ
ツフ７の間に上記のような遅延回路を設け、同期して生
成されるデジタル信号の立ち上り、立ち下りのタイミン
グをずらすことにより、Ｄ／Ａコンバータから発生する
高調波ノイズをおさえることができる。
ている場合、Ｐ Ｗ Ｍ ＩＩＩ １１１回路と出力バ
ツフ７の間に上記のような遅延回路を設け、同期して生
成されるデジタル信号の立ち上り、立ち下りのタイミン
グをずらすことにより、Ｄ／Ａコンバータから発生する
高調波ノイズをおさえることができる。
一般に、同期して生成される複数のデジタル信号を伝送
する回路を有する半導体集積回路に、上記のような遅延
回路を付加することにより、半導体素子各部および出力
ボート部に接続される伝送線路から発生するデジタル信
号による高調波ノイズを低減することができる。また、
パルスの立ち上り、立ち下りのタイミングをずらすこと
により、電源変動を小さくすることができる。
する回路を有する半導体集積回路に、上記のような遅延
回路を付加することにより、半導体素子各部および出力
ボート部に接続される伝送線路から発生するデジタル信
号による高調波ノイズを低減することができる。また、
パルスの立ち上り、立ち下りのタイミングをずらすこと
により、電源変動を小さくすることができる。
なお、付加する遅延回路については、上記以外の回路で
も同様の効果が得られることは勿論である。
も同様の効果が得られることは勿論である。
以上のようにこの発明によれば、複数の同期デジタル信
号の伝送タイミングをずらせる手段を半導体集積回路に
設けたので、パルスの立ち上り。
号の伝送タイミングをずらせる手段を半導体集積回路に
設けたので、パルスの立ち上り。
立ち下り時に発生する高調波ノイズを低減した半導体集
積回路を得ることができる。
積回路を得ることができる。
第１図はこの発明の一実施例であるＤ／Ａコンバータの
ブロック図、第２図は第１図に示すＤ／Ａコンバータの
出力を示すタイミングチャート、第３図（ａ）、 （ｂ
）はそれぞれ遅延回路の一例を示すブロック図及び回路
図、第４図は第３図に示す遅延回路の動作を示すタイミ
ングチャート、第５図は従来のＤ／Ａコンバータのブロ
ック図、第６図は第５図に示すＤ／Ａコンバータの出力
を示すタイミングチャートである。 図において、２２．２３．２４．２５は遅延回路を示す
。 なお、各図中同一符号は同一または相当部分を示す。
ブロック図、第２図は第１図に示すＤ／Ａコンバータの
出力を示すタイミングチャート、第３図（ａ）、 （ｂ
）はそれぞれ遅延回路の一例を示すブロック図及び回路
図、第４図は第３図に示す遅延回路の動作を示すタイミ
ングチャート、第５図は従来のＤ／Ａコンバータのブロ
ック図、第６図は第５図に示すＤ／Ａコンバータの出力
を示すタイミングチャートである。 図において、２２．２３．２４．２５は遅延回路を示す
。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）複数の周期デジタル信号を生成する回路と、前記
複数の同期デジタル信号の伝送タイミングをずらせる手
段とを備えた半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045113A JP2641890B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63045113A JP2641890B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01220555A true JPH01220555A (ja) | 1989-09-04 |
| JP2641890B2 JP2641890B2 (ja) | 1997-08-20 |
Family
ID=12710209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63045113A Expired - Fee Related JP2641890B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641890B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297691A (ja) * | 1994-04-26 | 1995-11-10 | Internatl Business Mach Corp <Ibm> | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| JP2010213272A (ja) * | 2009-03-06 | 2010-09-24 | Robert Bosch Gmbh | 電流信号を受け取る受信装置、受信装置を備えた回路装置、及びバスシステムを介して電流信号を伝送する方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154959A (en) * | 1981-03-19 | 1982-09-24 | Fujitsu Ltd | Microprocessor device |
-
1988
- 1988-02-26 JP JP63045113A patent/JP2641890B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57154959A (en) * | 1981-03-19 | 1982-09-24 | Fujitsu Ltd | Microprocessor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297691A (ja) * | 1994-04-26 | 1995-11-10 | Internatl Business Mach Corp <Ibm> | 遅延発生装置、デ−タ処理システム及びデ−タ伝送システム |
| JP2010213272A (ja) * | 2009-03-06 | 2010-09-24 | Robert Bosch Gmbh | 電流信号を受け取る受信装置、受信装置を備えた回路装置、及びバスシステムを介して電流信号を伝送する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641890B2 (ja) | 1997-08-20 |
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