JP3038959B2 - 音声信号処理用集積回路 - Google Patents
音声信号処理用集積回路Info
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- JP3038959B2 JP3038959B2 JP3068202A JP6820291A JP3038959B2 JP 3038959 B2 JP3038959 B2 JP 3038959B2 JP 3068202 A JP3068202 A JP 3068202A JP 6820291 A JP6820291 A JP 6820291A JP 3038959 B2 JP3038959 B2 JP 3038959B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- audio signal
- integrated circuit
- signal processing
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明は音声信号処理用集積回路
に関し、特に異なるサンプリング周波数を基準とする入
力信号を処理し、さらに異なる基準クロック周波数を要
すディジタルフィルター乃至ディジタルアナログ変換器
に対し基準クロックを供給する音声信号処理用集積回路
に関する。
に関し、特に異なるサンプリング周波数を基準とする入
力信号を処理し、さらに異なる基準クロック周波数を要
すディジタルフィルター乃至ディジタルアナログ変換器
に対し基準クロックを供給する音声信号処理用集積回路
に関する。
【０００２】
【従来の技術】従来例を図４に示す。本例は図３に示す
各モードを有す衛生放送信号処理用集積回路の一例であ
る。図３において、Ａモード，Ｂモードとは放送信号に
おける２つのモードであり、Ａモードはサンプリング周
波数約３２ＫＨｚを基準とし、Ｂモードは同じく約４８
ＫＨｚを基準としたディジタル音声信号である。一方、
図３のＣＫＯＴは外部に接続されるディジタルフィルタ
ー乃至ディジタルアナログ変換器の基準クロック用出力
であり、接続されるディジタルフィルター乃至ディジタ
ルアナログ変換器の種類に応じ、３８４ｆｓ，５１２ｆ
ｓ，７６８ｆｓ（ｆｓ＝サンプリング周波数）等が代表
的である。
各モードを有す衛生放送信号処理用集積回路の一例であ
る。図３において、Ａモード，Ｂモードとは放送信号に
おける２つのモードであり、Ａモードはサンプリング周
波数約３２ＫＨｚを基準とし、Ｂモードは同じく約４８
ＫＨｚを基準としたディジタル音声信号である。一方、
図３のＣＫＯＴは外部に接続されるディジタルフィルタ
ー乃至ディジタルアナログ変換器の基準クロック用出力
であり、接続されるディジタルフィルター乃至ディジタ
ルアナログ変換器の種類に応じ、３８４ｆｓ，５１２ｆ
ｓ，７６８ｆｓ（ｆｓ＝サンプリング周波数）等が代表
的である。
【０００３】図４に示す従来例では、端子ＣＫＩＮより
入力される３６ＭＨｚのクロック入力を図３の各状態に
応じ分周・選択出力する分周器１〜３および選択器１〜
３を有し、さらに内部システムクロック生成・出力用分
周器４を有している。これによりＣＫＩＮより入力され
るクロック入力を図３の各状態に応じ分周し、端子ＣＫ
ＯＴより出力し内部システムクロック１２ＭＨｚを端子
ＣＬＫＳより出力する。
入力される３６ＭＨｚのクロック入力を図３の各状態に
応じ分周・選択出力する分周器１〜３および選択器１〜
３を有し、さらに内部システムクロック生成・出力用分
周器４を有している。これによりＣＫＩＮより入力され
るクロック入力を図３の各状態に応じ分周し、端子ＣＫ
ＯＴより出力し内部システムクロック１２ＭＨｚを端子
ＣＬＫＳより出力する。
【０００４】
【発明が解決しようとする課題】上述した従来の音声信
号処理用集積回路では、同一電源・ＧＮＤ布線からなる
ブロック内に異なる２つ以上のクロックを生成・出力す
るため、クロック間の干渉を生じ、結果として干渉を受
けたクロックにより動作するディジタルフィルター乃至
ディジタルアナログ変換器のＳ／Ｎおよびひずみ率を悪
化する要因となっていた。特に７６８ｆｓを基準とする
言わゆる１ｂｉｔディジタルアナログ変換器では、この
基準クロックの周期変動が０．５ｎｓｅｃ程度でＳ／Ｎ
を約６ｄＢ悪化させるというような問題点があった。
号処理用集積回路では、同一電源・ＧＮＤ布線からなる
ブロック内に異なる２つ以上のクロックを生成・出力す
るため、クロック間の干渉を生じ、結果として干渉を受
けたクロックにより動作するディジタルフィルター乃至
ディジタルアナログ変換器のＳ／Ｎおよびひずみ率を悪
化する要因となっていた。特に７６８ｆｓを基準とする
言わゆる１ｂｉｔディジタルアナログ変換器では、この
基準クロックの周期変動が０．５ｎｓｅｃ程度でＳ／Ｎ
を約６ｄＢ悪化させるというような問題点があった。
【０００５】この周期変動の様子を図５に示す。図５で
は外部基準クロックＣＫＯＴが３６ＭＨｚ（７６８ｆ
ｓ）であるが、内部システムクロック１２ＭＨｚの立下
り時に生ずる貫通電流・出力電流により共通電源・ＧＮ
Ｄ布線インピーダンスに雑音電圧が発生しＣＫＯＴ出力
回路のスレッショールド電位が変動し結果として図５
（ｉｖ）に示す周期変動を生ずる。
は外部基準クロックＣＫＯＴが３６ＭＨｚ（７６８ｆ
ｓ）であるが、内部システムクロック１２ＭＨｚの立下
り時に生ずる貫通電流・出力電流により共通電源・ＧＮ
Ｄ布線インピーダンスに雑音電圧が発生しＣＫＯＴ出力
回路のスレッショールド電位が変動し結果として図５
（ｉｖ）に示す周期変動を生ずる。
【０００６】本発明の目的は、Ｓ／Ｎおよびひずみ率の
改善がはかれる音声信号処理用集積回路を提供すること
にある。
改善がはかれる音声信号処理用集積回路を提供すること
にある。
【０００７】
【課題を解決するための手段】本発明の音声信号処理用
集積回路は、外部基準クロック信号を入力し、このクロ
ック信号を分周して内部の論理動作の基準となる内部シ
ステムクロックを生成・出力する分周器と、外部に接続
するディジタルフィルター乃至ディジタルアナログ変換
器の基準クロック周波数と、入力されるディジタル音声
データのサンプリング周波数に応じ前記外部基準クロッ
ク信号の分周比を決定する分周器と選択器を有し、この
選択器の出力を前述の外部に接続されるディジタルフィ
ルター乃至はディジタルアナログ変換器の外部基準クロ
ックとして出力する手段を具備してなる音声信号処理用
集積回路において、前記内部システムクロック生成出力
用分周器と前記外部基準クロックを出力する選択器の電
源・ＧＮＤをおのおの独立分離して構成している。
集積回路は、外部基準クロック信号を入力し、このクロ
ック信号を分周して内部の論理動作の基準となる内部シ
ステムクロックを生成・出力する分周器と、外部に接続
するディジタルフィルター乃至ディジタルアナログ変換
器の基準クロック周波数と、入力されるディジタル音声
データのサンプリング周波数に応じ前記外部基準クロッ
ク信号の分周比を決定する分周器と選択器を有し、この
選択器の出力を前述の外部に接続されるディジタルフィ
ルター乃至はディジタルアナログ変換器の外部基準クロ
ックとして出力する手段を具備してなる音声信号処理用
集積回路において、前記内部システムクロック生成出力
用分周器と前記外部基準クロックを出力する選択器の電
源・ＧＮＤをおのおの独立分離して構成している。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図、図２は図１
に示す実施例を半導体チップ上に配置したレイアウト図
である。図１において、入力クロック端子ＣＫＩＮから
入力された３６ＭＨｚのクロックを分周器４により３分
周し、端子ＣＬＫＳより１２ＭＨｚの内部システムクロ
ックを半導体チップ上の各ブロックに供給する。
る。図１は本発明の一実施例のブロック図、図２は図１
に示す実施例を半導体チップ上に配置したレイアウト図
である。図１において、入力クロック端子ＣＫＩＮから
入力された３６ＭＨｚのクロックを分周器４により３分
周し、端子ＣＬＫＳより１２ＭＨｚの内部システムクロ
ックを半導体チップ上の各ブロックに供給する。
【０００９】一方、ＣＫＩＮから入力された３６ＭＨｚ
のクロックを図３に示すＢモードで且つ状態Ｃの時は、
セレクター４を通し出力端子ＣＫＯＴより出力し外部デ
ィジタルフィルター乃至ディジタルアナログ変換器の基
準クロックとする。さらに、図３に示すＢモードで且つ
状態Ｃ以外の状態では、分周器１〜３，セレクター１〜
３を通し各々の状態に対応したクロックを端子ＣＫＯＴ
より出力する。この時セレクター４をブロックＣＬＯＣ
Ｋ１に分周器１〜４，セレクター１〜３をブロックＣＬ
ＯＣＫ２に配し、ブロックＣＬＯＣＫ１とＣＬＯＣＫ２
の電源・ＧＮＤを独立分離させる。
のクロックを図３に示すＢモードで且つ状態Ｃの時は、
セレクター４を通し出力端子ＣＫＯＴより出力し外部デ
ィジタルフィルター乃至ディジタルアナログ変換器の基
準クロックとする。さらに、図３に示すＢモードで且つ
状態Ｃ以外の状態では、分周器１〜３，セレクター１〜
３を通し各々の状態に対応したクロックを端子ＣＫＯＴ
より出力する。この時セレクター４をブロックＣＬＯＣ
Ｋ１に分周器１〜４，セレクター１〜３をブロックＣＬ
ＯＣＫ２に配し、ブロックＣＬＯＣＫ１とＣＬＯＣＫ２
の電源・ＧＮＤを独立分離させる。
【００１０】これらのブロックＣＬＯＣＫ１，ＣＬＯＣ
Ｋ２を図に示す様に各々周辺ブロック，内部ロジックに
配しブロックＣＬＯＣＫ１の電源・ＧＮＤラインをパッ
ドより最短距離となる様レイアウトする事により図３に
示すＢモードで且つ状態Ｃの時には、内部システムクロ
ック等内部ロジック部から発生するノイズによる影響を
受ける事がない。従って、周期変動の無い外部基準クロ
ックを外部のディジタルフィルター乃至ディジタルアナ
ログ変換器に供給可能な音声信号処理用集積回路を実現
している。
Ｋ２を図に示す様に各々周辺ブロック，内部ロジックに
配しブロックＣＬＯＣＫ１の電源・ＧＮＤラインをパッ
ドより最短距離となる様レイアウトする事により図３に
示すＢモードで且つ状態Ｃの時には、内部システムクロ
ック等内部ロジック部から発生するノイズによる影響を
受ける事がない。従って、周期変動の無い外部基準クロ
ックを外部のディジタルフィルター乃至ディジタルアナ
ログ変換器に供給可能な音声信号処理用集積回路を実現
している。
【００１１】いま、内部システムクロック生成後内部の
各ブロックにクロックを供給するクロックドライブ用イ
ンバータの入力電圧をＶIN，Ｎチャンネル・Ｐチャンネ
ルトランジスターのしきい値電圧を各々ＶIN，ＶTP，電
源電圧をＶDDとした場合にＶTN≦ＶIN≦ＶDD−｜ＶTP｜
の範囲で貫通電流ＩT が流れその値は次式で表わされ
る。
各ブロックにクロックを供給するクロックドライブ用イ
ンバータの入力電圧をＶIN，Ｎチャンネル・Ｐチャンネ
ルトランジスターのしきい値電圧を各々ＶIN，ＶTP，電
源電圧をＶDDとした場合にＶTN≦ＶIN≦ＶDD−｜ＶTP｜
の範囲で貫通電流ＩT が流れその値は次式で表わされ
る。
【００１２】
【００１３】ここで、ＷN ,P，ＬN,P は各トランジスタ
の各々ゲート幅，ゲート長を示し、εOX，ｔOXは各々ゲ
ート酸化膜誘電率，酸化膜厚誘電率を示し、μN,P はキ
ャリア移動度、ＶT はインバータのしきい値電圧を示
す。
の各々ゲート幅，ゲート長を示し、εOX，ｔOXは各々ゲ
ート酸化膜誘電率，酸化膜厚誘電率を示し、μN,P はキ
ャリア移動度、ＶT はインバータのしきい値電圧を示
す。
【００１４】（１），（２）式で表わされる貫通電流Ｉ
t に電源・ＧＮＤ布線インピーダンスを乗じた値が雑音
電圧となり、前記インバータのしきい値電圧Ｖt を相対
的に変動させるためクロックのオン・オフタイミングが
変動し、クロックの周期変動となる。この電源・ＧＮＤ
布線インピーダンスは半導体チップサイズ等にも影響さ
れるが通常数〜数ｔΩとなる。
t に電源・ＧＮＤ布線インピーダンスを乗じた値が雑音
電圧となり、前記インバータのしきい値電圧Ｖt を相対
的に変動させるためクロックのオン・オフタイミングが
変動し、クロックの周期変動となる。この電源・ＧＮＤ
布線インピーダンスは半導体チップサイズ等にも影響さ
れるが通常数〜数ｔΩとなる。
【００１５】一方、本発明による場合、外部基準クロッ
ク生成出力回路を周辺ブロックに配置するためこの場合
電源・ＧＮＤインピーダンスは１Ω以下にする事が可能
であり、クロックの周期変動も１／１０程度改善でき、
Ｓ／Ｎを１００ｄＢ以上に確保しようとする場合、その
効果は極めて大きいものとなる。
ク生成出力回路を周辺ブロックに配置するためこの場合
電源・ＧＮＤインピーダンスは１Ω以下にする事が可能
であり、クロックの周期変動も１／１０程度改善でき、
Ｓ／Ｎを１００ｄＢ以上に確保しようとする場合、その
効果は極めて大きいものとなる。
【００１６】
【発明の効果】以上説明したように本発明は、異なる基
準クロックを出力するクロック生成・出力回路におい
て、特にクロック周期変動に対し感度の高い状態（前述
の例ではＢモードで且つ状態Ｃの時）における基準クロ
ックを生成・出力する回路と、他のクロック生成・出力
回路ブロックとの電源・ＧＮＤを独立分離し、貫通電流
・出力電流等によって生ずるノイズの干渉を防止し結果
として周期変動の少ないクロックを外部ディジタルフィ
ルター乃至ディジタルアナログ変換器に供給し、Ｓ／Ｎ
およびひずみ率の改善をはかるものである。
準クロックを出力するクロック生成・出力回路におい
て、特にクロック周期変動に対し感度の高い状態（前述
の例ではＢモードで且つ状態Ｃの時）における基準クロ
ックを生成・出力する回路と、他のクロック生成・出力
回路ブロックとの電源・ＧＮＤを独立分離し、貫通電流
・出力電流等によって生ずるノイズの干渉を防止し結果
として周期変動の少ないクロックを外部ディジタルフィ
ルター乃至ディジタルアナログ変換器に供給し、Ｓ／Ｎ
およびひずみ率の改善をはかるものである。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した実施例の半導体チップ上のレイア
ウト例を示す図である。
ウト例を示す図である。
【図３】信号処理モードと信号の関係を示す図である。
【図４】従来例を示すブロック図である。
【図５】外部基準クロックに生ずる周期変動を示す信号
波形図である。
波形図である。
ＣＬＯＣＫ１，ＣＬＯＣＫ２ ブロック ＣＫＯＴ 出力端子 ＣＫＩＮ 入力端子
Claims (1)
- 【請求項１】 入力クロック信号を分周して内部の論理
動作の基準となる内部のシステムクロックを生成する分
周器と、基準クロック周波数および入力音声信号のサン
プリング周波数に応じ前記入力クロック信号の分周比を
決定する選択器と、前記選択器の出力を外部基準クロッ
ク信号として出力する手段を具備し、前記分周器と前記
選択器の電源線を独立分離したことを特徴とする音声信
号処理用集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068202A JP3038959B2 (ja) | 1991-04-01 | 1991-04-01 | 音声信号処理用集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068202A JP3038959B2 (ja) | 1991-04-01 | 1991-04-01 | 音声信号処理用集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04304047A JPH04304047A (ja) | 1992-10-27 |
| JP3038959B2 true JP3038959B2 (ja) | 2000-05-08 |
Family
ID=13366976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068202A Expired - Lifetime JP3038959B2 (ja) | 1991-04-01 | 1991-04-01 | 音声信号処理用集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038959B2 (ja) |
-
1991
- 1991-04-01 JP JP3068202A patent/JP3038959B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04304047A (ja) | 1992-10-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |