KR0150206B1 - 디지탈/아날로그 변환기 - Google Patents

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오가 노리오
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Abstract

내용 없음.

Description

디지탈/아날로그 변환기
제1도는 본원 발명이 적용되는 노이즈쉐이핑 1비트 D/A변환기의 전체의 블록도.
제2도는 다치레벨아날로그출력을 발생하기 위한 PWM형 D/A변환기의 구성을 나타내는 블록도.
제3도는 제2도의 동작을 설명하기 위한 파형도.
제4도는 출력버퍼부를 구성하는 CMOS인버터의 회로도.
제5도는 IC내의 저항의 온도특성을 나타내는 그래프.
제6도는 본원 발명의 D/A변환기의 일실시예를 나타내는 구조도.
제7도는 본원 발명의 인버터가 적용되는 출력부구성을 나타내는 블록도.
제8도는 제7도의 동작을 설명하기 위한 파형도.
제9도,제10도 및 제11도는 본원 발명의 D/A변환기의 다른 실시예를 나타내는 도면.
본원 발명은 LSI(large scale integrate circuit)에 관한 것이며, 특히 PCM데이터를 아날로그오디오신호로 변환하기 위한 LSI에 관한 것이다.
콤팩트디스크 등에 기록된 디지탈오디오신호를 아날로그오디오신호로 변환하는 경우, 디지탈/아날로그변환기(이하, D/A변환기라 함)을 사용한다. 종래의 이 D/A변환기는 소정비트(bit)수의 디지탈오디오신호를 부호-전압변환수단에 의해서 계단파(階段波)로 변환하고, 이 계단파를 로우패스필터에 공급함으로써 아날로그오디오신호를 얻고 있었다. 그런데, 부호-전압변환수단에 의해 변환된 계단파에는 각 스텝사이에 글리치(glitch)등으로 불리우는 노이즈가 발생하거나 변환수단의 변환정밀도에 기인하는 왜곡이 발생하여, 변환해서 얻어지는 아날로그오디오신호의 음질이 열화되는 결함이 있었다.
즉, 이 종래의 D/A변환기에 있어서 사용되는 가중회로는
(1)출력전압을 저항-용량의 분합 또는 전류가산으로 정하기 때문에, 저항-용량비의 불균일이 그대로 출력전압의 불균일이 된다. 일반적으로 LSI의 프로세스에서의 저항-용량의 불균일은 1-0.1%정도이므로, D/A변환기로서는 10-14비트 정밀도가 한계가 된다. 이 때문에, 통상 소자의 트리밍을 행하는데, 16비트정밀도의 D/A변환을 행하기 위해서는 상당히 고정밀도의 트리밍기술이 필요하게 되어 실현이 곤란해진다.
(2)또, 상술한 계단파를 형성하는 경우, 래치, 스위치의 개폐타이밍 엇갈림 등에 의해 글리치가 발생한다. 통상, 이 글리치는 디글리치회로에서 제거하나, 반면 이 디글리치회로, 스위칭정밀도, 드루프, 왜곡, 오버슈트 등에 의해 음질이 열화되는 결점이 있다.
근년, 이 종래의 D/A변환기의 결점을 제거하기 위해 노이즈쉐이핑방식과 1비트 D/A변환기의 조합방식이 개발되었다.
이 방식에는 필립스(Philips)사가 개발한 ΔΣ 방식이라든가 NTT사가 개발한 MASH(multi-stage noise shaping)방식 등 여러가지 방식이 제안되어 있으나, 전체구성은 제1도의 블록도에 나타낸 바와 같이 되어 있다. 즉, 입력단자(1)에 예들 들면 fs의 샘플링 레이트의 16비트의 디지탈오디오신호가 공급되고, 이 신호를 디지탈삽입필터(2)에 의해 32-256 fs의 레이트로 또한 노이즈쉐이핑된 1-4비트의 디지탈신호로 변환한다. 이 디지탈신호를 D/A변환기(3)에 의해 1-4비트정밀도로 변환한 후, 출력버퍼(4)를 통해서 로우패스필터(5)에 의해서 아날로그오디오신호를 출력단자(6)에 발생한다.
이 노이즈쉐이핑방식의 D/A변환기는 노이즈성분을 고주파영역에 분포시키는 쉐이핑을 행함으로써 SN비가 개량된 아날로그출력이 얻어지는 동시에 기본적으로 1비트의 D/A변환을 행하기 때문에 상술한 종래의 정밀도의 열화나 글리치의 발생문제가 야기되지 않는 이점이 있다.
또, 이 1-4비트의 디지탈신호를 레벨적으로는 2치이고, 출력의 아날로그신호로서는 다치(多値)의 레벨의 신호를 얻기 위한 방식으로서 PWM방식의 D/A변환기가 제안되어 있다.
이 구성을 제2도 및 제3도를 참조하여 설명한다.
제2도에 있어서 입력단자(7)에는 노이즈쉐이핑된 예를 들면 3비트의 디지탈신호가 공급되고, 이 신호가 ROM(8)에 공급되며, 이 ROM에 의해 시간방향으로 펄스폭이 변조된 펄스(제3도 B)가 얻어진다. 이 ROM출력은 D-FF(9)에서 입력단자(10)로부터 공급되는 수정(水晶)발진클록에 의해 샘플링되고, 이로 인해 지터성분이 흡수된다.
이 D-FF(9)의 출력이 CMOS인버터(11)를 통해서 로우패스필터(12)에 공급되고, 아날로그출력이 출력단자에 얻어진다.
예를 들면 입력단자(7)에 공급되는 디지탈신호가 그 레벨을 제3도 A에 표시한 바와 같이 1,2,3으로 변화했을 때의 동작을 설명한다.
이 디지탈신호가 ROM(8)에 공급되고, 그 출력에는 제3도 B에 도시한 바와 같이 펄스폭이 디지탈치에 비례하는 펄스 b가 얻어진다. 그리고, 이 펄스 b가 D-FF(9)에 의해 재샘플링되어서 CMOS인버터(11)의 출력에는 펄스b에 대해 소정의 위상의 펄스 c가 얻어진다.(제3도 C) 이 펄스 c가 로우패스필터에 의해서 평활되어 제3도 D에 도시한 바와 같은 서서히 레벨이 상승하는 전압파형의 출력 d이 출력단자(13)에 얻어진다.
인버터(11)의 출력은 전위적으로는 GND와 +Vdd의 2치밖에 출력하지 않으므로 다치의 아날로그출력이 얻어진다고는 하나, 기본적으로는 1비트의 D/A변환기라고 할 수 있다. 따라서, 기본적으로 상술한 종래의 가중회로등은 불필요하게 되고, 정밀도의 문제나 글리치의 문제가 없는 D/A변환을 실현할 수 있다.
그런데 이 PWM파를 출력하는 펄스밀도변조방식의 D/A변환기는 최종단계의 출력회로로서 출력버퍼를 설치할 필요가 있다. 이 출력버퍼회로는 예를 들면 제4도에 도시한 바와 같이 2개의 전계효과트랜지스터(21)(22)로 구성되며, 변환회로로부터의 PWM파가 공급되는 단자(23)를 각 전계효과트랜지스터(21) 및 (22)의 게이트에 접속하고 한쪽(P채널)의 전계효과트랜지스터(21)의 소스를 한쪽의 전원단자 VDD에 접속하며, 다른쪽(N채널)의 전계효과트랜지스터(22)의 소스를 다른쪽의 전원단자 Vss에 접속한다. 또, 양쪽의 전계효과트랜지스터(21) 및 (22)의 드레인을 출력단자(24)에 공통접속한다. 이와같이 구성되는 출력버퍼를 통해서 PWM파가 출력단자(24)로부터 출력된다.
이러한 구성의 출력버퍼회로는 P채널의 트랜지스터(21)와 N채널의 트랜지스터(22)의 온저항을 갖추지 않으면 출력신호의 SN비가 악화되는 결함이 있었다. 예를 들면 양 채널의 트랜지스터의 온저항이 같을 때는, 이 D/A변환기에서 출력되는 오디오신호의 SN비가 120dB 이상이 되어, 매우 SN비가 높은 양호한 오디오신호를 얻을 수 있으나, 온저항이 다르면 100dB - 80dB 정도로 저하되고 만다. 이 때문에, 예를 들면 P채널의 트랜지스터(21)의 드레인과 한쪽의 전원단자 VDD사이에 저항기를 삽입하여 온저항의 조정을 하는 것을 고려할 수 있다. 그런데, 온저항은 온도에 의한 변동이 심하여, 예를 들면 제5도에 도시한 바와 같이 25℃ 에서 75℃에의 50℃의 온도변화로 온저항이 10Ω 에서 11Ω으로 변화하고 10%정도 변동해 버린다. 이 때문에, 저항기에 의한 온저항의 조정으로는 온도변화분을 상쇄할 수가 없었다.
또, 제2도에 도시된 구성에서 ROM(8)의 출력은 상술한 바와 같이 PWM의 펄스가 되고 이 출력은 이미 아날로그화된 신호라고 할 수 있다. 따라서 이 출력이후의 D-FF(9) 및 인버터 (11)등은 아날로그신호처리부라고 할 수 있다. 한편, ROM(8)이나 제1도의 필터(2) 등은 어디까지나 디지탈신호를 취급하는 디지탈신호처리부이고, 통상 이들 구성이 1칩의 LSI로 형성되도록 되어 왔다.
그런데, 이와 같이 동일칩내에 복수의 신호처리부가 형성되어 있는 경우, 한쪽의 신호처리부가 다른쪽의 신호처리부에 악영향을 미치는 수가 있었다. 예를 들면 디지탈신호처리부와 아날로그신호처리부가 혼재하고 있는 경우, 디지탈신호처리부에서 취급하는 펄스성의 신호가 아날로그신호처리부내의 신호에 악영향을 미쳐, 아날로그신호처리부의 출력신호에 노이즈성분이 중첩되어 버리는 수가 있었다.
따라서, 본원 발명의 목적은 종래 기술의 상기 단점을 제거할 수 있는 D/A변환기를 제공하는데 있다.
본원 발명의 다른 목적은 출력버퍼의 온저항치를 조정함으로써 계량된 SN비로 PWM출력신호를 발생할 수 있는 D/A변환기를 제공하는데 있다.
본원 발명의 또다른 목적은 디지탈신호처리부의 아날로그신호처리부에 대한 영향을 제거할 수 있는 D/A변환기를 제공하는데 있다.
본원 발명에 의하면, 샘플링주파수 fs를 가진 원래의 디지탈신호를 공급받아 샘플링주파수 Nfs(N1)와 상기 원래의 디지탈신호보다 비트수가 작은 수정디지탈신호를 발생하기 위한 디지탈삽입필터수단과, 상기 수정디지탈신호를 공급받아 상기 수정디지탈신호에 대응하는 펄스폭을 가진 펄스신호를 발생하기 위한 펄스폭변조수단과, 상기 펄스폭변조수단의 출력을 공급받아 P채널 및 N채널트랜지스터로 이루어진 CMOS인버터회로를 가진 출력버퍼수단과, 상기 출력버퍼수단의 출력을 공급받는 로우패스필터수단으로 이루어지며, 상기 디지탈삽입필터수단, 상기 펄스폭변조수단 및 상기 출력버퍼수단은 집적회로로 형성되며, 상기 P채널 및 N채널트랜지스터 중 하나는 그 기판에 공급되는 전압을 제어하여 저항치를 조정하는 수단을 가지는 것을 특징으로 하는 디지탈/아날로그 변환기를 제공한다.
이하, 본원 발명의 D/A변환기에 사용되는 PWM파출력회로의 일실시예를 제6도-제8도를 참조하여 설명한다.
본 예는 LSI에 의해 구성되는 펄스밀도변조방식의 D/A변환기에 적용한 예를 나타내며 최종단계의 출력버퍼를 제6도에 도시한 바와 같이 구성한다. 즉 제6도에 있어서, (30)은 P형기판을 표시하며 이 P형기판(30)상에 소정의 회로가 구성된다. 그리고, 이 P형기판(30)은 리드프레임측의 기준전압공급단자(41)에 기준이 되는 전압신호를 공급한다. 이 경우, 단자(41)에 공급하는 신호는 접지전위인 0V를 기준으로 하여 예를 들면 +0.5V ~ -3.0V의 범위에서 조정할 수 있는 가변전원 (도시하지 않음)으로부터의 전압신호로 한다.
그리고, 이 P형기판(30)의 표면에 출력버퍼로서 N형의 웰영역(31)과 N형영역(32) 및 (33)을 배설하고, 다시 이 웰영역(31)내에 P형영역(34)(35)를 배설한다. 그리고, P형영역(34) 및 (35)사이에 산화막을 통해서 전극(36)을 배치하는 동시에, N형영역 (32)(33)사이에 산화막을 통해서 전극(37)을 배설하고, 각 전극 (36)및 (37)로부터의 공통의 단자(42)를 인출한다.
이와같이 구성함으로써, 웰영역(31) 내의 P형영역(34) 및 (35)와 게이트전극(36)으로 P채널의 트랜지스터가 형성되고, N형영역(32) 및 (33)과 게이트전극(37)으로 N채널의 트랜지스터가 형성되며, 양 트랜지스터로 제4도와 마찬가지로 출력버퍼가 구성된다. 이 경우 N채널의 트랜지스터에는 단자(41)의 전위로 정해지는 기판전위를 백게이트바이어스로서 공급한다. 또 한쪽의 P형영역(34)와 웰영역(31)에 한쪽의 전원단자 VDD를 접속하고, 한쪽의 N형영역(32)에 다른쪽의 전원단자 Vss를 접속한다. 또한, 다른쪽의 P형영역(35)와 다른쪽의 N형영역(33)을 공통접속한다.
다음에, 이 출력버퍼의 접속상태를 제7도에 도시하면, D/A변환부로부터 PWM파가 공급되는 단자(51)를 제6도에 도시한 바와 같은 구성의 제1의 출력버퍼부(52)에 접속하는 동시에, 이 단자(51)를 인버터(53)를 통해서 제6도에 도시한 바와 같은 구성의 제2의 출력버퍼부(54)에 접속하고, PWM파를 각각 출력버퍼부 (52) 및 (54)로부터 출력시킨다. 그리고, 제1 및 제2의 출력버퍼부(52) 및 (54)의 출력신호를 각각 필터회로(55) 및 (56)을 통해서 감산기(57)의 +측입력단자 및 -측입력단자에 공급하고, 이 감산기(57)에서 감산처리된 신호를 출력단자(58)에 공급한다.
이러한 구성에 의한 출력동작을 설명하면, 인버터(53)를 배설하였기 때문에, 제1의 출력버퍼부(52)가 출력하는 PWM파를 제6도 A에 표시된 바와 같은 신호로 하면, 제2의 출력버퍼부(54)가 출력하는 PWM파는 반전된 제8도 B에 도시된 바와 같은 신호가 된다. 그러나, 이 각 PWM파출력을 감산기(57)에서 감산처리함으로써, 제8도 C에 도시된 바와 같이 쌍방의 PWM파출력의 파고치(波高値)를 가산한 PWM파가 단자(58)에 얻어진다.
이때, 본 예에 있어서는 각 출력버퍼의 N채널의 트랜지스터에 백게이트바이어스로서 기판전위를 공급하고 있으므로, 각 출력버퍼의 2개의 트랜지스터의 온저항을 갖출 수 있다. 즉, 단자(41)에 얻어지는 신호의 전압치를 상술한 범위로 변화시켜 기판전위를 조정함으로써, N채널 트랜지스터의 임계전압 Vth이 변화하여 온저항이 변화하고, N채널 트랜지스터의 온저항을 조정할 수 있다. 이 N채널트랜지스터의 온저항의 조정에 의해 출력버퍼를 구성하는 2개의 트랜지스터의 온저항을 동일하게 할 수 있다.
이와같이 온저항이 같아지면 각 출력버퍼를 구성하는 N채널트랜지스터와 P채널트랜지스터의 온도특성이 같아지며, 주위온도의 변동이 있어도 노이즈가 없는 양호한 PWM파를 출력하여 출력신호의 S/N비가 향상된다. 이 때문에, 출력되는 PWM파를 로우패스필터에 공급하여 아날로그오디오신호화함으로써, 예를 들면 120dB 이상의 매우 S/N비가 높은 양호한 오디오신호가 얻어진다.
또한, 본원 발명은 상술한 실시예에 한하지 않으며, 본원 발명의 요지를 일탈하지 않고, 기타 여러가지 구성을 취할 수 있는 것은 물론이다.
이 실시예에 의하면, 출력버퍼를 구성하는 2개의 트랜지스터의 온저항을 주위온도의 영향없이 용이하게 같게 할 수 있으며, 노이즈가 적은 양호한 PWM파가 출력되는 이익이 있다.
다음에 본원 발명의 D/A변환기를 구성하는 LSI의 접지방법에 대해 제9도-제11도를 참조하여 설명한다.
제9도에 있어서, (70)은 LSI를 표시하며, 이 LSI(70)는 접지된 리드프레임(61)상에 재치되고 1칩내에 디지탈신호를 아날로그신호로 변환하는 디지탈신호처리부(71) 예를 들면 제1도의 디지탈필터(2) 및 D/A변환기(3) 등과, 이 변환된 아날로그신호의 출력버퍼회로(제1도의 (4))인 아날로그신호처리부(72)를 좌우로 나누어 혼재시키고 있다. 그리고 양 신호처리부(71) 및 (72)의 경계부의 상면에 분리용 접지전극(73)을 배설한다. 이 접지전극(73)은 상면의 일단부에서 타단부까지 연속해서 형성하며, 예를 들면 폭 W을 50㎛로 설정한다. 그리고, 이 분리용 접지전극(73)을 리드프레임(61)상의 접지된 전극부(62a)와 리드선(63)에 의해 접속한다. 또, 디지탈신호처리부(71)와 아날로그신호처리부(72)에서 각각 독자적으로 접지전극(74) 및 (75)을 상면에 배설하고, 각 접지전극(74) 및 (75)를 리드프레임(61)상의 접지된 전극부(62b) 및 (62c)와 리드선(63)에 의해 접속한다. 이 경우, 분리용 접지전극(63)이 접지되는 전극부(62a)와 리드프레임(61)자체의 접지부는 공통접속해도 되나, 각 신호처리부(71) 및 (72)의 접지전극(74) 및 (75)와 접속된 전극부(62b) 및 (62c)와 전극부(62a)는 별개체로서 설치한다.
다음에, LSI(70)의 내부를 제10도에 도시한다. P형 반도체기판(70a)의 표면에 소정의 스위칭소자를 구성하는 N+형영역 및 N형의 웰영역을 배설하고, 좌우로 나누어서 디지탈신호처리부(71)의 회로와 아날로그신호처리부(72)의 회로를 구성한다. 그리고, 표면의 중앙부의 양신호처리부(71) 및 (72)의 경계부에는 반도체기판(70a)과 동일한 불순물에 의한 P+형의 분리용 접지전극이 설치되어 있으며, 디지탈신호처리부(71)의 접지전극 (74) 및 아날로그신호처리부(72)의 접지전극(75)이 각각 P+형영역으로서 배설되어 있다. 또, 디지탈신호처리부(71)의 한쪽의 전원단자 DVDD가 소정의 N형의 웰영역에서 인출되고, 다른쪽의 전원단자 DVSS가 소정의 N+형영역에서 인출된다. 또한, 아날로그신호처리부(72)의 한쪽의 전원단자 AVDD가 소정의 N형의 웰영역에서 인출되고, 다른쪽의 전원단자 AVSS가 소정의 N형의 웰영역에서 인출된다.
이와같이 되어 있으므로, 제11도에 도시한 바와 같이 디지탈신호처리부(71)내의 회로와 아날로그신호처리부(72) 내의 회로가 경계부에서 접지전위에 의해 차단된 상태로, 각각 따로 한쪽의 전원단자 DVDD또는 ADDD와 다른쪽의 전원단자 DVSS또는 AVSS가 접속되는 동시에, 각 신호처리부(71)(72)마다 따로 접지된다. 또, 각 신호처리부(71)(72) 내의 회로전류가 각 접지전극(74)(75)에는 흐르지 않는다.
이때문에, 전원신호가 각 신호처리부(71)(72)마다 따로 공급되고 양 신호처리부(71)(72)의 경계부의 접지전위에 의해 디지탈신호처리부(71)에서 발생되는 펄스성의 노이즈가 아날로그신호처리부(72)측에는 전달되지 않으므로 아날로그신호처리부(72)에서 출력되는 신호에 펄스성의 노이즈에 의한 요동이 발생하지 않는다. 따라서, 본 예의 LSI(70)에 의해 디지탈오디오신호를 변환하여 얻어지는 아날로그오디오신호는 노이즈가 없는 SN비가 계산된 양호한 오디오신호가 된다.
또한, 분리용 접지전극(73)의 폭 W은 상술한 실시예에서는 50㎛로 하였으나, 50㎛ 이상의 폭을 설정할 수 있을 때는 보다 넓은 폭으로 하는 편이 바람직하다. 또, 본원 발명은 상술한 실시예에 한하지 않으며, 본원 발명의 요지를 일탈하지 않고, 기타 여러가지 구성을 취할 수 있는 것은 물론이다.
본 실시예에 의하면 1칩내에 혼재하는 디지탈신호처리부와 아날로그 신호처리부가 간섭하지 않으며, 아날로그신호처리부에서 디지탈신호처리시에 발생하는 노이즈의 영향없이 양호한 신호처리를 행할 수 있고, 노이즈에 의한 요동이 없는 SN비가 좋은 양호한 신호가 출력되는 이익이 있다.

Claims (3)

  1. 샘플링주파수 fs를 가진 원래의 디지탈신호를 공급받아 샘플링주파수 Nfs(N1)와 상기 원래의 디지탈신호보다 비트수가 작은 수정디지탈신호를 발생하기 위한 디지탈삽입필터수단과, 상기 수정디지탈신호를 공급받아 상기 수정디지탈신호에 대응하는 펄스폭을 가진 펄스신호를 발생하기 위한 펄스폭변조수단과, 상기 펄스폭변조수단의 출력을 공급받아 P채널 및 N채널트랜지스터로 이루어진 CMOS인버터회로를 가진 출력버퍼수단과, 상기 출력버퍼수단의 출력을 공급받는 로우패스필터수단으로 이루어지며, 상기 디지탈삽입필터수단, 상기 펄스폭변조수단 및 상기 출력버퍼수단은 집적회로로 형성되며, 상기 P채널 및 N채널트랜지스터 중 하나는 그 기판에 공급되는 전압을 제어하여 저항치를 조정하는 수단을 가지는 것을 특징으로 하는 디지탈/아날로그 변환기.
  2. 제1항에 있어서, 상기 출력버퍼수단은 제1출력을 발생하는 제1CMOS인버터회로와, 제2출력을 발생하기 위하여 직렬로 접속된 제2 및 제3 CMOS인버터회로를 구비하며, 상기 로우패스필터수단은 상기 제1출력을 공급받는 제1로우패스필터와, 상기 제2출력을 공급받는 제2로우패스필터와, 상기 제1 및 제2로우패스필터의 출력을 공급받는 차동회로를 구비하는 것을 특징으로 하는 디지탈/아날로그 변환기.
  3. 제1항에 있어서, 상기 집적회로는 최소한 상기 디지탈삽입필터수단과 펄스폭변조수단을 포함하는 제1회로부를 접지하는 제1접지수단과, 최소한 상기 출력버퍼수단을 포함하는 제2회로부를 접지하는 제2접지수단과, 상기 제1 및 제2회로부의 경계부를 접지하는 제3접지수단을 포함하는 것을 특징으로 하는 디지탈/아날로그 변환기.
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