KR102422590B1 - 격리기 제품을 위한 수신기 중간 가변 이득 스테이지 - Google Patents
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Abstract
본 발명은 수신기 신호 경로에 관한 것으로, 이는 선택가능한 플랫 이득을 갖는 제 1 주파수 응답 및 입력 차동 노드들의 쌍 상에서 수신된 입력 차동 신호들의 쌍에 기초하여 증폭된 차동 신호들의 쌍을 제공하도록 구성된 프로그램가능한 평면 이득 스테이지를 포함한다. 상기 수신기 신호 경로는 제 1 통과 대역에서 반송 주파수 또는 그 근처에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 상기 증폭된 차동 신호들의 쌍에 기초하여 제 2 증폭된 차동 신호들의 쌍을 생성하도록 구성된 피킹 이득 스테이지로서, 상기 제 1 피크 이득은 상기 피킹 이득 스테이지의 제 1 차단 주파수 직전에 발생하는, 상기 피킹 이득 스테이지를 포함한다. 상기 프로그램가능한 플랫 이득 스테이지 및 상기 피킹 이득 스테이지는 가변 피킹 이득 스테이지로서 구성된다. 상기 선택가능한 플랫 이득은 상기 입력 차동 신호들의 쌍을 수신하는 수신기 경로의 사전결정된 전력 소비에 기초하여 선택적으로 프로그래밍된다.
Description
본 발명은 격리 기술에 관한 것으로, 특히 격리 장벽을 가로지르는 통신 채널을 포함하는 격리 제품에 관한 것이다.
일반적인 제어 용도에서, 프로세서 시스템은 부하 시스템을 제어하기 위한 하나 이상의 제어 신호들을 제공한다. 정상 작동 중에는, 프로세서 시스템의 전력 도메인과 부하 시스템의 전력 도메인 간에 큰 DC 또는 과도 전압 차가 존재할 수 있으므로, 프로세서 시스템과 부하 시스템 사이에 격리 장벽이 필요하다. 예를 들어, 하나의 도메인은 접지에 대해 수백 또는 수천 볼트만큼 스위칭되는 전압에서 접지될 수 있다. 다른 제어 용도들(예: 의료 용도들)에서 전력 도메인들 간의 예상 전압 차는 정상 작동에서 비교적 작지만 격리는 안전성을 증가시킨다.
따라서, 중간 시스템은 손상 전류들이 프로세서 시스템과 부하 시스템 사이에 흐르는 것을 방지하는 격리를 포함한다. 격리는 프로세서 시스템이 직접 전도 경로에 의해 부하에 결합되는 것을 방지하지만, 격리 채널은 광학(광-격리기), 용량성, 유도성(변환기들), 또는 전자기 기술들을 사용하여 두 시스템들 간의 통신을 가능하게 한다. 그러나, 이러한 통신은 격리 채널을 통해 전송되는 정보의 정확성을 방해할 수 있는 공통 모드 과도 이벤트들에 영향을 받기 쉽다. 또한, 격리 채널 통신은 상이한 전력 소비 사양들을 갖는 다양한 용도들에서 사용될 수 있다. 따라서, 선택가능한 전력 소비 및 공통 모드 과도들에 대한 내성을 갖는 격리 장벽을 통해 정보를 신뢰성있게 통신하는 격리 채널이 바람직하다.
본 발명의 적어도 하나의 실시형태에서, 수신기 신호 경로는 선택가능한 플랫 이득을 갖는 제 1 주파수 응답 및 입력 차동 노드들의 쌍 상에서 수신된 입력 차동 신호들의 쌍에 기초하여 증폭된 차동 신호들의 쌍을 제공하도록 구성된 프로그램가능한 평면 이득 스테이지를 포함한다. 상기 수신기 신호 경로는 제 1 통과 대역에서 반송 주파수 또는 그 근처에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 상기 증폭된 차동 신호들의 쌍에 기초하여 제 2 증폭된 차동 신호들의 쌍을 생성하도록 구성된 피킹 이득 스테이지를 포함한다. 상기 제 1 피크 이득은 상기 피킹 이득 스테이지의 제 1 차단 주파수 직전에 발생한다. 상기 프로그램가능한 플랫 이득 스테이지 및 상기 피킹 이득 스테이지는 가변 피킹 이득 스테이지로서 구성된다. 상기 선택가능한 플랫 이득은 상기 입력 차동 신호들의 쌍을 수신하는 수신기 경로의 사전결정된 전력 소비에 기초하여 선택적으로 프로그래밍된다.
본 발명의 적어도 하나의 실시형태에서, 신호를 수신하는 방법은 입력 차동 신호들의 쌍을 수신하는 단계를 포함한다. 이 방법은 사전결정된 플랫 이득을 갖는 제 1 주파수 응답에 따라 그리고 상기 입력 차동 신호들의 쌍에 기초하여 증폭된 차동 신호들의 쌍을 생성하는 단계를 포함한다. 본 발명은 제 1 통과 대역에서 반송 주파수 또는 그 근처에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 제 2 증폭된 차동 신호들의 쌍을 생성하는 단계를 포함한다. 상기 제 1 피크 이득은 상기 제 2 주파수 응답의 제 1 차단 주파수 직전에 발생하며 상기 증폭된 차동 신호들의 쌍에 기초한다. 상기 증폭된 차동 신호들의 쌍을 생성하는 단계는, 상기 입력 차동 신호들의 쌍에 기초하고 단위 전류의 제 1 프로그램가능한 정수 배를 사용하여 제 1 차동 신호들의 쌍을 생성하는 단계를 포함할 수 있다. 이 방법은 상기 입력 차동 신호들의 쌍을 수신하는 수신기 경로의 사전결정된 전력 소비를 선택하는 단계, 및 상기 사전결정된 전력 소비에 기초하여 상기 사전결정된 플랫 이득을 선택하는 단계를 더 포함할 수 있다.
본 발명의 적어도 하나의 실시형태에서, 수신기 신호 경로를 동작시키는 방법은 프로그램가능한 피킹 이득 스테이지를 위해 선택된 전력 소비 구성에 대응하도록 프로그램가능한 플랫 이득 스테이지의 이득을 선택적으로 구성하는 단계를 포함한다. 상기 프로그램가능한 플랫 이득 스테이지는 입력 차동 노드들의 쌍 상에서 수신된 차동 신호들의 수신된 쌍 및 프로그램가능한 플랫 이득을 갖는 제 1 주파수 응답에 기초하여 제 1 차동 노드들의 쌍 상에 증폭된 차동 신호들의 쌍을 제공하도록 구성된다. 이 방법은 상기 선택된 전력 소비 구성에 따라 상기 프로그램가능한 피킹 이득 스테이지를 선택적으로 구성하는 단계를 포함한다. 상기 프로그램가능한 피킹 이득 스테이지는 상기 프로그램가능한 플랫 이득 스테이지에 용량적으로 결합된다. 상기 프로그램가능한 피킹 이득 스테이지는 제 1 통과 대역에서 반송 주파수 또는 그 근처에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 상기 증폭된 차동 신호들의 쌍에 기초하여 제 2 차동 노드들의 쌍 상에 제 2 증폭된 차동 신호들의 쌍을 생성하도록 구성된다. 상기 제 1 피크 이득은 상기 프로그램가능한 피킹 이득 스테이지의 제 1 차단 주파수 직전에 발생한다.
첨부 도면들을 참조함으로써 당업자는 본 발명을 보다 잘 이해할 수 있고, 그의 수많은 목적들, 특징들, 및 장점들을 명백히 알 수 있다.
도 1은 격리기 제품을 포함하는 예시적인 제어 시스템의 기능 블록도를 도시한다.
도 2는 용량성 격리 장벽를 포함하는 예시적인 패키지형 격리기 제품의 단면도를 도시한다.
도 3은 예시적인 용량성 격리 채널에 대한 예시적인 파형들을 도시한다.
도 4는 예시적인 용량성 격리 채널에 대한 회로도를 도시한다.
도 5는 예시적인 격리기 제품 내 집적 회로 다이의 예시적인 수신기 신호 경로의 기능 블록도를 도시한다.
도 6은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 예시적인 수신기 신호 경로의 일부의 상세한 회로도를 도시한다.
도 7은 종래의 수신기 프론트 엔드의 종래의 제 1 피킹 이득 스테이지의 회로도를 도시한다.
도 8은 도 6의 예시적인 수신기 신호 경로의 종래의 제 2 피킹 이득 스테이지의 회로도를 도시한다.
도 9는 개별 피킹 이득 스테이지의 전달 함수를 도시한다.
도 10은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 제 1 피킹 이득 스테이지의 회로도를 도시한다.
도 10a는 격리기 제품의 적어도 하나의 실시예와 일치하는 도 10의 제 1 피킹 이득 스테이지의 예시적인 세그먼트화된 전류 미러의 회로도를 도시한다.
도 11은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 제 2 피킹 이득 스테이지의 회로도를 도시한다.
도 12는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 9 또는 도 10의 피킹 이득 스테이지에서 사용되는 선택적으로 구성가능한 저항의 회로도를 도시한다.
도 13은 개별 대역통과 이득 스테이지들 및 캐스케이드된 대역통과 이득 스테이지들의 전달 함수들의 부분들을 도시한다.
도 14는 풀 전력 모드에서의 피킹 이득 스테이지의 전달 함수 및 저 전력 모드에서의 피킹 이득 스테이지의 전달 함수를 도시한다.
도 15는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 프로그램가능한 이득 스테이지의 회로도를 도시한다.
도 16은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 용량성으로-결합된 피킹 이득 스테이지의 회로도를 도시한다.
도 17은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로와 함께 사용하기 위한 공통 모드 전압 발생기의 회로도를 도시한다.
도 18은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 고역 통과 필터의 출력부에서의 예시적인 차동 신호들의 쌍에 대한 파형들을 도시한다.
도 19는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 고역 통과 필터의 출력부에서의 예시적인 차동 신호들의 쌍을 복조하는 메커니즘에 대한 파형들을 도시한다.
도 20은 격리기 제품의 적어도 하나의 실시예와 일치하는, 예시적인 검출기 회로에 대한 파형들을 도시한다.
도 21은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 예시적인 복조기/검출기의 회로도를 도시한다.
도 22는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 고역-통과 필터 및 복조기/검출기의 회로도를 도시한다.
도 23은 격리기 제품의 적어도 일 실시예와 일치하는, 도 21 또는 도 24의 복조기/검출기와 함께 사용하기 위한 전류 출력 디지털-대-아날로그 변환기의 회로도를 도시한다.
도 24는 격리기 제품의 적어도 하나의 실시예와 일치하는 예시적인 제어 신호 생성기를 포함하는 도 5의 복조기/검출기의 회로도를 도시한다.
도 25는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 복조기/검출기와 함께 사용하기 위한 진폭 교정 회로의 회로도를 도시한다.
도 26은 격리기 제품의 적어도 하나의 실시예와 일치하는 격리기 제품의 반송 주파수를 스위핑하면서 도 25의 교정 회로의 예시적인 차동 입력 신호 및 단일-종단 출력 신호에 대한 파형들을 도시한다.
도 27은 격리기 제품의 적어도 하나의 실시예와 일치하는 격리기 제품의 다양한 반송 주파수들에 대한 진폭 교정 회로의 예시적인 단일-종단 출력 신호에 대한 파형들을 도시한다.
상이한 도면들에서 동일한 참조 부호들의 사용은 유사하거나 동일한 항목들을 나타낸다.
도 1은 격리기 제품을 포함하는 예시적인 제어 시스템의 기능 블록도를 도시한다.
도 2는 용량성 격리 장벽를 포함하는 예시적인 패키지형 격리기 제품의 단면도를 도시한다.
도 3은 예시적인 용량성 격리 채널에 대한 예시적인 파형들을 도시한다.
도 4는 예시적인 용량성 격리 채널에 대한 회로도를 도시한다.
도 5는 예시적인 격리기 제품 내 집적 회로 다이의 예시적인 수신기 신호 경로의 기능 블록도를 도시한다.
도 6은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 예시적인 수신기 신호 경로의 일부의 상세한 회로도를 도시한다.
도 7은 종래의 수신기 프론트 엔드의 종래의 제 1 피킹 이득 스테이지의 회로도를 도시한다.
도 8은 도 6의 예시적인 수신기 신호 경로의 종래의 제 2 피킹 이득 스테이지의 회로도를 도시한다.
도 9는 개별 피킹 이득 스테이지의 전달 함수를 도시한다.
도 10은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 제 1 피킹 이득 스테이지의 회로도를 도시한다.
도 10a는 격리기 제품의 적어도 하나의 실시예와 일치하는 도 10의 제 1 피킹 이득 스테이지의 예시적인 세그먼트화된 전류 미러의 회로도를 도시한다.
도 11은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 제 2 피킹 이득 스테이지의 회로도를 도시한다.
도 12는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 9 또는 도 10의 피킹 이득 스테이지에서 사용되는 선택적으로 구성가능한 저항의 회로도를 도시한다.
도 13은 개별 대역통과 이득 스테이지들 및 캐스케이드된 대역통과 이득 스테이지들의 전달 함수들의 부분들을 도시한다.
도 14는 풀 전력 모드에서의 피킹 이득 스테이지의 전달 함수 및 저 전력 모드에서의 피킹 이득 스테이지의 전달 함수를 도시한다.
도 15는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 프로그램가능한 이득 스테이지의 회로도를 도시한다.
도 16은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 용량성으로-결합된 피킹 이득 스테이지의 회로도를 도시한다.
도 17은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로와 함께 사용하기 위한 공통 모드 전압 발생기의 회로도를 도시한다.
도 18은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 고역 통과 필터의 출력부에서의 예시적인 차동 신호들의 쌍에 대한 파형들을 도시한다.
도 19는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 수신기 신호 경로의 고역 통과 필터의 출력부에서의 예시적인 차동 신호들의 쌍을 복조하는 메커니즘에 대한 파형들을 도시한다.
도 20은 격리기 제품의 적어도 하나의 실시예와 일치하는, 예시적인 검출기 회로에 대한 파형들을 도시한다.
도 21은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 6의 예시적인 복조기/검출기의 회로도를 도시한다.
도 22는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 고역-통과 필터 및 복조기/검출기의 회로도를 도시한다.
도 23은 격리기 제품의 적어도 일 실시예와 일치하는, 도 21 또는 도 24의 복조기/검출기와 함께 사용하기 위한 전류 출력 디지털-대-아날로그 변환기의 회로도를 도시한다.
도 24는 격리기 제품의 적어도 하나의 실시예와 일치하는 예시적인 제어 신호 생성기를 포함하는 도 5의 복조기/검출기의 회로도를 도시한다.
도 25는 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 복조기/검출기와 함께 사용하기 위한 진폭 교정 회로의 회로도를 도시한다.
도 26은 격리기 제품의 적어도 하나의 실시예와 일치하는 격리기 제품의 반송 주파수를 스위핑하면서 도 25의 교정 회로의 예시적인 차동 입력 신호 및 단일-종단 출력 신호에 대한 파형들을 도시한다.
도 27은 격리기 제품의 적어도 하나의 실시예와 일치하는 격리기 제품의 다양한 반송 주파수들에 대한 진폭 교정 회로의 예시적인 단일-종단 출력 신호에 대한 파형들을 도시한다.
상이한 도면들에서 동일한 참조 부호들의 사용은 유사하거나 동일한 항목들을 나타낸다.
도 1 및 도 2를 참조하면, 예시적인 제어 용도에서, 마이크로프로세서, 마이크로컨트롤러, 또는 다른 적절한 처리 장치일 수 있는 제어기(102)는 제 1 도메인(즉, VDD1을 포함하는 전압 도메인, 예를 들어 5 볼트(V))에서 작동하며, 격리기(104)를 사용하여 제 2 도메인(즉, VDD4를 포함하는 도메인, 예를 들어 150V)에서 작동하는 부하 시스템(110)과 통신한다. 격리기(104)는 시스템(100)의 제 1 측 상의 도메인, 예를 들어 VDD1(예를 들어, 10 볼트 미만) 및 VDD2(예를 들어, 10 볼트 미만)를 포함하는 제 1 도메인과 이에 연결된 장치들과 시스템(100)의 제 2 측 상의 도메인, 예를 들어, VDD3(예를 들어, 수십 볼트) 및 VDD4(예를 들어, 수백 볼트)를 포함하는 제 2 도메인과 이에 연결된 장치들 간의 격리를 유지한다. 예를 들어, 격리기(104)의 제 1 도메인과 제 2 도메인은 물리적으로 분리된 반면 격리기(104)는 제 1 도메인과 제 2 도메인 간의 신뢰할 수 있는 통신 채널을 제공한다. 격리기의 전압 정격은 격리기가 제 1 도메인의 제 1 접지와 제 2 도메인의 제 2 접지 사이에서 견뎌낼 수 있는 전압의 양을 의미한다.
격리 채널(120)은 제 1 도메인에서 제어기(102)로부터 수신된 신호가 격리 장벽을 가로질러 제 2 도메인의 부하(110)로 안전하게 통신하는 것을 용이하게 한다. 제 2 도메인은 제 1 도메인으로부터 수신된 신호에 기초하여 출력 제어 신호를 생성하고 부하(110)에 적합한 구동 신호를 제공하는 (예를 들어, 집적 회로 다이(108)에 포함된) 드라이버 회로를 포함한다. 격리기(104)의 예시적인 실시예에서, 집적 회로 다이(106)는 리드 프레임(lead frame)(107)에 부착되고 집적 회로 다이(108)는 리드 프레임(109)에 부착된다. 각각의 집적 회로 다이는 격리 채널(120)에 결합된 집적 회로 단자들을 포함하고 단일 장치로서 패키지된다. 일반적으로, 집적 회로 단자(예를 들어, 접촉 패드 또는 본드 패드)는 집적 회로 단자를 절연 층 아래의 집적 회로 다이 상의 회로로 전기적으로 결합시키는 전도성 비아들(vias)을 포함하는 절연 층 상의 하나 이상의 도체들(예를 들어, 금,은, 구리, 알루미늄, 폴리실리콘, 또는 이들의 조합)로부터 형성된다. 격리 채널(120)은 집적 회로 다이(106) 및 집적 회로 다이(108)를 걸친 제어기(102)로부터 부하(110)로의 신호의 안전한 통신을 가능하게 한다. 유사하게, 격리기(104)는 격리 채널(120)을 통해 부하(110)로부터 제어기(102)로 적어도 하나의 피드백 신호를 안전하게 제공할 수 있다.
시스템(100)의 적어도 하나의 실시예에서, 격리 채널(120)은 DC 신호들을 차단하고 AC 신호들만을 통과시킨다. 다른 적절한 격리 기술들이 사용될 수 있으나, 격리 채널(120)은 용량성 격리를 포함하는 것으로 기재된다. 커패시터(113) 및 커패시터(115)는 각각 집적 회로 다이(106) 및 집적 회로 다이(108)와 일체화될 수 있고, 본드 와이어(114)를 통해 서로 결합될 수 있다. 커패시터(113) 및 커패시터(115) 각각은 제 1 전도성 반도체 층(예를 들어, 금속-1)에 형성된 하단 플레이트, 제 1 전도성 반도체 층 위의 제 2 전도성 반도체 층(예를 들어, 금속 -7)에 형성된 상단 플레이트, 및 상단 및 하단 플레이트들 사이에 형성된 유전체 재료(예를 들어, 이산화 규소)를 포함할 수 있다.
예시적인 격리 채널(120)은, 다른 통신 프로토콜들이 사용될 수 있지만, 집적 회로 다이(106)와 집적 회로 다이(108) 간에 하나 이상의 디지털 신호들을 통신하기 위해 디지털 변조(예를 들어, 온-오프 키잉 변조)를 사용한다. 일반적으로, 온-오프 키잉 변조는 반송 주파수 또는 반송 주파수 fc(예: 300MHz ≤ fc ≤ 1GHz)를 갖는 발진 신호의 존재 또는 부재로서 디지털 데이터를 나타내는 진폭-변이 키잉 변조의 형태이다. 지정된 기간 동안의 반송파의 존재는 이진수 1을 나타내는 반면, 동일한 기간 동안의 그의 부재는 이진수 0을 나타낸다. 논리 '0' 상태는 제 1 도메인의 전력이 끊기고 장치가 그의 기본 상태를 적절하게 가정할 때와 동일한 신호(예: 아무것도 없음)를 전송하기 때문에 이러한 유형의 시그널링은 격리 용도들에 강력하다. 이러한 거동은 제 1 도메인의 전력이 끊기는 경우에도 실수로 부하 장치를 켜지 않기 때문에 드라이버 용도들에서 유리하다. 그러나, 격리기(104)는 격리 채널(120)을 걸쳐 다른 유형들의 신호들(예를 들어, 펄스 폭 변조 신호들 또는 다른 유형들의 진폭 변이 키잉 변조 신호들)을 통신할 수 있다. 사용된 디지털 변조 방식은 타겟 용도의 성능 사양들(예를 들어, 신호 해상도) 및 환경(예를 들어, 과도(transient) 이벤트들의 확률)에 따라 결정될 수 있다.
격리기(104)의 적어도 하나의 실시예에서, 집적 회로 다이(106)는 예를 들어 내부 클록에 비동기적으로 디지털 신호를 수신하고, 디지털 신호의 변조된 표현을 생성한다. 집적 회로 다이(106)는 디지털 신호의 데이터와 연관된 주파수보다 훨씬 큰 반송 주파수 fc를 갖는 캐리어 클록 신호를 생성한다. 격리기 채널(120)의 용량적으로 결합된 도체 상의 데이터를 나타내는 차동 신호들의 쌍을 구동함으로써, 집적 회로 다이(106)는 집적 회로 다이(108)에 데이터의 표현을 제공한다. 집적 회로 다이(108)는 차동 신호들의 수신된 쌍을 증폭하고 차동 신호들의 수신된 쌍을 복조하여 차동 신호들의 수신된 쌍으로부터 데이터를 복구하는 수신기 회로를 포함한다. 종래의 집적 회로 다이(108)는 신호 컨디셔닝 회로 및 복조기와 직렬로 결합된 저-잡음 증폭기를 포함한다. 복조기는 FWR(full-wave-rectified) 신호를 생성하고 반송파 신호를 제거하여 RMS(root mean square) 비례 신호를 제공하는 정류기 회로를 포함한다. 집적 회로 다이(108)는 일반적으로 정류기 회로의 RMS 출력을 복구된 디지털 신호로 분해하는 비교기를 포함한다.
도 3 및 도 4를 참조하면, 격리기(104)는 수천 볼트일 수 있는 2개의 예시적인 접지 도메인들 간에 정보를 송신한다. 또한, 접지 도메인들은 약 100KV/us의 매우 빠른 전압 과도들에서 서로에 대해 이동할 수 있다. 종래의 격리기 제품은 각각 차동 단자들의 쌍을 포함하는 다수의 차동 채널들을 포함한다. 각 차동 단자들의 쌍은 집적 회로 다이(106) 상의 반전 단자(ANA_IN) 및 비-반전 단자(ANA_IP)를 포함하고, 반전 단자(ANA_IN) 및 비-반전 단자(ANA_IP)은 집적 회로 다이(108)의 대응하는 단자들로 본드 와이어들(114 및 116)에 의해 결합된다.
집적 회로 다이(108)의 제 2 접지(GND2)에 대한 집적 회로 다이(106)의 접지(GND1)의 상대적인 차들에 의해 야기된 과도들은 공통 모드 과도 이벤트들로 지칭된다. 이상적으로, 회로 구성요소들은 완벽하게 일치되며 공통 모드 과도 이벤트는 차동 단자들의 쌍(ANA_IP(+)와 ANA_IN(-)) 간에 차동 이벤트를 야기하지 않는다. 그러나, 실제로, 차동 경로에서의 실제 회로 요소들과 다른 요소들의 불일치는 공통 모드 과도 전류가 집적 회로 다이(108)의 입력부에서 차동 펄스를 생성하게 한다.
차동 단자들의 쌍의 반전 단자 상에서의 등가 기생 용량과 비-반전 단자 상의 등가 기생 용량의 불일치는 집적 회로 다이(106)의 제조 공정 변동들 또는 물리적 설계로부터 초래될 수 있다. 적어도 하나의 실시예에서, 등가 기생 용량은 드라이버 출력들로 지칭되는 본드 와이어들과 연관된 기생 용량을 포함한다. 무시할 수 없는 기생 용량 불일치는 임의의 공통 모드 과도 잡음 신호에 기초한 무시할 수 없는 전압이 차동 단자들의 쌍의 반전 터미널과 비-반전 터미널 모두에 동시에 공급되도록 하기 때문에 반전 단자(ANA_IN)의 등가 기생 용량 CP1과 비-반전 단자(ANA_IP)의 등가 기생 용량 CP2의 차들은 격리기(104)의 공통 모드 과도 내성을 제한한다. 유사하게, 집적 회로 다이(108)의 차동 단자들의 쌍들의 대응 단자들 상의 등가 기생 용량 CP3 및 등가 기생 용량 CP4의 불일치는 고속 공통 모드 과도 노이즈 신호들을 거부하는 격리기(104)의 능력을 제한한다. 공통 모드 과도 이벤트는 실질적인 공통 모드 과도 전류 ICMT가 격리 장벽 커패시터들 CISO을 통해 흐르게 할 수 있다. 양의 공통 모드 과도 전류 ICMT(+)와 음의 공통 모드 과도 전류 ICMT(-) 간의 불일치는 차동 펄스를 형성한다. 이러한 불일치의 결과로, 불일치된 전압(들)은 저항 RCMT1과 저항 RCMT2에 걸쳐 발전하고 저항 RCMT1과 저항 RCMT2 간에 전압 차(즉, 차동 신호)를 생성한다. 상기 차동 펄스는 집적 회로 다이(108)의 수신기 회로에 의해 복구된 디지털 신호를 손상시킬 수 있다.
도 5는 도 1의 격리기(104)의 집적 회로 다이(108)의 예시적인 수신기의 기능 블록도를 도시한다. 수신기 신호 경로(202)는 격리 채널(120)을 통해 차동 단자들의 쌍 상에서 수신된 신호를 증폭시킨다. 복조기/검출기(204)는 반송파 신호를 제거하고 반송파 신호를 사용하여 전송된 디지털 데이터를 복구한다. 집적 회로 다이(108)의 적어도 하나의 실시예에서, 수신기 신호 경로는 단기간 글리치들을 필터링하는 글리치제거기(206)를 포함한다. (예를 들어, 저-CMT 용도들에서의) 집적 회로 다이(108)의 다른 실시예들에서, 글리치제거기(206)는 생략된다. 레벨 변환기(208)는 복구된 디지털 신호를 저-전압 도메인(예를 들어, 서브레귤레이터에 의해 생성된 전력 공급 전압 VDD)으로부터 고 전압의 메인 전력 도메인(예를 들어, 집적 회로(108) 상의 메인 전력 공급 전압 VCC)으로 변환한다. 입력부/출력부(210)는 복구된 디지털 신호를 부하와 호환되는 전압 포맷으로 변환하고 변환된 신호를 집적 회로(108) 외부의 부하로 구동한다.
도 6은 격리기 제품의 적어도 하나의 실시예와 일치하는, 도 5의 예시적인 수신기 신호 경로의 일부의 상세한 회로도를 도시한다. 수신기 신호 경로(202)는 가변하는 전력 소비를 갖는 타겟 용도들을 위한 정동작 전류(quiescent current) 프로그램성을 지원하는 완전 차동 회로들을 포함한다. 수신기 프론트 엔드는 트랜지스터(616), 트랜지스터(618), 저항 RCMT1, 저항 RCMT2, 및 프론트-엔드 회로(602)를 포함한다. 프론트-엔드 회로(602)는 피킹 이득 스테이지(606) 및 피킹 이득 스테이지(608)를 포함한다. 적어도 하나의 실시예에서, 트랜지스터들(616 및 618)은 입력 전류들에 대해 낮은 임피던스들을 제공하고, 접지 아래의 전압을 갖는 벌크 단자를 용인하는 완전-접합 격리형 트랜지스터들이다. 수신기 프론트 엔드의 기능은 대규모 공통 과도 신호들을 용인하면서 저항 RCMT1과 저항 RCMT2 간에서 발전하는 차동 신호들의 수신된 쌍을 증폭시키는 것이다.
도 7은 제 1 피킹 이득 스테이지의 종래의 구현의 회로도를 도시한다. 피킹 이득 스테이지(700)는 완전히 차동이 아니므로 가상 접지 노드를 포함하지 않는다. 대신에, 피킹 이득 스테이지(700)는 단일-종단 공통 게이트 증폭기(702) 및 단일-종단 공통 게이트 증폭기(704)를 포함한다. 독립적인 소스들은 전압 VCAS 및 전압 VGS를 생성한다. 트랜지스터들(722 및 724)을 트랜지스터들(718 및 720)에 크로스-커플링하면, 차동 신호들의 쌍 IN(+) 및 IN(-)의 각 신호가 전압 VGS 및 전압 VCAS에 부가되고 다른 회로에 제공되기 때문에 이득이 개선된다. 단일-종단 공통 게이트 증폭기(702) 및 단일-종단 공통 게이트 증폭기(704) 각각의 저항(710), 커패시터(706), 및 트랜지스터(708), 및 저항(716), 커패시터(712), 및 트랜지스터(714)는 피킹 이득 스테이지(700)이 반송 주파수 fc 또는 그의 근처의 주파수에서 피크 이득을 갖도록 하는 주파수-형성 능동 부하들을 형성한다. 반송 주파수 fc에서의 이득이 공통 모드 과도 이벤트들을 지배하는 주파수들의 이득보다 높기 때문에 주파수-형성 능동 부하들은 공통-모드 과도 내성을 향상시킨다. 피킹 이득 스테이지(700)가 일부 공통-모드 제거를 제공하지만, 피킹 이득 스테이지(700)에서 불일치된 장치들은 임의의 공통-모드 과도 신호들의 공통-모드-대-차동 변환을 야기할 수 있으며, 이는 출력 차동 노드들의 쌍 OUT(+) 및 OUT(-)을 저하시킨다.
도 8은 통상적으로 제 1 피킹 이득 스테이지와 캐스케이드되는 제 2 피킹 이득 스테이지의 종래의 구현의 회로도를 도시한다. 피킹 이득 스테이지(800)는 이들은 제 2 피킹 이득 스테이지(608)의 종래의 구현이 반송 주파수 fc 또는 그 근처의 주파수에서 피크 이득을 갖도록 하는 차동 트랜지스터들의 쌍에 결합된 주파수-형성 능동 부하들을 형성하는 커패시터(730), 트랜지스터(732), 저항(734), 커패시터(740), 트랜지스터(738), 및 저항(736)을 포함한다. 피킹 이득 스테이지(800)의 주파수 응답은 주파수 응답의 차단 주파수 전에 좁은 주파수 대역 주위에서 증가된 이득을 가지며, 반송 주파수 fc에서 또는 그 근처에서 가장 높은 이득을 갖는 대역통과와 같은 효과를 생성한다. 반대로, 단순한 다이오드-결합된 능동 부하는 차단 주파수까지 주파수 응답을 편평하게 한다. 반송 주파수에서의 이득이 공통 모드 과도 이벤트들을 지배하는 주파수들의 이득보다 높기 때문에 주파수-형성 능동 부하들은 공통-모드 과도 내성을 향상시킨다. 트랜지스터들(742 및 744)은 주파수-형성 능동 부하들을 구동하는 전류로 전압을 변환하는 차동 트랜지스터들의 쌍을 형성한다. 피킹 이득 스테이지(800)의 간단한 토폴로지는 임의의 이전 이득 스테이지들 상에 주파수-의존 로딩 효과를 생성한다. 즉, 캐스케이드된 피킹 이득 스테이지들은 각 개별 스테이지의 설계-목표 피킹 주파수와 동일하지 않은(예를 들어, 더 낮은 주파수를 갖는) 캐스케이드된 피킹 주파수를 초래한다. 이러한 주파수-의존 로딩 효과는 프로그램가능한 후부 전류 소스들을 갖는 개별 이득 스테이지들을 갖는 (예를 들어, 동작의 저 전력 모드를 위한) 정동작-전류-프로그램가능 신호 경로들의 설계를 복잡하게 하고 복구된 데이터를 열화시킬 수 있다.
도 9는 전술한 종래의 피킹 이득 스테이지들의 예시적인 주파수 응답을 도시한다. 주파수 응답(890)은 차단 주파수 직전(예를 들어, 차단 주파수는 반송 주파수의 2 내지 3배임)인 반송 주파수 fc에서 또는 그 근처에서 피킹될 때까지 편평하다. 피킹은 주파수-형성 능동 부하들의 결과이다. 통과 대역의 다른 주파수들에서보다 반송 주파수 fc에서 또는 그 근처에서 신호들을 증폭함으로써, 피킹 이득 스테이지는 이득이 가장 높은 곳에서 발생하는 그러한 신호들 상에 대역-통과 효과를 갖는다. 만약 단순한 다이오드-결합된 능동 부하가 대신 사용된다면, 주파수 응답은 주파수 응답(893)에 의해 나타난 바와 같이 전체 통과 대역에 대해 편평할 것이다. 따라서, 반송 주파수 fc의 신호들은 공통-모드 과도 신호들보다 더 증폭된다.
프로그래밍가능한 정동작 전류들, 공통-모드 과도 내성, 및 개별 피킹 주파수와 동일하거나 (또는 무시할 수 있을 정도로 상이한) 캐스케이드된 피킹 주파수를 갖는 제 1 피킹 이득 스테이지 및 제 2 피킹 이득 스테이지를 포함하는 프론트-엔드 회로가 기재된다. 도 10은 낮은 입력 임피던스를 갖는 수신기 프론트 엔드의 제 1 피킹 이득 스테이지의 회로도를 도시한다. 트랜지스터들(808, 812, 및 816) 및 트랜지스터(810, 814, 및 818)는 대칭 공통-게이트 차동 회로의 2개의 절반들을 형성한다. 전류(802)의 절반은 트랜지스터(812)로 흐르고 전류(802)의 절반은 트랜지스터(814)로 흐른다. 트랜지스터들(812 및 814)의 공통-게이트 노드는 가상 접지로서 구성된다. 차동 신호들의 쌍의 각 신호는 차동 트랜지스터들의 쌍의 대향 트랜지스터의 게이트에 걸쳐 결합되며, 이는 차동 신호들의 쌍의 각 신호의 이득을 증가시키거나 최대화시킨다. 입력 노드 IN(+)은 트랜지스터(810)의 게이트에 걸쳐 결합되고 입력 IN(-)은 트랜지스터(808)의 게이트에 걸쳐 결합된다. 트랜지스터들(808 및 816)의 전류 밀도들(즉, W/L 당 전류, 여기서 W는 트랜지스터 게이트의 폭이고 L은 트랜지스터 채널의 길이임)은 동일하게 설정되고, 따라서 트랜지스터들(810 및 818)의 전류 밀도들(예를 들어, 트랜지스터들(808 816)의 전체 전류 비는 k:1이며, 여기서 k는 정수, 예를 들어 4:1이고, 전류 밀도들은 각각 전술한 바와 같이 등화된다)과 각각 등화된다. 제 1 피킹 이득 스테이지(606)의 차동 회로의 각각의 절반은 완전히 격리되어 있으며, 임의의 기생 접합들을 활성화시키지 않고 입력 차동 노드들의 쌍 IN(+) 및 IN(-) 상에서 대규모 공통 모드 과도(예를 들어, ±0.5V)를 견딜 수 있다.
캐스코드 트랜지스터들(820 및 822)은 가상 접지(804)에 대해 바이어스된다. 가상 접지(804)는 입력 차동 신호들의 쌍의 공통 모드 신호를 나타낸다. 예를 들어, 가상 접지(804) 상의 전압, V804=VCM+VGS812|GS814이며, 여기서 VGS812|GS814는 트랜지스터(812)의 게이트-대-소스 전압 또는 트랜지스터(814)의 게이트-대-소스 전압을 나타낸다. 저항(850) 및 커패시터(806)는 가상 접지(804)에 대한 캐스코드 게이트 바이어스를 설정하기 위한 플로팅 전압 소스로서 구성된다. 따라서, 캐스코드 게이트 바이어스 전압은 공통 모드 신호 변화들(예를 들어, 공통 모드 과도 신호들)에 따라 증가 또는 감소한다. 전술한 종래의 피킹 이득 스테이지와 달리, 실질적인 차동 신호는 캐스코드 트랜지스터들(820 및 822)의 게이트들에 결합되지 않는다. 저항(850) 양 단의 전압 강하는 공통-게이트 차동 트랜지스터들의 쌍으로 구성된 트랜지스터들(808 및 810)의 드레인-대-소스 전압들을 설정한다.
제 1 피킹 이득 스테이지(606)의 차동 토폴로지는 (예를 들어, 전류들(802, 824, 및 826) 각각의 50%를 선택적으로 감소시킴으로써) 전력 소비의 선택적 구성을 지원한다. 적어도 하나의 실시예에서, 저항(850)은 전류들(802, 824, 및 826)이 선택된 전력 소비 구성에 따라 변화함에 따라 저항(850) 및 커패시터(806)에 걸쳐 거의 동일한 전압을 유지하도록 선택가능하다. 저항(850)은 캐스코드 트랜지스터들(820 및 822)의 게이트 단자들 및 가상 접지(804)에 걸쳐 대략 고정된 전압 강하를 유지한다. 도 10을 참조하면, 적어도 하나의 실시예에서, 감소된 전력 소비 구성에서 저항(850)에 걸친 전압 강하를 유지하기 위해, 저항(850)은 2×R의 저항들의 병렬 조합을 사용하여 구현되어 R의 유효 저항을 제공한다. 병렬 조합의 각 분기는 도 12에 도시된 바와 같이 직렬로 결합된 저항 R의 2개의 저항기들을 포함한다. 예를 들어, 각각 저항 R을 갖는 저항기들(1202 및 1206)은 각각 저항 R을 갖는 저항기들(1204 및 1208)과 병렬로 결합된다. 저 전력 모드 동안, 트랜지스터(1212)가 전력 공급 전압 VDD에 의해 인에이블된 동안 제어 신호 LPWRB는 트랜지스터(1210)를 디스에이블한다. 등가 저항은 R 대신에 2×R이 되고 저항(850)을 걸친 전압 강하는 저항(850)을 통해 흐르는 전류를 반감시키는 것에 응답하여 변하지 않는다. 도 12의 구성은 단지 예시적인 것이며, 다른 구성들 및 저항기 비들이 예를 들어 다른 전력 소비 감소 비들을 구현하기 위해 사용될 수 있다. 적어도 하나의 실시예에서, 피킹 이득 스테이지(606)는 피킹 이득 스테이지(608)를 직접 (즉, 버퍼링없이) 구동한다.
도 10a는 소비 전력 제어 신호 LPWR에 따라 전류들(802, 824, 및 826)을 선택적으로 생성하여 선택적으로 전류를 50%만큼 감소시키는 세그먼트화된 전류 미러를 도시한다. 일부 미러 세그먼트들은 목표 전류 미러 비(예를 들어, 입력 최소-중요 비트 바이어스 전류의 정수 배)를 구현하기 위해 출력 전류를 선택적으로 제어하는 직렬 스위치를 포함한다. 전류들(802, 824, 및 826)은, 추가 세그먼트들 또는 상이한 전류 미러 비들이 사용될 수 있지만, 대응하는 전류를 50%만큼 선택적으로 감소시킬 수 있는 2개의 세그먼트들을 사용하여 구현된다.
도 11은 격리기 제품의 적어도 하나의 실시예와 일치하는, 프론트-엔드 회로의 제 2 피킹 이득 스테이지(608)의 회로도를 도시한다. 전류(830)는 저항(880) 및 자가-바이어스된 다이오드-결합된 트랜지스터(856)를 통과하고 캐스코드 트랜지스터들의 텔레스코픽 쌍으로서 트랜지스터들(838 및 840)을 구성하는 전류(832)의 일부이다. 적어도 하나의 실시예에서, 전류(830)는 전력 소비 제어 신호에 따라 선택적으로 구성가능하고, 저항(880)은 선택된 전력 소비 구성들에 걸쳐 고정된 전압 강하를 실현하기 위해 도 12에 도시된 선택적으로 구성가능한 구현을 갖는다. 그러나, 다른 실시예들에서, 전류(830) 및 저항(880)은 고정된다. 도 11을 참조하면, 전류(832)는 정동작 전류 프로그램성을 지원하는 선택적으로 구성가능한 후부 전류에 의해 제공된다. 선택적으로 구성가능한 후부 전류 소스는 (N+1)×I 전류를 제공하며, 여기서 I는 단위 전류이고 전류(830)은 단위 전류이다. 적어도 하나의 실시예에서, 전류(832)는 도 10a의 세그먼트화된 전류 소스의 상보적인 버전(예를 들어, n형 트랜지스터를 사용하는 도 10a의 세그먼트화된 전류 소스의 버전은 선택적으로 구성가능한 후부 전류를 제공하도록 구성됨)을 사용하여 생성된다. 따라서, N×I의 전류는 각각 트랜지스터(834 및 836)를 통해 흐르는 2개의 전류들로 분할된다. 트랜지스터들(834 및 836) 및 트랜지스터들(838 및 840)은 텔레스코픽 차동 회로로서 구성된다. 저항(880)은 바이어스 전압 강하를 생성하고 차동 트랜지스터들의 쌍으로서 구성되는 트랜지스터들(834 및 836)에 대한 드레인-대-소스 전압의 최소 보장 값을 설정한다. 트랜지스터들(842 및 844), 커패시터들(846 및 848), 및 저항기들(852 및 854)은 주파수-형성 능동 부하들을 생성한다. 트랜지스터들(838 및 840)은 이러한 회로에 의해 생성된 임의의 주파수-의존 로딩 효과들이 트랜지스터들(834 및 836)의 게이트 노드들에 결합된 피킹 이득 스테이지(606)에 영향을 미치는 것을 감소시키거나 제거하는 캐스코드 트랜지스터들로서 구성된다. 커패시터(858)는 공통 모드 과도 이벤트들 동안 캐스코드 트랜지스터들에 대한 적절한 자체-바이어스된 동작 지점을 유지한다.
상술한 피킹 이득 스테이지들(606 및 608)은 피킹 이득 스테이지(606) 상에서 피킹 이득 스테이지(608)의 주파수-의존적 로딩이 무시할 수 있거나 없는 저-전력 동작을 지원한다. 따라서, 피킹 이득 스테이지(606) 및 피킹 이득 스테이지(608)는 반송 주파수 fc에서 또는 그 근처에서 피크 이득과 독립적으로 설계될 수 있고, 반송 주파수 fc에서 또는 그 근처에서 발생하는 캐스케이드된 피크 이득을 갖도록 캐스케이드된다. 도 13을 참조하면, 피킹 이득 스테이지들(606 및 608)의 캐스케이딩은 프론트-엔드 회로(602)의 주파수 응답에서 통과 대역의 위치를 유지한다. 예를 들어, 주파수 응답(890) 및 주파수 응답(898)은 각각 제 1 피킹 이득 스테이지 및 제 2 피킹 이득 스테이지에 대한 주파수 응답들의 상세한 부분들이다. 피크 부분들의 주파수 응답들은 대역 통과 필터 효과를 제공하여, 반송 주파수 fc 주변의 주파수 범위에서 증폭된다. 주파수 응답(890) 및 주파수 응답(898)은 각각 반송 주파수 fc에서 최대 이득을 갖는다. 일부 용도들에서, 캐스케이딩 피킹 이득 스테이지들에서, 피크 주파수 응답들의 가장 편평한 영역들의 정렬은 이들이 이득의 가장 작은 변화율의 영역들이기 때문에 중요하다. 이득이 주파수의 강력한 기능이 아닌 캐스케이딩 영역들은 반송 주파수 fc의 약간의 변화로 인해 이득 변동이 증가하며, 이는 제조 변동들로 인해 발생할 수 있다. 피킹 이득 스테이지들의 로딩 효과들을 제거함으로써, 캐스케이드된 피킹 이득 스테이지들에 대한 주파수 응답(896)으로 도시된 바와 같이, 통과 대역 위치를 보존하는 최소 이득-가변 영역들에서의 캐스케이딩 스테이지들이 가능하다. 대조적으로, 종래의 제 2 피킹 이득 스테이지를 갖는 종래의 제 1 피킹 이득 스테이지의 캐스케이딩은 제 1 피킹 이득 스테이지의 주파수 응답(890)을 주파수 응답(892)으로 변이시킨다.
도 6 및 도 14를 참조하면, 저-전력 모드에서 동작하도록 제 1 피킹 이득 스테이지(606) 및 제 2 피킹 이득 스테이지(608)를 선택적으로 구성하면 프론트-엔드 회로(602)의 전력 소비가 감소된다. 저 전력 구성은 프론트-엔드 회로(602)의 주파수 응답의 주파수 응답(890)으로부터 저-전력 주파수 응답(894)으로의 변이를 야기시킨다. 따라서, 프론트-엔드 회로(602)의 주파수 응답의 피크 이득에 대응하는 주파수는 동작의 저-전력 모드에서 더 낮은 주파수로(예를 들어, 주파수 fP로부터 주파수 fPLWPWR로) 변이된다. 따라서, 전체-전력 구성에서의 성능과 유사한 성능을 얻으려면 저-전력 구성은 시스템을 더 낮은 반송 주파수 fc에서 작동시킬 것을 요구한다. 또한, 저-전력 구성은 공통 모드 과도 에너지 대역 내에 속하는 공통 모드 과도들의 이득들에 비해 반송 주파수 fc에서 신호 이득을 감소시키기 때문에 임의의 공통 모드 과도 이벤트들의 영향들을 증가시킨다. 일부 용도들에서는 저-전력 구성에서 동작하는 기능이 중요하며 지원되어야 하므로, 더 낮은 전력 격리기 제품들 및 수신기 신호 경로들에 대한 필요가 생성된다.
도 6을 참조하면, 수신기 신호 경로(202)의 적어도 하나의 실시예에서, 가변 피킹 이득 스테이지(604)는 저-전력 구성들에서 프론트-엔드 회로(602)에 의한 이득 손실을 보상한다. 가변 피킹 이득 스테이지(604)는 프로그램가능한 플랫 이득 스테이지(610) 및 피킹 이득 스테이지(612)를 포함하고 고역 통과 필터(614)에 결합된다. 가변 피킹 이득 스테이지(604)는 수신된 신호를 추가로 증폭시키고 이득 변동들(예를 들어, 프로그램가능 전력 소비에 의한 변동들 또는 본드 와이어들 또는 격리 커패시터들에 의한 변동들)을 해결하기 위해 수신기 신호 경로(202)의 이득을 조절하기 위한 강력한 메커니즘을 제공한다.
전술한 바와 같이, (예를 들어, 피킹 이득 스테이지들에서 후부 전류 소스들에 의해 제공되는 전류를 선택적으로 감소시킴으로써) 피킹 이득 스테이지들(606 및 608)의 전력 소비를 감소시키는 것은 최대 이득이 발생하는 피크를 더 낮은 주파수로 변이시킨다. 이러한 주파수 변이는 프론트-엔드 회로(602)의 전체 전력 구성에서와 동일한 성능을 얻기 위해 더 낮은 반송 주파수 fc에서 시스템을 동작시킬 것을 요구한다. 하나의 이득 스테이지에서의 적당한 이득 감소는 캐스케이드된 이득 스테이지들을 포함하는 수신기 신호 경로(202) 상에 실질적으로 영향을 줄 수 있다. 예를 들어, 3개의 이득 스테이지들이 캐스케이드되고 각 이득 스테이지가 반송 주파수 fc에서 5의 이득을 갖는 경우, 캐스케이드된 이득은 5×5×5=125이다. 그러나, 저-전력 구성이 반송 주파수 fc에서 각 스테이지의 이득을 25%만큼 줄인 경우, 각 이득 스테이지는 3.75의 이득을 가지며 캐스케이드된 이득은 3.75×3.75×3.75=52.7이며, 이는 전체-전력 구성의 캐스케이드된 이득보다 실질적으로 작다. (예를 들어, 정동작 전류 프로그램기능을 사용하는) 선택가능한 전력 소비를 지원하기 위해, 가변 피킹 이득 스테이지(604)는 프론트-엔드 회로(602)의 감소된 전력 소비 구성들과 연관된 이득의 손실을 적어도 부분적으로 보상한다. 그러한 이득 보상은 복조기/검출기(204)에 격리 채널을 통해 수신된 정보를 신뢰성있게 검출하기에 적합한 레벨을 갖는 신호를 제공하는 수신기 신호 경로(202)에 기여한다.
적어도 하나의 실시예에서, 피킹 이득 스테이지(608)는 가변 피킹 이득 스테이지(604)를 직접 (즉, 버퍼링없이) 구동한다. 가변 피킹 이득 스테이지(604)는 프로그램가능한 가변 이득을 갖는다. 가변 피킹 이득 스테이지(604)는 피킹 이득 스테이지(612)를 구동하는 플랫 통과 대역(즉, 주파수에 대해 무시할만한 변동을 갖는 이득)을 갖는 주파수 응답을 갖는 프로그램가능한 플랫 이득 스테이지(610)를 포함한다. 도 15는 격리기 제품의 적어도 하나의 실시예와 일치하는 프로그램가능한 플랫 이득 스테이지(610)의 회로도를 도시한다. 프로그래밍가능한 플랫 이득 스테이지(610)는 다운스트림 피킹 이득 스테이지를 직접 구동할 수 있는 인버터형 능동 부하(902 및 904)를 포함한다. 전류들(906, 908, 및 910)의 선택가능한 값들은 플랫 이득 값의 프로그래밍기능을 제공하며, 이는 프론트-엔드 회로(602)의 하나 이상의 저-전력 구성들 또는 본드 와이어 길이의 변경들 또는 통신 채널의 다른 맞춤화를 보상하기 위한 조정을 가능하게 한다. 선택가능한 값들은 일회성 프로그램가능 메모리 또는 다른 프로그래밍 기술들을 사용하여 선택(즉, 사전결정)될 수 있다. 적어도 하나의 실시예에서, 플랫 이득 스테이지(610)의 사전결정된 이득은 사전결정된 전력 소비 구성과 반비례한다. 프로그램가능한 플랫 이득 스테이지(610)는 외측 차동 트랜지스터들의 쌍으로서 구성된 트랜지스터들(912 및 914) 및 내측 차동 트랜지스터들의 쌍으로서 구성된 트랜지스터들(916 및 918)을 포함한다. 외측 차동 트랜지스터들의 쌍은 단위 전류의 정수 배(즉, I910=n×ILSB)를 제공하는 후부 전류 소스에 결합되고, 내측 차동 트랜지스터들의 쌍은 단위 전류의 더 큰 정수 배(예를 들어, I906+I908=((n+2)×ILSB))를 제공하는 또 다른 후부 전류 소스(또는 이를 공동으로 제공하는 대응하는 후부 전류 소스들)에 결합된다. 프로그램가능한 피킹 이득 스테이지(610)는 피킹 이득 스테이지(612)에 의해 수신되는 차동 출력 신호를 제공한다. 적어도 하나의 실시예에서. 프로그램가능한 플랫 이득 스테이지(610)는 프로그램가능한 피킹 이득 스테이지를 형성하기 위해 피킹 이득 스테이지(612)를 직접 구동(즉, 버퍼링없이)한다.
도 6 및 도 16을 참조하면, 상술한 피킹 이득 스테이지들(606 및 608)과 달리, 피킹 이득 스테이지(612)는 AC-결합된 공통-소스 증폭기이다. 커패시터들(920 및 922)은 수신기 신호 경로(202) 및 격리 채널의 모든 이전 스테이지들로부터의 DC 오프셋들을 차단한다. 저항기(924)는 DC 이득을 감소시키고 이득 스테이지 응답을 선형화할 뿐만 아니라 전체 이득을 감소시킨다. 따라서, 피킹 이득 스테이지(612)의 적어도 하나의 실시예에서, 저항기(924)는 생략된다. 피킹 이득 스테이지(612)는 피킹 이득 스테이지들(606 및 608)과 유사한 주파수 응답을 가지며, 반송 주파수 fc 또는 그 근처에 집중된 대역-통과 필터형 응답을 제공한다. 피킹 이득 스테이지(612)는 공통-소스 증폭기의 후부 노드에 결합된 전류 소스(926)를 통해 프로그램가능한 정동작 전류를 생성한다. 프로그램가능한 플랫 이득 스테이지(610)와 조합된 피킹 이득 스테이지(612)는 저-전력 동작을 위해 구성될 때 피킹 이득 스테이지들(608 및 610)의 이득의 손실을 상쇄하기에 충분한 동적 범위를 갖는 이득을 갖는다. 피킹 이득 스테이지(612)는 직접(즉, 버퍼링없이) 고역-통과 필터(614)를 구동하여, 피킹 이득 스테이지(612)에 의해 생성된 출력-참조된 오프셋들을 제거한다. 고역-통과 필터(614)는 로컬 공통 모드 전압 발생기를 사용하여 복조기/검출기(204)에 적합한 공통 모드 전압 주위에 차동 신호들의 쌍 VP 및 VN의 중심을 둔다.
도 6 및 도 17을 참조하면, 예시적인 공통 모드 전압 발생기는 트랜지스터ㄷ드들 및 932)를 포함하고, 이들은 낮은 AC 임피던스(예를 들어, 1/(gm930+gm932)를 갖는 푸시-풀 출력 스테이지로 구성되며 고역-통과 필터(614)에 의해 필요에 따라 노드 VCM을 통해 전류를 소싱(source) 및 싱킹(sink)할 수 있다. 적어도 하나의 실시예에서, 공통 모드 전압 발생기는 차동 신호들의 수신된 쌍 VP 및 VN의 진폭과 선형으로 관련된 전류를 소싱 또는 싱킹하여, 안정적인 공통 모드 전압 레벨을 유지한다. 또한, 트랜지스터들(930 및 932)은 복조기/검출기(204)에 의해 필요할 수 있는 DC 전류들을 소싱 및 싱킹할 수 있다. 전류 소스(938) 및 트랜지스터들(934 및 936)은 푸시-풀 출력 스테이지를 구동하여 저 임피던스 전압 소스를 형성하는 레플리카-바이어싱 회로를 형성한다. 전류 소스(938), 트랜지스터(934), 및 트랜지스터(936)를 포함하는 레플리카-바이어싱 분기는 공통 모드 전압 VCM을 대략 트랜지스터(932)의 게이트-대-소스 전압의 크기로 설정하는데, 이는 트랜지스터(936)의 게이트-대-소스 전압의 크기(즉, p형 트랜지스터의 문턱 전압의 크기)와 대략 동일하다. 적어도 하나의 실시예에서, 공통 모드 전압은 400mV 내지 550mV의 범위에 있으며, 공통 모드 전압 VCM에 중심을 둔 완전 차동 신호가 복조기/검출기(204)의 입력부에서 접지를 향해 스윙하도록 충분한 전압 헤드룸을 제공한다. 예를 들어, 완전 차동 신호의 크기는 |Vtp|±Vdiffsignal이다.
도 6을 참조하면, 최대-전력 구성에서, 피킹 이득 스테이지(608)는 피킹 주파수(즉, 반송 주파수 fc)에서 충분한 이득을 갖는 차동 신호들의 쌍을 생성한다. 따라서, 가변 피킹 이득 스테이지(604)는 낮은 이득 설정들로 구성된다. 프론트-엔드 회로(602)의 저-전력 구성에서, 피킹 이득 스테이지(608)는 피킹 주파수(fcLWPWR)에서 불충분한 이득을 갖는 차동 신호들의 쌍 VP 및 VN을 생성한다. 피킹 이득 스테이지들(606 및 608)이 저-전력 동작을 위해 구성될 때 이득의 손실을 보상하기 위해, 가변 피킹 이득 스테이지(604)는 높은 이득 설정으로 구성된다. 결과적으로, 고역 통과 필터(614)의 출력부에서의 차동 신호들의 쌍은 복조기/검출기(204)가 이들을 격리 채널을 통해 전송된 정보에 대응하는 디지털 신호로 신뢰성있게 분해하기에 충분한 강도를 갖는다. 적어도 하나의 실시예에서, 가변 피킹 이득 스테이지(604)의 선택가능한 이득은 제조 변동들(예를 들어, 격리 커패시터 값들의 약간의 증가 또는 감소)을 보상하도록 구성된다. 적어도 하나의 실시예에서, 생산 테스트 동안 자동 테스트 장비를 사용하여 적절한 이득 값들이 사전결정되며, 이는 목표 용도들에 따라 상이한 구성들의 전력 및 이득 설정들을 갖는 동일한 집적 회로 장치의 인스턴스화들을 사용하여 전체 제품 라인의 출시를 가능하게 한다.
복조기/검출기(204)는 차동 신호들의 수신된 쌍 VP 및 VN로부터 반송파를 제거한다. 또한, 복조기/검출기(204)는 복조된 신호를 기준 신호와 비교하고 비교에 기초하여 논리 '0' 신호 또는 논리 '1' 신호를 생성한다. 이상적으로, 복조기/검출기(204)는 가능한 한 적은 전파 지연 및 가능한 한 대칭적인(즉, 듀티 사이클 왜곡이 거의 없거나 전혀 없는) 지연을 갖는 차동 신호들의 수신된 쌍 VP 및 VN에 기초하여 논리 신호를 생성한다. 도 18은 차동 신호들의 수신된 쌍 VP 및 VN에 대한 예시적인 파형들을 도시한다. 차동 신호들의 수신된 쌍 VP 및 VN의 각 신호는 공통 모드 전압 VCM을 중심으로 한다. 공통 모드 전압 VCM은 VCM-VPEAK가 0V보다 크도록 접지를 향한 신호 스윙을 지원하기에 충분한 전압 레벨을 가지며, 여기서 VPEAK는 차동 신호들의 수신된 쌍 VP 및 VN의 피크 전압이다. 차동 신호들의 수신된 쌍 VP 및 VN의 각 신호는 VCM-VPEAK에서 VCM+VPEAK로의 신호 스윙 및 2×VPEAK의 피크-대-피크 전압을 갖는다. 차동 신호 VP-VN의 스윙은 ±2×VPEAK이다. 전술한 바와 같이, 적어도 하나의 실시예에서, 공통 모드 전압은 400mV 내지 550mV의 범위에 있으며, 이는 복조기/검출기(204)의 입력부에서 차동 신호들의 쌍이 접지를 향해 스윙하기에 충분한 전압 헤드룸을 제공한다. 일부 실시예들에서, 수신기 신호 경로(202)는 200mV 초과의 레벨들이 복조기/검출기(204)에 의해 신뢰성있게 복조 및 분해되기에 충분하기 때문에 그 레벨까지 신호를 얻지 못한다.
예시적인 실시예에서, 복조기/검출기(204)는 온-오프 키잉 변조된 신호를 복조한다. 도 6 및 도 18을 참조하면, 적어도 하나의 실시예에서, 복조기/검출기(204)는 차동 신호들의 쌍 VP 및 VN의 더 적은 신호를 검출한다. 예시적인 파형들에서, 신호 VN의 제 1 로브(lobe)는 신호 VP의 제 1 로브보다 낮고, 신호 VP의 제 2 로브는 신호 VN의 제 2 로브보다 낮다. 적어도 하나의 실시예에서, 복조기/검출기(204)는 어느 신호가 2개의 로브들 중 더 낮은지를 식별하는 최소 선택기를 포함한다. 도 6 및 도 19를 참조하면, 최소 선택기의 출력은 등가 평균 신호(1802)에 의해 도시된, 식별된 하위 로브의 등가 평균 값이다. 그러한 등가 평균 값은 공통 모드 전압 VCM보다 훨씬 낮다(예를 들어, 2×VOFFSET, 여기서 VOFFSET=VCM-VIHL, 또는 사전결정된 문턱 전압 VIHL 미만의 다른 전압). 복조기/검출기(204)는 등가 평균 신호를 사전결정된 문턱 전압 VIHL과 비교하는데, 이는 신호 VP 또는 신호 VN의 하위 로브의 평균 전압의 대략 절반이다.
도 6 및 도 20을 참조하면, 복조기/검출기(204)는 신호를 사전결정된 문턱 전압 VIHL과 비교하는 것에 기초하여 1-비트 출력 신호를 생성하는 1-비트 판별기로서 기능한다. 등가 평균 신호가 사전결정된 문턱 전압 VIHL보다 작은 경우, 복조기/검출기(204)는 출력 신호 RXOUT가 논리 '1' 신호 레벨을 갖도록 한다. 등가 평균 신호가 사전결정된 문턱 전압 VIHL보다 크면, 복조기/검출기(204)는 출력 신호 RXOUT가 논리 '0' 신호 레벨을 갖도록 한다. 목표 사전결정된 문턱 전압 VIHL은 로브의 등가 평균 값의 절반이지만, 사전결정된 문턱 전압 VIHL의 다른 값들은 차동 신호들의 수신된 쌍으로부터 디지털 데이터의 적절한 복구를 제공한다. 사전결정된 문턱 전압 VIHL은 VCM-VOFFSET으로 정의되며, 여기서 VOFFSET은 사전결정된 문턱 전압 VIHL과 공통 모드 전압 VCM 간의 DC 전압 레벨 차다. 프로그램가능한 사전결정된 문턱 전압 VIHL은 부분마다 피크 전압 레벨 VPEAK의 변동들을 수용한다. 일부 실시예들에서, 복조기/검출기(204)에 결합된 글리치제거기는 사전결정된 문턱 전압 VIHL보다 작은 등가 평균 신호를 초래하는 공통-모드 과도 대역-내 간섭에 응답하여 복조기/검출기(204)에 의해 생성된 좁은 펄스들을 제거한다.
도 21은 격리기 제품의 적어도 하나의 실시예와 일치하는 복조기/검출기(204)의 회로도를 도시한다. 복조기/검출기(204)는 승자-독식 극한 선택기(예를 들어, 최소 선택기)로서 구성된 트랜지스터(2214) 및 트랜지스터(2216)를 포함한다. 차동 신호들의 쌍 VN 및 VP의 보다 작은 전압을 보는 게이트를 갖는 트랜지스터가 승자 즉, 능동 트랜지스터로서 구성된다. 다른 트랜지스터는 비활성화된다(즉, 꺼진다). 최소 선택기는 차동 회로(2220)의 절반을 형성한다. 차동 회로(2220)의 트랜지스터들(2214 및 2216)이 차동 신호들의 쌍 VN 및 VP의 전압 레벨들의 최소값을 교대로 선택함에 따라, 그러한 트랜지스터들의 출력 전류에 대한 영향은 등가 평균 신호로 표현될 수 있으며, 상기 등가 평균 신호는, 트랜지스터(2218)와 동일한 크기의 차동 스테이지의 절반을 형성하는 등가 결합된 장치에 적용되는 경우, 트랜지스터들(2214 및 2216)의 드레인들에서 노트(2204)를 통해 동일한 전류를 생성한다.
종래의 차동 회로들과 달리, 차동 회로(2220)는 3개의 트랜지스터 분기들을 가지며, 3개의 트랜지스터들 중 2개는 최소 선택기로 구성된다. 트랜지스터(2218)는 차동 회로(2220)의 다른 절반을 형성하고 트랜지스터들(2214 및 2216)의 크기들의 조합과 동일한 크기를 갖는다. 트랜지스터(2218)는 사전결정된 문턱 전압 VIHL을 수신하고 사전결정된 문턱 전압 VIHL을 나타내는 기준 전류를 생성한다. 노드(2204)에서의 출력 전류는 제거된 반송파 신호를 가지며 차동 신호들의 쌍 VP 및 VN의 최소 신호를 나타낸다. 노드(2204)를 통한 전류 및 노드(2206)를 통한 기준 전류는 접힌 캐스코드 회로(2222)로 진입한다. 그러한 두 전류들 중 큰 전류가 출력 신호 RXOUT의 값을 결정할 것이다. 사전결정된 문턱 전압 VIHL을 나타내는 기준 전류 또는 차동 신호들의 쌍(VP 및 VN)의 최소 신호를 나타내는 전류 중 하나가 승리하여 출력 신호 RXOUT를 결정한다. 예를 들어, 수신된 온-오프 키잉 변조된 신호가 'ON'(즉, 반송파 신호가 존재함)이고, 사전결정된 문턱 전압 VIHL이 적절히 선택되면, 노드(2204)를 통한 전류는 노드(2206)를 통한 전류보다 크고 출력 신호 RXOUT(즉, 출력 신호 RXOUT는 논리 값 '1'을 가짐)를 결정한다. 온-오프 키잉 변조된 신호가 'OFF'이면(즉, 반송파 신호가 존재하지 않는 경우), 노드(2206)를 통한 기준 전류는 노드(2204)를 통한 전류보다 크며 출력 신호 RXOUT(즉, 출력 신호 RXOUT는 논리 값 '0'을 가짐)를 결정한다.
도 22를 참조하면, 적어도 하나의 실시예에서, 복조기/검출기(204)는 사전결정된 문턱 전압 VIHL을 수신한다. 사전결정된 문턱 전압 VIHL은 디지털 코드 D[N:1]에 기초한 레벨을 갖는 DC 전류 IDAC를 싱킹하는 전류 출력 디지털-대-아날로그 변환기를 사용하여 생성된다. 임의의 수의 비트들이 사용될 수 있지만, 전류 출력 디지털-대-아날로그 변환기(1504)의 실시예는 5비트들(즉, N=5)을 사용한다. 전류 출력 디지털-대-아날로그 변환기(1504)는 복조기/검출기(204)의 고 임피던스 노드에 결합되므로, DC 전류 IDAC는 복조기/검출기(204) 내로 흐르지 않는다. 대신에, DC 전류 IDAC는 오프셋 저항기(980)을 통해 흐르고 저항기(980)에 걸쳐 오프셋 전압 VOFFSET을 생성한다. DC 전류 IDAC는 공통 모드 전압 발생기(VIHL=VCM-IDAC×R980)에 의해 소싱된다.
전류 출력 디지털-대-아날로그 변환기(1504)의 예시적인 구현이 도 23에 도시되어 있다. 전류 출력 디지털-대-아날로그 변환기(1504)는 이진-가중된 전류 미러 트리로서 구현되는 전류 소스 대 접지(즉, 전류 싱크)이다. 제어 코드 D[N:1]은 디지털-대-아날로그 변환기(1504)를 제어하고, 능동적인 높은 제어 신호들은 본 명세서에서 DN(즉, DN=
)으로 지칭되는 등가 수를 실현하는 데 사용되는 이진 값들에 대응한다. 회로(982)는 자체-바이어스된, 넓은-스윙 캐스코드 미러이다. 회로(982) 내 전류(984)는 디지털 제어식 미러 분기들 내에서 미러링된다. 각 분기는 (예를 들어, 일회성 프로그램가능 저장 요소들에 저장된) 디지털 코드의 대응하는 제어 비트에 응답하여 대응하는 트랜지스터에 의해 제어된다. 각 트랜지스터가 켜져 있는 경우(즉, D[n]='1'이고 게이트 전압이 VDD인 경우) 해당 분기는 전류를 전도하여 DC 전류 IDAC에 기여한다. 각 트랜지스터가 꺼져 있는 경우(즉, D[n]='0'이고 게이트 전압이 VSS인 경우) 전류는 해당 분기를 통해 흐르지 않으며 해당 분기는 DC 전류 IDAC에 기여하지 않는다. 적어도 하나의 실시예에서, 트랜지스터들(986, 988, 990, 및 992)은 이진 가중된다. 예를 들어, 트랜지스터(986)의 크기는 S986이고, 트랜지스터(988)의 크기는 S988이고 2×S986과 같고, 트랜지스터(990)의 크기는 S990이고 4×S986과 같으며, 트랜지스터(992)의 크기는 S992이고 2N-1×S986와 같다. 따라서, DC 전류 IDAC=DN×I984×(S986/S994)이며, 여기서 I984는 전류 소스(984)에 의해 회로(982)에 제공되는 전류이다. 다른 실시예들에서, 전류 출력 디지털-대-아날로그 변환기(1504)를 싱킹 전류 디지털-대-아날로그 변환기로서 구현하는 대신에, 보완 회로 설계가 전류 출력 디지털-대-아날로그 변환기(1504)를 선택가능한 양의 전류(즉, DC 전류 IDAC)를 n형 전류 미러 내로 소싱하는 p형 트랜지스터들의 어레이를 사용하는 소싱 디지털-대-아날로그 변환기로서 구현한다. n형 전류 미러는 공통 모드 전압 발생기로부터 오프셋 저항기(980)를 통해 접지로 흐르는 전류의 미러링된 버전을 싱킹한다.
도 21을 참조하면, 접힌 캐스코드 회로(2222)는 노드(2208)에서 차동을 단일-종단 변환으로 제공한다. 정적 바이어스 회로는 바이어스 전압들 Vb1, Vb2, Vb3, 및 Vb4을 제공한다. 바이어스 전압들 Vb1 및 Vb2은 n형 접힌 캐스코드 구조에 대해 넓은-스윙 캐스코드 바이어스 전압들이고, 바이어스 전압 Vb3은 p형 캐스코드 구조의 캐스코드 바이어스 전압이며, 바이어스 전압 Vb4는 단순한 미러 바이어스 전압이다. 적어도 하나의 실시예에서, 복조기/검출기(204)는 푸시-풀 출력 회로에 대한 제어 신호들을 생성하는 클래스 AB 제어 회로(2212)를 포함한다. 클래스 AB 제어 회로(2212)는 노드들(2224 및 2226) 상의 신호들을 제어하기 위해 속도 및 대칭 지연 특성을 제공하는 토폴로지를 갖는다. 따라서, 출력 신호 RXOUT는 하강 시간과 동일한 상승 시간을 갖는다. 트랜지스터(2218)를 통한 전류가 노드(2204)를 통한 결합된 전류보다 크면, 노드(2206) 상의 전압은 노드(2204) 상의 전압보다 높을 것이다. 결과적으로, 반송파 신호가 없는 차동 신호들의 쌍 VN 및 VP에 응답하여(즉, VN=VP=VCM 및 VIHL=VCM-VOFFSET이 승리), 노드들(2224 및 2226) 상의 전압들이 증가하고, 노드(2210) 상의 출력 전압이 접지를 향하여 감소하고, 출력 신호 RXOUT는 낮다(즉, 논리 '0'). 최소 선택기의 트랜지스터들(2214 및 2216)를 통한 전류가 승리하면, 노드(2204) 상의 전압은 노드(2206) 상의 전압보다 높을 것이다. 결과적으로, 반송파 신호를 나타내는 차동 신호들의 쌍 VN 및 VP 상의 전압에 응답하여, (즉, VN=VP=VCM±Vdiffsignal 승리 및 VIHL=VCM-VOFFSET), 노드들(2224 및 2226) 상의 전압들은 감소하여 노드(2210) 상의 전압을 고 전압 레벨로 증가시키고, 출력 신호 RXOUT은 고전압 레벨(즉, 논리 '1')이다
도 24를 참조하면, 복조기/검출기(204)의 적어도 하나의 실시예에서, 클래스 AB 제어 회로(2212)는 빠르며 대칭 지연 특성을 생성하는 Monticelli 토폴로지를 갖는다. 트랜지스터들(2228, 2230, 2232, 2234, 2236, 2238, 2240, 및 2242)은 각각 S2228, S2230, S2232, S2234, S2236, S2238, S2240, 및 S2242의 크기를 가지며, 여기서 Sn=(W/L)n이다. 클래스 AB 제어 회로(2212)는 푸시 변이들(push transitions)(예를 들어, 노드(2210)가 고전압 레벨로 변이함) 또는 풀 트랜지션들(예를 들어, 노드(2210)가 저 전압 레벨로 변이함) 하에서 노드(2210)의 충분한 이득, 속도, 및 선회 능력을 보장하기 위해 트랜지스터들(2228 및 2230)의 모든 조건들에서 충분한 정동작 전류를 유지한다. 따라서, 대칭 전파 지연을 갖는 고속 복조기/검출기가 개시된다.
도 6을 참조하면, 수신기 신호 경로(202)가 대역통과 필터 효과를 구현하기 때문에, 목표 동작 지점은 최대 이득, 즉 동작 조건들이 복조기/검출기(204)의 입력부에서 허용하는 최고 진폭 신호를 초래하는 반송 주파수 fc를 포함한다. 제조 공정 변동들로 인해 최대 이득이 발생하는 반송 주파수가 집적 회로들의 생산 로트들에 걸쳐 가변할 수 있다. 도 1을 참조하면, 격리기(104)의 적어도 하나의 실시예에서, 집적 회로 다이(106)는 전송을 위한 데이터의 온-오프 키잉 변조를 위한 반송파 신호로 사용되는 고 주파수 클록 신호를 생성하도록 구성된 프로그램가능 주파수를 갖는 발진기를 포함한다. 기술은 복조기/검출기(204)로의 입력부에서 높은 또는 최대 진폭 신호를 발생시키는 반송파 신호의 주파수를 식별하고, 그러한 주파수에서 신호를 발생시키기 위해 발진기를 프로그래밍하기 위한 집적 회로 다이(106)의 메모리 내의 그러한 주파수의 표시를 저장한다.
도 24 및 도 25를 참조하면, 적어도 하나의 실시예에서, 복조기/검출기(204) 로의 입력에서 최대 또는 거의-최대 신호 레벨을 초래하는 반송파 신호의 주파수를 식별하기 위한 진단 기술은 복조기/검출기(204)의 입력부에서 수신된 신호의 진폭에 비례하는 진단 신호(예를 들어, 아날로그 테스트 장비(ATE)-호환 신호)를 생성하는 것을 포함한다. 반송파 신호의 주파수를 스위핑하고 교정 회로(2400)에 의해 발생된 진단 신호를 주파수 증분들에서 캡처함으로써, 복조기/검출기(204)의 입력부에서 가장 큰 진폭을 초래하는 반송파 신호의 주파수가 식별될 수 있다. 적어도 하나의 실시예에서, 복조기/검출기(204)는 반송 주파수 fc를 결정하는 데 사용하기 위해 아날로그 버스(2416) 상에서 출력 단자로 구동되는 진단 신호를 생성하는 교정 회로(2400)를 포함한다.
적어도 하나의 실시예에서, 교정 회로(2400)는 트랜지스터(2408)를 통해 노드(2202)에 선택적으로 결합된 필터(2402)를 포함한다. 노드(2202)는 전술한 바와 같이 복조기/검출기(204)의 3-분기 차동 회로의 후부 노드이다. 적어도 하나의 실시예에서, 동작의 진단 모드에 있을 때, 교정 제어 신호 CAL는 높고, 상보적인 교정 제어 신호 CALB는 낮으며, 트랜지스터(2408)는 필터(2402)를 복조기/검출기(204)의 노드(2202)에 전도성으로 결합시킨다. 필터(2402)는 반송파 신호를 제거하고 소스 팔로워로서 구성된 트랜지스터(2406)를 구동시킨다. 트랜지스터(2406)는 외부 신호들로부터 노드(2202)를 차폐하면서 노드(2202) 상에 신호의 카피를 출력하는 단방향 버퍼 스테이지로서 구성된다. 적어도 하나의 실시예에서, 트랜지스터(2406)는 고유 금속-산화물-반도체 트랜지스터(채워진 직사각형 게이트를 갖는 트랜지스터 기호로 표시됨)이며, 다른 실시예에서는 표준 트랜지스터가 사용되지만, 이는 충분한 전압 헤드룸을 보장한다. 트랜지스터(2410)에 의해 형성된 전류 소스는 교정 제어 신호 CAL의 높은 값에 응답하여 트랜지스터(2412)에 의해 선택적으로 인에이블된다. 교정 제어 신호 CAL가 전류 소스을 디스에이블할 때, 트랜지스터(2406)의 소스 단자는 트랜지스터(2414)에 의해 VDD로 풀링된다. 교정 제어 신호 CAL 및 교정 제어 신호 CALB는 교정 인에이블 신호의 VDD-호환가능한 버전들이며(즉, 교정 모드가 인에이블된 경우 CAL=VDD 및 CALB=0V), CAL5V 및 CAL5VB는 보정 인에이블 신호의 VCC-호환가능한(예를 들어, 5V 호환가능한) 버전들이다(즉, 보정이 인에이블된 경우 CAL=VCC 및 CALB=0V).
예시적인 집적 회로 제조 공정에서, 고유 트랜지스터는 향상 모드 트랜지스터(즉, 양의 문턱 전압을 가지며 0의 게이트-대-소스 전압에서 반전된 채널이 형성되지 않는 트랜지스터)와 공핍 모드 트랜지스터(즉, 0 내지 음의 문턱 전압 및 0의 게이트-대-소스 전압에서 형성된 반전 채널을 갖는 트랜지스터) 사이에 있는 트랜지스터의 유형이다. 고유 트랜지스터는 약 0V의 문턱 전압을 갖는다. 고유 트랜지스터는 제 2 도전형(예를 들어, p형)을 갖는 기판에서 직접 제조된 제 1 도전형(예를 들어, n형)을 갖는 도핑되지 않은 트랜지스터일 수 있지만, 표준 트랜지스터들은 기판에 형성된 도핑된 웰에서 제조된다. 제조 공정은 상이한 두께들의 산화물 층들을 사용하여 형성된 게이트 단자들의 결과로서 상이한 항복 전압들 및 동작의 속도들을 갖는 트랜지스터들을 제공할 수 있다. 예시적인 고 전압 트랜지스터는 더 두꺼운 게이트 산화물을 가지므로 더 높은 항복 전압을 갖지만 더 얇은 게이트 산화물 두께를 갖는 저 전압 트랜지스터보다 느리다.
고유 트랜지스터는 얇은-게이트 산화물 두께(즉, 저-전압 고유 트랜지스터) 또는 두꺼운-게이트 산화물 두께(즉, 고-전압 고유 트랜지스터)를 갖는 산화물로 제조될 수 있다. 고유 트랜지스터는 전형적으로 표준 향상 모드 트랜지스터보다 크며(예를 들어, 고유 트랜지스터는 동일한 산화물 두께를 갖는 표준 트랜지스터(고 전압 또는 저 전압)의 최소 길이의 3 내지 6배인 최소 길이를 가질 수 있으며), 전형적으로 표준 트랜지스터보다 낮은 상호컨덕턴스를 갖는다. 저-전압 고유 트랜지스터 및 고-전압 고유 트랜지스터는 표준 트랜지스터의 문턱 전압보다 작은 크기들의 문턱 전압들을 갖는다. 일반적으로, 고유 트랜지스터는 대략 0V의 문턱 전압을 갖는다. 표준 저-전압 트랜지스터의 문턱 전압은 표준 고-전압 트랜지스터의 문턱 전압보다 작은 크기를 갖는다. 고-전압 고유 트랜지스터는 고-전압 트랜지스터의 문턱 전압보다 작은 크기를 갖는 문턱 전압을 갖는다. 예시적 집적 회로 제조 공정에서, 저-전압 트랜지스터의 문턱 전압은 고-전압 트랜지스터의 문턱 전압보다 적어도 200mV 낮다(예를 들어, 저-전압 트랜지스터의 문턱 전압은 대략 350 내지 400mV이고 고-전압 트랜지스터는 대략 600 내지 650mV이다).
교정 제어 신호들 CAL, CALB, CAL5V, 및 CAL5VB가 교정 모드를 인에이블할 때, 트랜지스터(2406)는 고-전압 트랜지스터들에 의해 형성된 전송 스위치(2420)를 통해 아날로그 버스(2416)로 전도성 결합된다. 테스트 버퍼(2404)는 테스트 패드를 통해 집적 회로 외부로 출력 신호를 구동하며, 이로써 외부 테스터가 아날로그 버스(2416) 상의 신호의 값을 측정할 수 있다. 적어도 하나의 실시예에서, 아날로그 버스(2416) 및 테스트 버퍼(2404)는 집적 회로 다이(108)의 다른 회로들과 공유된다. 교정 회로(2400)를 복조기/검출기(204)에 통합하는 것은 아날로그 버스(2416)로부터 복조기/검출기(204)의 내부 노드들을 버퍼링한다. 정상 동작 동안, 진단 모드는 디스에이블되고, 전송 스위치(2420)는 디스에이블되고 트랜지스터(2418)는 인에이블된다. (예를 들어, 전송 스위치(2420)에서 n형 고-전압 트랜지스터의 기생 오버랩 커패시턴스를 통한) 아날로그 버스(2416)로부터의 임의의 커플링 또는 아날로그 버스(2416) 상의 과도들은 트랜지스터(2418)를 통해 접지로 분기되고 복조기/검출기(204)에 영향을 주지 않는다. 아날로그 버스는 본 명세서에 기술된 진단 기능들 전용일 수 있거나, 본 명세서에 참조로서 동합된 출원인, 2017년 5월 31일 출원된, 발명자들로서 Ernest T. Stround 등에 의해 명명된 "Test Interface with Access Across Isolation Barrier"라는 제목의 미국 특허 출원 제 15/609,996호에 기재된 바와 같이, 다른 진단 기능들과 아날로그 버스(2416)를 공유하기 위한 선택 회로를 포함하는 테스트 인터페이스와 통합될 수 있다.
도 1, 도 22, 도 24, 및 도 25를 참조하면, 적어도 하나의 실시예에서, 교정 회로(2400)는 복조기/검출기(204)의 입력부에서 최대 진폭 신호에 대응하는 반송 주파수, 및 오프셋 전압 VOFFSET 또는 사전결정된 문턱 전압 VIHL에 대한 목표 값을 결정하는 데 사용되는 진단 신호를 생성하도록 구성된다. 진단 기술은 제어 코드 D[N:1]을 0으로 설정하여 공통 모드 전압 VCM의 값을 갖도록 사전결정된 문턱 전압 VIHL을 생성한다. 결과적으로, 아날로그 버스(2416) 상의 진단 신호는 온-오프 키잉 변조를 사용하여 변조된 논리 '0' 신호의 전송에 대응한다. 별도로, 진단 기술은 격리 채널(120)을 걸친 집적 회로 다이(106)에 의해 캐리어 신호의 전송을 가능하게 하고, 논리 '1'의 전송에 대응하는 데이터로서 외부적으로 구동되는 아날로그 버스(2416) 상의 진단 신호를 측정한다. 집적 회로 다이(106)는 주파수들의 범위에 걸쳐 반송 주파수를 증가시키도록 구성되며, 아날로그 테스트 버스(2416) 상의 대응하는 데이터는 외부적으로 측정된다. 특정 주파수에 대한 반송파 신호의 전송이 계속됨에 따라, 노드(2202) 상에 존재하는 최소 선택 출력 신호는 반송 주파수 신호의 각 주파수에 대해 정상 상태 전압으로 강하되는 필터링된 평균을 생성한다. 복조기/검출기(204)의 입력부에서 최대 진폭 신호에 대응하는 반송파 신호의 주파수는 아날로그 버스(2416) 상의 데이터로부터 (예를 들어, 외부적으로) 식별된다. 그러한 신호는 논리 '0' 신호에 대해 측정된 전압 레벨로부터 가장 큰 전압 레벨 변화로 표시된다. 대응하는 오프셋 전압 VOFFSET은 0.5×(VABUS1-VABUS0)를 계산하여 결정되며, 여기서 VABUS1은 최대 진폭 신호에 대응하는 반송 주파수에서의 논리 '1'의 전송에 응답한 아날로그 버스(2416) 상의 진단 신호의 출력 전압이며, VABUS0은 논리 '0'의 전송에 응답한 아날로그 버스(2416) 상의 진단 신호의 출력 전압이다. 오프셋 전압 VOFFSET의 값에 대응하는 디지털 코드는 전류 출력 디지털-대-아날로그 변환기(1504)에 의해 사용하기 위해 집적 회로 다이(108)에 프로그래밍된다.
도 26은 주파수 스윕 동안 반송 주파수 fc가 증가함에 따라 차동 노드들의 쌍 VP 및 VN 상의 신호의 진폭에 대한 예시적인 파형들 및 진단 버스 상에서 집적 회로 다이(108)의 단자로 구동되는 교정 회로의 출력부의 대응하는 파형을 도시한다. 아날로그 버스(2416) 상의 진단 신호 ABUS의 최소 진폭은 복조기/검출기(204)의 입력부에서의 최대 진폭 신호에 대응한다. 대응하는 반송 주파수 fc 및 오프셋 전압 VOFFSET은 각각 프로그램가능 발진기 및 복조기/검출기(204)에 의해 사용하기 위해 식별되고 메모리에 저장된다. 도 27은 격리기 제품의 다양한 반송 주파수들에 대한 교정 회로의 예시적인 단일-종단 진단 신호 ABUS에 대한 전압 파형들을 도시한다. 교정 후, 반송 주파수 fc는 예시적인 주파수 스윕을 위한 복조기/검출기(204)의 입력부에서 최대 진폭 신호에 대응하는 주파수 f7로 설정된다.
따라서, 선택가능한 전력 소비 및 공통 모드 과도에 대한 내성을 갖는 격리 장벽을 통해 정보를 신뢰성있게 통신하는 격리 채널이 개시된다. 본 명세서에 기재된 본 발명의 설명은 예시적인 것이며, 다음의 청구 범위에 기재된 본 발명의 범위를 제한하려는 것은 아니다. 예를 들어, 본 발명이 격리기 제품이 수신기 신호 경로를 포함하는 실시예에서 기재되었지만, 당업자는 본 명세서의 교시들이 다른 용도들에 이용될 수 있음을 이해할 것이다. 청구 범위에서 사용된 "제 1", "제 2", "제 3" 등의 용어들은 문맥 상 달리 명백하지 않는 한, 청구 범위의 상이한 항목들을 구별하는 것이며, 시간의 순서, 위치, 또는 특징을 달리 나타내거나 암시하지 않는다. 예를 들어, "제 1 수신된 네트워크 신호", "제 2 수신된 네트워크 신호"는 제 1 수신된 네트워크 신호가 제 2 수신된 네트워크 신호 이전 시간에 발생한다는 것을 나타내거나 암시하지 않는다. 본 명세서에 개시된 실시예들의 변동들 및 수정들은 다음의 청구 범위에 기재된 본 발명의 범위를 벗어나지 않고 본 명세서에 기재된 설명에 기초하여 이루어질 수 있다.
Claims (20)
- 수신기로서,
선택가능한 플랫 이득을 갖는 제 1 주파수 응답 및 입력 차동 노드들의 쌍 상에서 수신된 입력 차동 신호들의 쌍에 기초하여 증폭된 차동 신호들의 쌍을 제공하도록 구성된 프로그램가능한 평면 이득 스테이지; 및
제 1 통과 대역에서의 반송 주파수에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 상기 증폭된 차동 신호들의 쌍에 기초하여 제 2 증폭된 차동 신호들의 쌍을 생성하도록 구성된 피킹 이득 스테이지로서, 상기 제 1 피크 이득은 상기 피킹 이득 스테이지의 제 1 차단 주파수 전에 발생하는, 상기 피킹 이득 스테이지를 포함하며,
상기 프로그램가능한 플랫 이득 스테이지 및 피킹 이득 스테이지는 가변 피킹 이득 스테이지로서 구성되는, 수신기. - 제 1 항에 있어서,
상기 선택가능한 플랫 이득은 상기 입력 차동 신호들의 쌍을 수신하는 수신기 경로의 사전결정된 전력 소비에 기초하여 선택적으로 프로그래밍되는, 수신기. - 제 1 항에 있어서,
상기 피킹 이득 스테이지는 상기 프로그램가능한 플랫 이득 스테이지에 용량 적으로 결합되고, 선택가능한 후부 전류 소스를 포함하는 공통 소스 증폭기를 포함하는, 수신기. - 제 1 항에 있어서,
상기 프로그램가능한 플랫 이득 스테이지는:
상기 입력 차동 신호들의 쌍에 기초하여 중간 증폭된 차동 신호들의 쌍을 생성하도록 구성된 외측 증폭기로서, 단위 전류의 제 1 프로그램가능한 정수 배인 제 1 전류를 생성하도록 구성된 제 1 전류 소스를 포함하는 외측 증폭기; 및
상기 중간 증폭된 차동 신호들의 쌍에 기초하여 상기 증폭된 차동 신호들의 쌍을 생성하도록 구성된 내측 증폭기로서, 상기 단위 전류의 제 2 프로그램가능한 정수 배인 제 2 전류를 생성하도록 구성된 제 2 전류 소스를 포함하는 내측 증폭기를 포함하는, 수신기. - 제 4 항에 있어서,
상기 내측 증폭기는 상기 외측 증폭기에 대한 능동 부하로서 구성되는, 수신기. - 제 1 항에 있어서,
공통 모드 전압 노드에 결합된 고역 통과 필터를 더 포함하며,
상기 고역 통과 필터는 상기 공통 모드 전압 노드 상에서 공통 모드 전압 주위에 상기 제 2 증폭된 차동 신호들의 쌍의 중심을 두도록 구성되는, 수신기. - 제 6 항에 있어서,
상기 공통 모드 전압 노드 상에서 상기 공통 모드 전압을 생성하도록 구성된 공통 모드 전압 발생기를 더 포함하며,
상기 공통 모드 전압 발생기는 상기 제 2 증폭된 차동 신호들의 쌍에 기초하여 상기 공통 모드 전압 노드에 전류를 소싱(source)하거나 상기 공통 모드 전압 노드로부터 전류를 싱킹(sink)하도록 구성되는, 수신기. - 제 6 항에 있어서,
상기 공통 모드 전압을 생성하도록 구성된 공통 모드 전압 생성기를 더 포함하며,
상기 공통 모드 전압 생성기는:
레플리카 바이어싱 회로; 및
상기 레플리카 바이어싱 회로 및 상기 공통 모드 전압 노드에 결합된 푸시-풀 출력 스테이지를 포함하는, 수신기. - 제 8 항에 있어서,
상기 푸시-풀 출력 스테이지는:
전력 공급 노드와 상기 공통 모드 전압 노드 사이에 결합된 n형 장치; 및
상기 공통 모드 전압 노드와 접지 노드 사이에 결합된 p형 장치를 포함하는, 수신기. - 제 8 항에 있어서,
상기 공통 모드 전압은 상기 공통 모드 전압 발생기의 p형 장치의 하나의 문턱 전압(|VTP|)인 크기를 갖는, 수신기. - 신호를 수신하는 방법으로서,
입력 차동 신호들의 쌍을 수신하는 단계;
사전결정된 플랫 이득을 갖는 제 1 주파수 응답에 따라 그리고 상기 입력 차동 신호들의 쌍에 기초하여 증폭된 차동 신호들의 쌍을 생성하는 단계; 및
제 1 통과 대역에서의 반송 주파수에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 제 2 증폭된 차동 신호들의 쌍을 생성하는 단계로서, 상기 제 1 피크 이득은 상기 제 2 주파수 응답의 제 1 차단 주파수 전에 발생하며 상기 증폭된 차동 신호들의 쌍에 기초하는, 상기 제 2 증폭된 차동 신호들의 쌍을 생성하는 단계를 포함하는, 신호 수신 방법. - 제 11 항에 있어서,
상기 입력 차동 신호들의 쌍을 수신하는 수신기 경로의 사전결정된 전력 소비를 선택하는 단계; 및
상기 사전결정된 전력 소비에 기초하여 상기 사전결정된 플랫 이득을 선택하는 단계를 더 포함하는, 신호 수신 방법. - 제 12 항에 있어서,
상기 사전결정된 전력 소비는 상기 사전결정된 플랫 이득과 반비례하는, 신호 수신 방법. - 제 11 항에 있어서,
상기 증폭된 차동 신호들의 쌍을 생성하는 단계는:
상기 입력 차동 신호들의 쌍에 기초하고 단위 전류의 제 1 프로그램가능한 정수 배를 사용하여 제 1 차동 신호들의 쌍을 생성하는 단계; 및
상기 제 1 차동 신호들의 쌍에 기초하고 상기 단위 전류의 제 2 프로그램가능한 정수 배를 사용하여 상기 증폭된 차동 신호들의 쌍을 생성하는 단계를 포함하는, 신호 수신 방법. - 제 11 항에 있어서,
상기 제 2 증폭된 차동 신호들의 쌍을 생성하는 단계는 상기 증폭된 차동 신호들의 쌍으로부터 직류 오프셋을 제거하는 단계를 포함하는, 신호 수신 방법. - 제 11 항에 있어서,
공통 모드 전압을 생성하는 단계; 및
상기 공통 모드 전압 주위에 상기 제 2 증폭된 차동 신호들의 쌍의 중심을 두게 하는 단계를 더 포함하는, 신호 수신 방법. - 수신기를 동작시키는 방법으로서,
프로그램가능한 피킹 이득 스테이지를 위해 선택된 전력 소비 구성에 대응하도록 프로그램가능한 플랫 이득 스테이지의 이득을 선택적으로 구성하는 단계로서, 상기 프로그램가능한 플랫 이득 스테이지는 입력 차동 노드들의 쌍 상에서 수신된 차동 신호들의 수신된 쌍 및 프로그램가능한 플랫 이득을 갖는 제 1 주파수 응답에 기초하여 제 1 차동 노드들의 쌍 상에 증폭된 차동 신호들의 쌍을 제공하도록 구성되는, 상기 프로그램가능한 플랫 이득 스테이지의 이득을 선택적으로 구성하는 단계; 및
상기 선택된 전력 소비 구성에 따라 상기 프로그램가능한 피킹 이득 스테이지를 선택적으로 구성하는 단계로서, 상기 프로그램가능한 피킹 이득 스테이지는 상기 프로그램가능한 플랫 이득 스테이지에 용량적으로 결합되고, 상기 프로그램가능한 피킹 이득 스테이지는 제 1 통과 대역에서의 반송 주파수에서 제 1 피크 이득을 포함하는 제 2 주파수 응답에 따라 상기 증폭된 차동 신호들의 쌍에 기초하여 제 2 차동 노드들의 쌍 상에 제 2 증폭된 차동 신호들의 쌍을 생성하도록 구성되며, 상기 제 1 피크 이득은 상기 프로그램가능한 피킹 이득 스테이지의 제 1 차단 주파수 전에 발생하는, 상기 프로그램가능한 피킹 이득 스테이지를 선택적으로 구성하는 단계를 포함하는, 방법. - 제 17 항에 있어서,
상기 이득은 상기 프로그램가능한 플랫 이득 스테이지의 내측 증폭기의 제 1 바이어스 전류를 선택하고 상기 프로그램가능한 플랫 이득 스테이지의 외측 증폭기의 제 2 바이어스 전류를 선택함으로써 구성되는, 방법. - 제 17 항에 있어서,
상기 프로그램가능한 피킹 이득 스테이지의 정동작 전류는 상기 전력 소비 구성에 기초하여 결정되는, 방법. - 제 17 항에 있어서,
상기 이득은 제조 변동들에 기초하여 추가로 선택되는, 방법.
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| US7889006B1 (en) * | 2009-09-23 | 2011-02-15 | Maxim Integrated Products, Inc. | dB-linear process-independent variable gain amplifier |
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| US10536309B2 (en) | 2014-09-15 | 2020-01-14 | Analog Devices, Inc. | Demodulation of on-off-key modulated signals in signal isolator systems |
| US9564863B1 (en) * | 2014-11-07 | 2017-02-07 | Altera Corporation | Circuits and methods for variable gain amplifiers |
| US10411663B2 (en) * | 2016-11-15 | 2019-09-10 | Solantro Semiconductor Corp. | Galvanically isolated amplifiers and related methods |
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