JP2790117B2 - Ｃｍｏｓ装置 - Google Patents
Ｃｍｏｓ装置Info
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- JP2790117B2 JP2790117B2 JP8096162A JP9616296A JP2790117B2 JP 2790117 B2 JP2790117 B2 JP 2790117B2 JP 8096162 A JP8096162 A JP 8096162A JP 9616296 A JP9616296 A JP 9616296A JP 2790117 B2 JP2790117 B2 JP 2790117B2
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- output
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Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ装置、特
に、ＣＭＯＳ出力バッファのインピーダンス調整に関す
る。
に、ＣＭＯＳ出力バッファのインピーダンス調整に関す
る。
【０００２】
【従来の技術】一般に、図３に示すように、ＣＭＯＳ出
力バッファにおいては、電源端子ＶDDと接地端子ＧＮＤ
との間にＰチャネルＭＯＳトランジスタ１及びＮチャネ
ルＭＯＳトランジスタ２が直列に接続されている。な
お、一点鎖側は１つの集積回路ＬＳＩを示している。
力バッファにおいては、電源端子ＶDDと接地端子ＧＮＤ
との間にＰチャネルＭＯＳトランジスタ１及びＮチャネ
ルＭＯＳトランジスタ２が直列に接続されている。な
お、一点鎖側は１つの集積回路ＬＳＩを示している。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ＣＭＯＳ出力バッファにおいては、拡散濃度等の影響に
より出力インピーダンスのばらつきが大きくなるという
課題がある。この結果、たとえば、ＣＭＯＳ出力バッフ
ァの出力インピーダンスを伝送線路の特性インピーダン
スと等しくして反射ノイズを抑える直列終端伝送方式に
おいては、反射ノイズが抑えられないことがある。ま
た、ハイレベル出力のときの出力インピーダンスとロー
レベル出力のときの出力インピーダンスとが異なること
が多いという課題もある。この結果、出力波形の立上り
時間と立下り時間との相違により出力パルス幅が変化す
ることがある。
ＣＭＯＳ出力バッファにおいては、拡散濃度等の影響に
より出力インピーダンスのばらつきが大きくなるという
課題がある。この結果、たとえば、ＣＭＯＳ出力バッフ
ァの出力インピーダンスを伝送線路の特性インピーダン
スと等しくして反射ノイズを抑える直列終端伝送方式に
おいては、反射ノイズが抑えられないことがある。ま
た、ハイレベル出力のときの出力インピーダンスとロー
レベル出力のときの出力インピーダンスとが異なること
が多いという課題もある。この結果、出力波形の立上り
時間と立下り時間との相違により出力パルス幅が変化す
ることがある。
【０００４】従って、本発明の目的は、出力インピーダ
ンスのばらつきを補償でき、かつハイレベル出力のとき
の出力インピーダンスとローレベル出力のときの出力イ
ンピーダンスとを同一せしめたことができるＣＭＯＳ装
置を提供することにある。
ンスのばらつきを補償でき、かつハイレベル出力のとき
の出力インピーダンスとローレベル出力のときの出力イ
ンピーダンスとを同一せしめたことができるＣＭＯＳ装
置を提供することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、電源端子とＰチャネルＭＯＳトランジス
タとの間に第１の可変抵抗を設け、ＮチャネルＭＯＳト
ランジスタと接地端子との間に第２の可変抵抗を設け
る。また、ＣＭＯＳ装置の出力端子の出力電圧を第１、
第２の基準電圧と比較する比較手段を設け、さらに、こ
の比較手段の出力に応じて第１、第２の可変抵抗の各値
を調整する調整手段を設ける。これにより、出力端子の
出力が第１、第２の基準電圧間になるように第１、第２
の可変抵抗の各値が調整されることになる。
めに本発明は、電源端子とＰチャネルＭＯＳトランジス
タとの間に第１の可変抵抗を設け、ＮチャネルＭＯＳト
ランジスタと接地端子との間に第２の可変抵抗を設け
る。また、ＣＭＯＳ装置の出力端子の出力電圧を第１、
第２の基準電圧と比較する比較手段を設け、さらに、こ
の比較手段の出力に応じて第１、第２の可変抵抗の各値
を調整する調整手段を設ける。これにより、出力端子の
出力が第１、第２の基準電圧間になるように第１、第２
の可変抵抗の各値が調整されることになる。
【０００６】
【発明の実施の形態】図１は本発明に係るＣＭＯＳ装置
の実施の形態を示す回路図である。図１においては、図
３の電源端子ＶDDとＰチャネルＭＯＳトランジスタ１と
の間に可変抵抗としてのＰチャネルＭＯＳトランジスタ
３を接続し、図３のＮチャネルＭＯＳトランジスタ２と
接地端子ＧＮＤとの間に可変抵抗としてのＮチャネルＭ
ＯＳトランジスタ４を接続してある。
の実施の形態を示す回路図である。図１においては、図
３の電源端子ＶDDとＰチャネルＭＯＳトランジスタ１と
の間に可変抵抗としてのＰチャネルＭＯＳトランジスタ
３を接続し、図３のＮチャネルＭＯＳトランジスタ２と
接地端子ＧＮＤとの間に可変抵抗としてのＮチャネルＭ
ＯＳトランジスタ４を接続してある。
【０００７】出力端子ＯＵＴの電圧ＶOUTは２つの比較
回路５、６に供給される。ここで、比較回路５は出力電
圧ＶOUTを基準電圧ＶREF1と比較する。この結果、ＶOUT
＞ＶREF1のときに、比較回路５の出力Ｓ１はハイレベル
となり、ＶOUT≦ＶREF1のときに、比較回路５の出力Ｓ
１はローレベルとなる。また、比較回路６は出力電圧Ｖ
OUTを基準電圧ＶREF2と比較する。ただし、ＶREF1＞Ｖ
REF2である。この結果、ＶOUT＜ＶREF2のときに、比較
回路６の出力Ｓ２はハイレベルとなり、ＶOUT≧ＶREF2
のときに、比較回路６の出力Ｓ２はローレベルとなる。
回路５、６に供給される。ここで、比較回路５は出力電
圧ＶOUTを基準電圧ＶREF1と比較する。この結果、ＶOUT
＞ＶREF1のときに、比較回路５の出力Ｓ１はハイレベル
となり、ＶOUT≦ＶREF1のときに、比較回路５の出力Ｓ
１はローレベルとなる。また、比較回路６は出力電圧Ｖ
OUTを基準電圧ＶREF2と比較する。ただし、ＶREF1＞Ｖ
REF2である。この結果、ＶOUT＜ＶREF2のときに、比較
回路６の出力Ｓ２はハイレベルとなり、ＶOUT≧ＶREF2
のときに、比較回路６の出力Ｓ２はローレベルとなる。
【０００８】インピーダンス調整回路７は比較回路５、
６の出力Ｓ１、Ｓ２に応じてＭＯＳトランジスタ３、４
の抵抗値を調整する。この場合、インピーダンス調整回
路７はＣＭＯＳ装置の入力端子ＩＮの電圧ＶIN及び制御
信号ＣＮＴによって制御される。なお、制御信号ＣＮＴ
はインピーダンス調整回路７をイネーブルにするための
信号である。
６の出力Ｓ１、Ｓ２に応じてＭＯＳトランジスタ３、４
の抵抗値を調整する。この場合、インピーダンス調整回
路７はＣＭＯＳ装置の入力端子ＩＮの電圧ＶIN及び制御
信号ＣＮＴによって制御される。なお、制御信号ＣＮＴ
はインピーダンス調整回路７をイネーブルにするための
信号である。
【０００９】始めに、ＣＮＴ＝“１”（ハイレベル）か
つ入力端子ＩＮの電圧ＶINがローレベルつまり出力端子
ＯＵＴの電圧ＶOUTがハイレベルの場合について説明す
る。この場合、出力端子ＯＵＴを外部抵抗Ｒ6に接続す
る。従って、出力端子ＯＵＴの電圧ＶOUTは次式で表わ
せる。 ＶOUT＝ＶDD・Ｒ6／（Ｒ3＋Ｒ1＋Ｒ6） ただし、Ｒ3、Ｒ1はトランジスタ３、１の抵抗値であ
る。このとき、インピーダンス調整回路７は次の３通り
の動作をする。
つ入力端子ＩＮの電圧ＶINがローレベルつまり出力端子
ＯＵＴの電圧ＶOUTがハイレベルの場合について説明す
る。この場合、出力端子ＯＵＴを外部抵抗Ｒ6に接続す
る。従って、出力端子ＯＵＴの電圧ＶOUTは次式で表わ
せる。 ＶOUT＝ＶDD・Ｒ6／（Ｒ3＋Ｒ1＋Ｒ6） ただし、Ｒ3、Ｒ1はトランジスタ３、１の抵抗値であ
る。このとき、インピーダンス調整回路７は次の３通り
の動作をする。
【００１０】１）ＶOUT＞ＶREF1のときには、比較回路
５の出力Ｓ１＝“１”、比較回路６の出力Ｓ２＝“０”
となる。この結果、インピーダンス調整回路７はＰチャ
ネルＭＯＳトランジスタ３のゲート電圧ＶPGを高くす
る。従って、ＰチャネルＭＯＳトランジスタ３の抵抗値
Ｒ3は大きくなる。
５の出力Ｓ１＝“１”、比較回路６の出力Ｓ２＝“０”
となる。この結果、インピーダンス調整回路７はＰチャ
ネルＭＯＳトランジスタ３のゲート電圧ＶPGを高くす
る。従って、ＰチャネルＭＯＳトランジスタ３の抵抗値
Ｒ3は大きくなる。
【００１１】２）ＶOUT＜ＶREF2のときには、比較回路
５の出力Ｓ１＝“０”、比較回路６の出力Ｓ２＝“１”
となる。この結果、インピーダンス調整回路７はＰチャ
ネルＭＯＳトランジスタ３のゲート電圧ＶPGを低くす
る。従って、ＰチャネルＭＯＳトランジスタ３の抵抗値
Ｒ3は小さくなる。
５の出力Ｓ１＝“０”、比較回路６の出力Ｓ２＝“１”
となる。この結果、インピーダンス調整回路７はＰチャ
ネルＭＯＳトランジスタ３のゲート電圧ＶPGを低くす
る。従って、ＰチャネルＭＯＳトランジスタ３の抵抗値
Ｒ3は小さくなる。
【００１２】３）ＶREF2≦ＶOUT≦ＶREF1のときには、
比較回路５、６の出力Ｓ１，Ｓ２は共に“０”である。
この結果、インピーダンス調整回路７はＰチャネルＭＯ
Ｓトランジスタ３のゲート電圧ＶPGを変化させない。つ
まり、ＰチャネルＭＯＳトランジスタ３の抵抗値Ｒ3は
固定される。
比較回路５、６の出力Ｓ１，Ｓ２は共に“０”である。
この結果、インピーダンス調整回路７はＰチャネルＭＯ
Ｓトランジスタ３のゲート電圧ＶPGを変化させない。つ
まり、ＰチャネルＭＯＳトランジスタ３の抵抗値Ｒ3は
固定される。
【００１３】次に、ＣＮＴ＝“１”（ハイレベル）かつ
入力端子ＩＮの電圧ＶINがハイレベルつまり出力端子Ｏ
ＵＴの電圧ＶOUTがローレベルの場合について説明す
る。この場合、出力端子ＯＵＴを外部抵抗Ｒ5に接続す
る。従って、出力端子ＯＵＴの電圧ＶOUTは次式で表わ
せる。 ＶOUT＝ＶDD・（Ｒ2＋Ｒ4）／（Ｒ5＋Ｒ2＋Ｒ4） ただし、Ｒ2、Ｒ4はトランジスタ２、４の抵抗値であ
る。このとき、インピーダンス調整回路７は次の３通り
の動作をする。
入力端子ＩＮの電圧ＶINがハイレベルつまり出力端子Ｏ
ＵＴの電圧ＶOUTがローレベルの場合について説明す
る。この場合、出力端子ＯＵＴを外部抵抗Ｒ5に接続す
る。従って、出力端子ＯＵＴの電圧ＶOUTは次式で表わ
せる。 ＶOUT＝ＶDD・（Ｒ2＋Ｒ4）／（Ｒ5＋Ｒ2＋Ｒ4） ただし、Ｒ2、Ｒ4はトランジスタ２、４の抵抗値であ
る。このとき、インピーダンス調整回路７は次の３通り
の動作をする。
【００１４】１）ＶOUT＞ＶREF1のときには、比較回路
５の出力Ｓ１＝“１”、比較回路６の出力Ｓ２＝“０”
となる。この結果、インピーダンス調整回路７はＮチャ
ネルＭＯＳトランジスタ４のゲート電圧ＶNGを高くす
る。従って、ＮチャネルＭＯＳトランジスタ４の抵抗値
Ｒ4は小さくなる。
５の出力Ｓ１＝“１”、比較回路６の出力Ｓ２＝“０”
となる。この結果、インピーダンス調整回路７はＮチャ
ネルＭＯＳトランジスタ４のゲート電圧ＶNGを高くす
る。従って、ＮチャネルＭＯＳトランジスタ４の抵抗値
Ｒ4は小さくなる。
【００１５】２）ＶOUT＜ＶREF2のときには、比較回路
５の出力Ｓ１＝“０”、比較回路６の出力Ｓ２＝“１”
となる。この結果、インピーダンス調整回路７はＮチャ
ネルＭＯＳトランジスタ４のゲート電圧ＶNGを低くす
る。従って、ＰチャネルＭＯＳトランジスタ４の抵抗値
Ｒ4は大きくなる。
５の出力Ｓ１＝“０”、比較回路６の出力Ｓ２＝“１”
となる。この結果、インピーダンス調整回路７はＮチャ
ネルＭＯＳトランジスタ４のゲート電圧ＶNGを低くす
る。従って、ＰチャネルＭＯＳトランジスタ４の抵抗値
Ｒ4は大きくなる。
【００１６】３）ＶREF2≦ＶOUT≦ＶREF1のときには、
比較回路５、６の出力Ｓ１，Ｓ２は共に“０”である。
この結果、インピーダンス調整回路７はＮチャネルＭＯ
Ｓトランジスタ４のゲート電圧ＶNGを変化させない。つ
まり、ＮチャネルＭＯＳトランジスタ４の抵抗値Ｒ4は
固定される。
比較回路５、６の出力Ｓ１，Ｓ２は共に“０”である。
この結果、インピーダンス調整回路７はＮチャネルＭＯ
Ｓトランジスタ４のゲート電圧ＶNGを変化させない。つ
まり、ＮチャネルＭＯＳトランジスタ４の抵抗値Ｒ4は
固定される。
【００１７】このようにして、ばらつきの大きい抵抗値
Ｒ3＋Ｒ1、抵抗値Ｒ2＋Ｒ4を制御し、制御信号ＣＮＴを
“０”（ローレベル）にする。たとえば、送端直列終端
伝送方式では、伝送線路の特性インピーダンスＺ0に対
して、 Ｚ0＝Ｒ3＋Ｒ1＝Ｒ2＋Ｒ4 とすることができる。これにより、インピーダンス不整
合による反射を抑える。また、Ｒ3＋Ｒ1＝Ｒ2＋Ｒ4とす
ることによりハイレベル出力の出力インピーダンスとロ
ーレベル出力の出力インピーダンスとを一致せしめ、こ
の結果、出力波形の立上り時間と立下り時間とを一致せ
しめ、従って、出力パルス幅の変動を抑えることができ
る。
Ｒ3＋Ｒ1、抵抗値Ｒ2＋Ｒ4を制御し、制御信号ＣＮＴを
“０”（ローレベル）にする。たとえば、送端直列終端
伝送方式では、伝送線路の特性インピーダンスＺ0に対
して、 Ｚ0＝Ｒ3＋Ｒ1＝Ｒ2＋Ｒ4 とすることができる。これにより、インピーダンス不整
合による反射を抑える。また、Ｒ3＋Ｒ1＝Ｒ2＋Ｒ4とす
ることによりハイレベル出力の出力インピーダンスとロ
ーレベル出力の出力インピーダンスとを一致せしめ、こ
の結果、出力波形の立上り時間と立下り時間とを一致せ
しめ、従って、出力パルス幅の変動を抑えることができ
る。
【００１８】図２は図１のインピーダンス調整回路７の
一例を示す回路図である。図２において、アンド回路７
０１、７０２は制御信号ＣＮＴが“１”のときに比較回
路５、６の出力Ｓ１、Ｓ２を取込む。ゲート回路７０
３、７０４は、入力端子ＩＮの電圧ＶINがローレベルつ
まり出力端子ＯＵＴの電圧ＶOUTがハイレベルのとき
に、比較回路５、６の出力Ｓ１、Ｓ２を取込んでアップ
／ダウンカウンタ７０５に供給する。アンド回路７０
６、７０７は、入力端子ＩＮの電圧ＶINがハイレベルつ
まり出力端子ＯＵＴの電圧ＶOUTがローレベルのとき
に、比較回路５、６の出力Ｓ１、Ｓ２を取込んでアップ
／ダウンカウンタ７０８に供給する。
一例を示す回路図である。図２において、アンド回路７
０１、７０２は制御信号ＣＮＴが“１”のときに比較回
路５、６の出力Ｓ１、Ｓ２を取込む。ゲート回路７０
３、７０４は、入力端子ＩＮの電圧ＶINがローレベルつ
まり出力端子ＯＵＴの電圧ＶOUTがハイレベルのとき
に、比較回路５、６の出力Ｓ１、Ｓ２を取込んでアップ
／ダウンカウンタ７０５に供給する。アンド回路７０
６、７０７は、入力端子ＩＮの電圧ＶINがハイレベルつ
まり出力端子ＯＵＴの電圧ＶOUTがローレベルのとき
に、比較回路５、６の出力Ｓ１、Ｓ２を取込んでアップ
／ダウンカウンタ７０８に供給する。
【００１９】アップ／ダウンカウンタ７０５の値はディ
ジタル／アナログ（Ｄ／Ａ）変換器７０９によってＤ／
Ａ変換され、ＰチャネルＭＯＳトランジスタ３のゲート
電圧ＶPGとなる。また、アップ／ダウンカウンタ７０８
の値はＤ／Ａ変換器７１０によってＤ／Ａ変換され、Ｎ
チャネルＭＯＳトランジスタ４のゲート電圧ＶNGとな
る。
ジタル／アナログ（Ｄ／Ａ）変換器７０９によってＤ／
Ａ変換され、ＰチャネルＭＯＳトランジスタ３のゲート
電圧ＶPGとなる。また、アップ／ダウンカウンタ７０８
の値はＤ／Ａ変換器７１０によってＤ／Ａ変換され、Ｎ
チャネルＭＯＳトランジスタ４のゲート電圧ＶNGとな
る。
【００２０】すなわち、ＣＮＴ＝“１”、ＶIN＝ローレ
ベルかつＳ１＝“１”のときに、アップ／ダウンカウン
タ７０５はクロック信号ＣＬＫを計数してその計数値を
大きくする。この結果、ＰチャネルＭＯＳトランジスタ
３のゲート電圧ＶPGは高くなり、その抵抗値Ｒ3は大き
くなる。他方、ＣＮＴ＝“１”、ＶIN＝ローレベルかつ
Ｓ２＝“１”のときに、アップ／ダウンカウンタ７０５
はクロック信号ＣＬＫを計数してその計数値を小さくす
る。この結果、ＰチャネルＭＯＳトランジスタ３のゲー
ト電圧ＶPGは低くなり、その抵抗値Ｒ3は小さくなる。
ベルかつＳ１＝“１”のときに、アップ／ダウンカウン
タ７０５はクロック信号ＣＬＫを計数してその計数値を
大きくする。この結果、ＰチャネルＭＯＳトランジスタ
３のゲート電圧ＶPGは高くなり、その抵抗値Ｒ3は大き
くなる。他方、ＣＮＴ＝“１”、ＶIN＝ローレベルかつ
Ｓ２＝“１”のときに、アップ／ダウンカウンタ７０５
はクロック信号ＣＬＫを計数してその計数値を小さくす
る。この結果、ＰチャネルＭＯＳトランジスタ３のゲー
ト電圧ＶPGは低くなり、その抵抗値Ｒ3は小さくなる。
【００２１】また、ＣＮＴ＝“１”、ＶIN＝ハイレベル
かつＳ１＝“１”のときに、アップ／ダウンカウンタ７
０８はクロック信号ＣＬＫを計数してその計数値を大き
くする。この結果、ＮチャネルＭＯＳトランジスタ４の
ゲート電圧ＶNGは高くなり、その抵抗値Ｒ4は小さくな
る。他方、ＣＮＴ＝“１”、ＶIN＝ハイレベルかつＳ２
＝“１”のときに、アップ／ダウンカウンタ７０８はク
ロック信号ＣＬＫを計数してその計数値を小さくする。
この結果、ＮチャネルＭＯＳトランジスタ４のゲート電
圧ＶNGは低くなり、その抵抗値Ｒ4は大きくなる。
かつＳ１＝“１”のときに、アップ／ダウンカウンタ７
０８はクロック信号ＣＬＫを計数してその計数値を大き
くする。この結果、ＮチャネルＭＯＳトランジスタ４の
ゲート電圧ＶNGは高くなり、その抵抗値Ｒ4は小さくな
る。他方、ＣＮＴ＝“１”、ＶIN＝ハイレベルかつＳ２
＝“１”のときに、アップ／ダウンカウンタ７０８はク
ロック信号ＣＬＫを計数してその計数値を小さくする。
この結果、ＮチャネルＭＯＳトランジスタ４のゲート電
圧ＶNGは低くなり、その抵抗値Ｒ4は大きくなる。
【００２２】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＭＯＳ装置の出力インピーダンスのばらつきを補償で
き、また、ハイレベル出力のときの出力インピーダンス
とローレベル出力のときの出力インピーダンスとを同一
することができる。
ＭＯＳ装置の出力インピーダンスのばらつきを補償で
き、また、ハイレベル出力のときの出力インピーダンス
とローレベル出力のときの出力インピーダンスとを同一
することができる。
【図１】本発明に係るＣＭＯＳ装置の実施の形態を示す
回路図である。
回路図である。
【図２】図１のインピーダンス調整回路の一例を示す回
路図である。
路図である。
【図３】従来のＣＭＯＳ装置を示す回路図である。
１─ＰチャネルＭＯＳトランジスタ ２─ＮチャネルＭＯＳトランジスタ ３─ＰチャネルＭＯＳトランジスタ（可変抵抗） ４─ＮチャネルＭＯＳトランジスタ（可変抵抗） ５、６─比較回路 ７─インピーダンス調整回路 ７０１、７０２─アンド回路 ７０３、７０４─ゲート回路 ７０５─アップ／ダウンカウンタ ７０６、７０７─アンド回路 ７０８─アップダウンカウンタ ７０９、７１０─Ｄ／Ａ変換器
Claims (3)
- 【請求項１】 第１の電圧（ＶDD）が印加される第１の
電源端子と、 前記第１の電圧より低い第２の電圧（ＧＮＤ）が印加さ
れる第２の電源端子と、 入力端子（ＩＮ）と、 出力端子（ＯＵＴ）と、 前記第１の電源端子に接続された第１の可変抵抗（３）
と、 前記第２の電源端子に接続された第２の可変抵抗（４）
と、 前記第１の可変抵抗と前記出力端子との間に接続され、
前記入力端子の電圧によって制御されるＰチャネルＭＯ
Ｓトランジスタ（１）と、 前記出力端子と前記第２の可変抵抗との間に接続され、
前記入力端子の電圧によって制御されるＮチャネルＭＯ
Ｓトランジスタ（２）と、 前記出力端子に接続され、該出力端子の電圧を第１の基
準電圧（ＶREF1）及び該第１の基準電圧より低い第２の
基準電圧（ＶREF2）と比較する比較手段（５、６）と、 該比較手段の出力に応じて前記第１、第２の可変抵抗の
値を調整する調整手段（７）とを具備するＣＭＯＳ装
置。 - 【請求項２】 前記調整手段は前記出力端子の電圧が前
記第１の基準電圧と前記第２の基準電圧との間になるよ
うに前記第１、第２の可変抵抗の値を調整する請求項１
に記載のＣＭＯＳ装置。 - 【請求項３】 前記比較手段は、 前記出力端子の電圧が前記第１の基準電圧より高いか否
かを判別する第１の比較回路（５）と、 前記出力端子の電圧が前記第２の電圧より低いか否かを
比較する第２の判別回路（６）とを具備し、 前記調整手段は、 前記出力端子の電圧がハイレベルを示すときに、前記第
１の比較回路の出力（Ｓ１）に応じて前記第１の可変抵
抗の値を大きくし、前記第２の比較回路の出力（Ｓ２）
に応じて前記第２の可変抵抗の値を小さくする手段と、 前記出力端子の電圧がローレベルを示すときに、前記第
１の比較回路の出力に応じて前記第１の可変抵抗の値を
小さくし、前記第２の比較回路の出力に応じて前記第２
の可変抵抗の値を大きくする手段とを具備する請求項２
に記載のＣＭＯＳ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096162A JP2790117B2 (ja) | 1996-03-26 | 1996-03-26 | Ｃｍｏｓ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8096162A JP2790117B2 (ja) | 1996-03-26 | 1996-03-26 | Ｃｍｏｓ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09261035A JPH09261035A (ja) | 1997-10-03 |
| JP2790117B2 true JP2790117B2 (ja) | 1998-08-27 |
Family
ID=14157656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8096162A Expired - Fee Related JP2790117B2 (ja) | 1996-03-26 | 1996-03-26 | Ｃｍｏｓ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790117B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186896A (ja) * | 1997-12-24 | 1999-07-09 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| KR100488538B1 (ko) * | 1998-06-19 | 2005-09-02 | 삼성전자주식회사 | 임피던스조정회로를구비한반도체장치 |
| JP2000196435A (ja) | 1998-12-25 | 2000-07-14 | Nec Corp | 出力バッファ回路 |
| DE10331607B4 (de) * | 2003-07-12 | 2007-02-15 | Infineon Technologies Ag | Ausgangstreiber für eine integrierte Schaltung und Verfahren zum Ansteuern eines Ausgangstreibers |
| JP2007336119A (ja) * | 2006-06-14 | 2007-12-27 | Nec Electronics Corp | 半導体装置、及びインピーダンス制御方法 |
| JPWO2009031191A1 (ja) * | 2007-09-03 | 2010-12-09 | 富士通株式会社 | クロック出力回路 |
| JP5126355B2 (ja) | 2008-03-31 | 2013-01-23 | 富士通株式会社 | 終端回路、半導体装置、及び電子機器 |
| JP6127828B2 (ja) * | 2013-08-09 | 2017-05-17 | 富士通株式会社 | 信号伝送回路および半導体集積回路 |
-
1996
- 1996-03-26 JP JP8096162A patent/JP2790117B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09261035A (ja) | 1997-10-03 |
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