JP5126355B2 - 終端回路、半導体装置、及び電子機器 - Google Patents
終端回路、半導体装置、及び電子機器 Download PDFInfo
- Publication number
- JP5126355B2 JP5126355B2 JP2010505042A JP2010505042A JP5126355B2 JP 5126355 B2 JP5126355 B2 JP 5126355B2 JP 2010505042 A JP2010505042 A JP 2010505042A JP 2010505042 A JP2010505042 A JP 2010505042A JP 5126355 B2 JP5126355 B2 JP 5126355B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- termination
- resistance
- voltage
- element resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
- Networks Using Active Elements (AREA)
Description
なお、上記補償抵抗回路は、1つのMOSトランジスタを少なくともダイオード接続させ、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有し、前記抵抗回路と並列に、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する他の抵抗回路を接続し、該印加電圧の変動による前記終端回路全体の抵抗値の変化を抑制することが望ましい。
その半導体装置は、電子機器に搭載されるものである。
本発明では、プルアップ側、及びプルダウン側のうちの少なくとも一方に、1つのMOSトランジスタを少なくともダイオード接続させて用いられる構成の抵抗回路を配置する。抵抗回路は負特性を有し、その負特性は、MOSトランジスタを用いた構成の他の抵抗回路が有する正特性と対称性が良好である。つまり正特性による変化分を適切な形でキャンセル可能である。このため、その抵抗回路を採用することにより、終端回路に印加される電圧の変動によって生じる抵抗値の変化をより小幅に抑制することができる。それにより、整合状態もより良好に維持できることとなる。
図2A〜図2Eはそれぞれ、MOSトランジスタを用いた要素抵抗回路の構成を示す図であり、図3〜図7は、それら要素抵抗回路の特性を示すグラフである。始めに、各要素抵抗回路の構成、及びそれらが有している特性について、図2A〜図7を参照して具体的に説明する。
Ids=β((Vgs−Vt)Vds−(Vds)2/2)
・・・ (1)
ここで、βは電流利得係数、Vgsはゲート−ソース間電圧、Vdsはドレイン−ソース間電圧、Vtはチャネルが形成される閾値電圧である。
R=Vds/Ids
=Vds/(β((Vgs−Vt)Vds−(Vds)2/2))
=1/(β((Vgs−Vt)−Vds/2)) ・・・ (2)
となる。ここでVds=0.9V、つまり基準電圧であることを示すシンボルとして「(h)」、Vdsが0.9Vよりも低い電圧を示すシンボルとして「(l)」を用いると、抵抗値比は
R(l)/R(h)=((Vgs−Vt)−Vds(h)/2)/
(Vgs−Vt)−Vds(l)/2)
・・・ (3)
となる。
R(l)/R(h)=C1/(C2−Vds(l)) ・・・ (4)
と表現できる。この(4)式から、電圧Vds(l)の変化が小さいほど、抵抗値比の変化も小さくなることが分かる。
要素抵抗回路93では、ノードA〜B間の接続を解除し、図示点線で示すようにノードBをノードCと接続させても良い。つまり抵抗93eを介して各MOSトランジスタ93a及び93bを接続ノード96と接続させても良い。要素抵抗回路94でも同様に、ノードD〜E間の接続を解除し、図示点線で示すようにノードEをノードFと接続させることにより、抵抗94cを介してNMOSトランジスタ94aのゲートに接続ノード96からの電流を供給するようにしても良い。
Claims (4)
- 伝送線路に接続される終端回路において、
前記伝送線路と電源間であるプルアップ側、及び該伝送線路とグランド間であるプルダウン側のうちの少なくとも一方に配置され、印加電圧が大きくなるほど抵抗値が小さくなる負特性を有する補償抵抗回路と、
前記補償抵抗回路と並列に接続され、前記MOSトランジスタを2段以上カスコード接続させた構成であり、前記印加電圧が大きくなるほど抵抗値が大きくなる正特性を有する主抵抗回路と、
を具備することを特徴とする終端回路。 - 前記補償抵抗回路は、1つのMOSトランジスタを少なくともダイオード接続させ、前記ダイオード接続される前記MOSトランジスタに別のMOSトランジスタをカスコード接続させた構成である、
ことを特徴とする請求項1記載の終端回路。 - 請求項1、または2記載の終端回路を備えていることを特徴とする半導体装置。
- 請求項3記載の半導体装置を備えていることを特徴とする電子機器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2008/000835 WO2009122462A1 (ja) | 2008-03-31 | 2008-03-31 | 終端回路、半導体装置、及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2009122462A1 JPWO2009122462A1 (ja) | 2011-07-28 |
JP5126355B2 true JP5126355B2 (ja) | 2013-01-23 |
Family
ID=41134884
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010505042A Expired - Fee Related JP5126355B2 (ja) | 2008-03-31 | 2008-03-31 | 終端回路、半導体装置、及び電子機器 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8264252B2 (ja) |
JP (1) | JP5126355B2 (ja) |
WO (1) | WO2009122462A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8947281B1 (en) * | 2013-03-15 | 2015-02-03 | Clariphy Communications, Inc. | Apparatus and methods for actively terminated digital-to-analog conversion |
US20170243628A1 (en) * | 2016-02-22 | 2017-08-24 | Mediatek Inc. | Termination topology of memory system and associated memory module and control method |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202674A (ja) * | 1993-08-19 | 1995-08-04 | Bull Sa | 送受信機のインピーダンスを適応させる方法及び装置並びにそれを実施した集積回路及び伝送システム |
JPH07212219A (ja) * | 1994-01-24 | 1995-08-11 | Kawasaki Steel Corp | 半導体集積回路 |
JPH09148910A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5341039A (en) * | 1991-04-19 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | High frequency integrated circuit device including a circuit for decreasing reflected signals in wiring formed on a semiconductor substrate |
DE4412055C1 (de) | 1994-04-07 | 1995-05-18 | Siemens Ag | CMOS-Abschlußwiderstandsschaltung |
JP2790117B2 (ja) | 1996-03-26 | 1998-08-27 | 日本電気株式会社 | Cmos装置 |
US5731711A (en) * | 1996-06-26 | 1998-03-24 | Lucent Technologies Inc. | Integrated circuit chip with adaptive input-output port |
JP3996540B2 (ja) * | 2003-04-04 | 2007-10-24 | エルピーダメモリ株式会社 | 信号伝送システム |
US6906550B2 (en) * | 2003-06-05 | 2005-06-14 | International Business Machines Corporation | Modable dynamic terminator for high speed digital communications |
KR100605601B1 (ko) * | 2004-05-06 | 2006-07-31 | 주식회사 하이닉스반도체 | 스위칭 노이즈를 감소시킨 온다이 터미네이션 회로를구비한 반도체 메모리 장치 |
JP4559151B2 (ja) | 2004-07-29 | 2010-10-06 | 富士通株式会社 | 終端回路、半導体装置、及び電子機器 |
JP4577689B2 (ja) | 2005-05-25 | 2010-11-10 | エルピーダメモリ株式会社 | 終端回路、および終端回路を備える半導体装置 |
-
2008
- 2008-03-31 WO PCT/JP2008/000835 patent/WO2009122462A1/ja active Application Filing
- 2008-03-31 JP JP2010505042A patent/JP5126355B2/ja not_active Expired - Fee Related
-
2010
- 2010-09-27 US US12/891,340 patent/US8264252B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07202674A (ja) * | 1993-08-19 | 1995-08-04 | Bull Sa | 送受信機のインピーダンスを適応させる方法及び装置並びにそれを実施した集積回路及び伝送システム |
JPH07212219A (ja) * | 1994-01-24 | 1995-08-11 | Kawasaki Steel Corp | 半導体集積回路 |
JPH09148910A (ja) * | 1995-11-17 | 1997-06-06 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
Publication number | Publication date |
---|---|
US20110128098A1 (en) | 2011-06-02 |
WO2009122462A1 (ja) | 2009-10-08 |
US8264252B2 (en) | 2012-09-11 |
JPWO2009122462A1 (ja) | 2011-07-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9325305B1 (en) | Active biasing in metal oxide semiconductor (MOS) differential pairs | |
US7307447B2 (en) | Self series terminated serial link transmitter having segmentation for amplitude, pre-emphasis, and slew rate control and voltage regulation for amplitude accuracy and high voltage protection | |
US8022765B1 (en) | Source follower with gain compensation, and circuits and methods for source follower gain error compensation | |
US20080218244A1 (en) | Analog switch | |
US8487700B2 (en) | Pre-driver and digital transmitter using the same | |
US6756812B2 (en) | Differential termination resistor adjusting circuit | |
US7825699B2 (en) | Receiver circuit having compensated offset voltage | |
US20110285481A1 (en) | Linearization systems and methods for variable attenuators | |
US20110163791A1 (en) | Output circuit and semiconductor device including pre-emphasis function | |
EP2456152B1 (en) | Integrated circuit for emulating a resistor | |
JP5131036B2 (ja) | 半導体装置 | |
JP5570445B2 (ja) | 送信回路 | |
US6977525B2 (en) | Current driver circuit | |
US8427204B2 (en) | Mixed-mode input buffer | |
JP5126355B2 (ja) | 終端回路、半導体装置、及び電子機器 | |
US8093944B2 (en) | Line driver capable of automatic adjustment of output impedance | |
US7436214B2 (en) | Pseudo differential current mode receiver | |
US7078935B2 (en) | Simultaneous bi-directional transceiver | |
EP1804375A1 (en) | Differential amplifier circuit operable with wide range of input voltages | |
JP5126221B2 (ja) | 増幅回路 | |
JP2009111751A (ja) | アナログスイッチおよびそれを用いたセレクタ回路 | |
JP2008289066A (ja) | 低電圧ボルテージフォロワ回路 | |
JP3806109B2 (ja) | 低電圧増幅回路 | |
JP2009111750A (ja) | アナログスイッチおよびそれを用いたセレクタ回路 | |
KR20080097093A (ko) | 반도체 장치 및 그에 구비되는 논리 게이트 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120626 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120827 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121002 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121015 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151109 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |