JP5131036B2

JP5131036B2 - 半導体装置

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Description

本発明は、半導体装置に関する。

従来から、種々のバイアス回路がある（例えば、以下の特許文献１，２等）。

図６は、増幅回路１００と、Ｇｍ補償バイアス回路１２０の従来の構成例を示す図である。増幅回路１００の利得は、抵抗１０１の抵抗値Ｒと、トランジスタ１０２の相互コンダクタンスＧｍとの積（Ｒ×Ｇｍ）で表される。

しかし、抵抗１０１とトランジスタ１０２は異なる素子であり、相互コンダクタンスＧｍと抵抗Ｒは互いに相関がなく無関係に製造条件や温度変動の影響を受けるため、増幅回路１００の利得は安定しない。

そこで、Ｇｍ補償バイアス回路１２０は、相互コンダクタンスＧｍが抵抗Ｒに反比例（Ｇｍ∽１／Ｒ）するようにトランジスタ１００にＧｍ補償バイアス電圧を出力することで、増幅回路１００の利得を一定（Ｒ×Ｇｍ∽Ｒ×１／Ｒ＝一定）にすることができる。

ここで、増幅回路１００の出力端子ＯＵＴから出力される出力直流電圧（ＤＣ電圧）は、電源電圧をＶｄｄ、トランジスタ１０２に流れるドレイン電流をＩｇｍとすると、Ｖｄｄ−Ｒ×Ｉｇｍ（式１）で示すことができる。
特開２０００−１７４５６８号公報特開２０００−２７８０５３号公報

しかし、増幅回路１００の利得はＧｍ補償バイアス回路１２０により一定にすることができても、式１で示すように、ドレイン電流Ｉｇｍが変動すると、増幅回路１００の出力直流電圧は大きく変動してしまう。ドレイン電流Ｉｇｍはトランジスタ１０２の相互コンダクタンスが抵抗値と反比例となる電流であり、トランジスタ１０２の物理特性や製造及び温度変動の影響を大きく受けて抵抗値とは無関係に変動する。図７は出力直流電圧が大きく変動する様子（図中、点線）の例を示す図である。

このような増幅回路１００の出力電圧の大きな変動により、出力信号の歪み特性（コンプレッション特性）が劣化してしまう。例えば出力電流電圧が電源電圧に近い場合、出力信号が電源電圧で制限を受けてしまい、また出力電流電圧が接地に近い場合、出力信号が接地電位で制限を受けてしまうためである。

そこで、本発明の一目的は、増幅回路の利得を補償するためにＧｍ補償バイアス電圧を与えても、増幅回路の出力電流電圧の変動が少なく、出力信号の歪み特性が良好な半導体装置を提供することにある。

上記目的を達成するために、本発明の一実施態様によれば、半導体装置において、利得制御回路と、前記利得制御回路により利得が一定に制御された第１の回路と、前記第１の回路に対するバイアス回路とを備え、前記第１の回路は、第１のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値との積に比例し、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、前記バイアス回路の出力は前記第１の回路の出力ノードに接続される。

また、上記目的を達成するために、本発明の他の実施態様によれば、半導体装置において、利得制御回路と、前記利得制御回路により利得が一定に制御された第１の回路と、前記第１の回路に対するバイアス回路とを備え、前記第１の回路は、第１及び第２のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値の積に比例し、前記第２のトランジスタは前記第１のトランジスタにカスコード接続され、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、前記バイアス回路の出力は前記第１のトランジスタと前記第２のトランジスタとの間に接続される。

さらに、上記目的を達成するために、本発明の他の実施態様によれば、半導体装置において、利得制御回路と、前記利得制御回路により利得が一定に制御された第１の回路と、前記第１の回路に対するバイアス回路とを備え、前記第１の回路は、第１の信号を入力する第１のトランジスタと、差動信号を夫々入力する第２及び第３のトランジスタと、第１及び第２の負荷抵抗とを有し、前記第１のトランジスタのドレインは前記第２及び第３のトランジスタのソースに夫々接続され、前記第１の回路の増幅率または減衰率は前記第１のトランジスタの相互コンダクタンスと前記第１及び第２の負荷抵抗の抵抗値の積に比例し、前記第１又は第２の負荷抵抗の出力に印加される電圧を前記半導体装置の出力とし、前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、前記バイアス回路の出力は前記第１のトランジスタと前記第２及び第３のトランジスタとの間に接続される。

本発明によれば、増幅回路の利得を補償するためにＧｍ補償バイアス電圧を与えても、増幅回路の出力直流電圧の変動が少なく、出力信号の歪み特性が良好な半導体装置を提供できる。

以下、図面を参照して本発明を実施するための最良の形態を説明する。

＜実施例１＞
まず、実施例１を説明する。図１は、実施例１における半導体装置１の構成例を示す図である。半導体装置１は、増幅回路１０と、Ｇｍ補償バイアス回路２０、及び出力直流電圧安定化バイアス回路（以下、「安定化バイアス回路」）３０とを有する。

同図に示すように、増幅回路１０は抵抗１１（抵抗値はＲ）、コンデンサ１２、抵抗１３、及びトランジスタＴｒ１（相互コンダクタンスＧｍ_１）とを備える。

増幅回路１０は、ＩＮ端子から入力された信号を増幅してＯＵＴ端子から出力する。増幅回路１０において、抵抗１１の一端は電源電圧Ｖｄｄと接続され、他端はトランジスタＴｒ１のドレインと接続される。トランジスタＴｒ１のソースは接地され、ゲートはＧｍ補償バイアス回路２０からのＧｍ補償バイアス電圧が与えられる。ＯＵＴ端子は、抵抗１１とトランジスタＴｒ１との間に接続される。

安定化バイアス回路３０は、増幅回路１０のＯＵＴ端子から出力される出力直流電圧の変動を少なくし、出力信号の歪み特性（コンプレッション特性）の劣化を抑えるためのバイアス回路である。安定化バイアス回路３０は、カレントミラー回路３１，３３と、電流源３２，３４と、トランジスタＴｒ３，Ｔｒ６とを備える。

カレントミラー回路３１は、２つのｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５を有する。２つのトランジスタＴｒ４，Ｔｒ５は共にソースが接地され、ゲートが互いに接続される。トランジスタＴｒ４のドレインはゲートと接続され、さらに電流源３２とトランジスタＴｒ３の間に接続される。

トランジスタＴｒ３，Ｔｒ６のゲートは共にＧｍ補償バイアス回路２０と接続され、Ｇｍ補償バイアスがかけられ、ドレイン電流Ｉｇｍが流れる。また、トランジスタＴｒ３，Ｔｒ６のドレインはそれぞれ電流源３２，３４と接続される。さらに、トランジスタＴｒ３，Ｔｒ６のソースは共に接地される。

電流源３２，３４は、増幅回路１０の抵抗１１の抵抗値Ｒに反比例する電流Ｉｒ（∽１／Ｒ）を出力する。電流源３２，３４は電流Ｉｒを出力すればよく、電流源３２，３４をトランジスタで構成してもよい。

カレントミラー回路３３は、２つのｐチャネルＭＯＳトランジスタＴｒ７，Ｔｒ８を有する。トランジスタＴｒ７，Ｔｒ８のゲートは互いに接続される。また、トランジスタＴｒ７のゲートとドレインが接続され、その出力はトランジスタＴｒ６のドレインと電流源３４との間に接続される。さらに、トランジスタＴｒ８のドレインは、一方のカレントミラー回路３１のトランジスタＴｒ５のドレインと接続される。

Ｇｍ補償バイアス回路（利得制御回路）２０は、増幅回路１０におけるトランジスタＴｒ１の相互コンダクタンスＧｍが抵抗１１の抵抗値Ｒに反比例（Ｇｍ∽１／Ｒ）するようなバイアス電圧をトランジスタＴｒ１に与える。これにより、増幅器１０の利得は製造条件や温度変動に対して一定になる。Ｇｍ補償バイアス回路２０はこのような機能を実現できる回路であればよく、既知の回路構成でよい。

次に動作を説明する。Ｉｇｍ＞Ｉｒの場合と、Ｉｇｍ＜Ｉｒの場合で２つに分けて説明する。

Ｉｇｍ＞Ｉｒの場合は以下の動作となる。すなわち、電流源３４は抵抗１１の抵抗値Ｒに反比例した電流Ｉｒを出力する。一方、トランジスタＴｒ６はＧｍ補償バイアス回路２０によりドレイン電流Ｉｇｍが流れる。よって、カレントミラー回路３３からトランジスタＴｒ６には、差分電流（Ｉｇｍ−Ｉｒ）が流れる。

一方、トランジスタＴｒ３はＧｍ補償バイアス回路２０によりドレイン電流Ｉｇｍが流れる。また、電流源３２は電流Ｉｒが流れる。Ｉｇｍ＞Ｉｒのため、電流源３２から出力された電流ＩｒはすべてトランジスタＴｒ３側へと流れ、カレントミラー回路３１には流れない。よって、カレントミラー回路３１はＯＦＦとなる。

これにより、安定化バイアス回路３０の接続点Ａからは、カレントミラー回路３３からの電流（Ｉｇｍ−Ｉｒ）が出力される。この差分電流（Ｉｇｍ−Ｉｒ）が、安定化バイアス回路３０の出力電流（差分電流）となる。

出力電流（Ｉｇｍ−Ｉｒ）が増幅回路１０の接続点Ｂ（出力ノード）に流れたとき、トランジスタＴｒ１にはＧｍ補償バイアス回路２０によりドレイン電流Ｉｇｍが流れる。よって、抵抗１１にはＩｇｍ−（Ｉｇｍ−Ｉｒ）＝Ｉｒの電流が流れる。

ここで、抵抗１１に流れる電流Ｉｒは、抵抗１１の抵抗値Ｒに反比例した電流であり、製造条件や温度変動に対して一定である。したがって、ＯＵＴ端子からの出力直流電圧は、Ｒ×Ｉｒ＝一定となるため、出力ＤＣ電圧は安定する。

また、増幅回路１０のトランジスタＴｒ１には、Ｇｍ補償バイアス回路２０からのＧｍ補償バイアス電圧により、相互コンダクタンスＧｍが一定となる電流Ｉｇｍが流れる。よって、増幅回路１０の利得は一定である。

よって、Ｇｍ補償バイアス回路２０により増幅回路１０の利得を一定にしつつ、安定化バイアス回路３０が増幅回路１０に出力電流（Ｉｇｍ−Ｉｒ）を流すことにより、出力ＤＣ電圧を安定にできる。よって、Ｇｍ補償バイアス回路２０により相互コンダクタンスＧｍを補償するバイアス電圧を与えても、増幅回路１０の出力特性は劣化しない。

一方、Ｉｇｍ＜Ｉｒの場合は以下となる。すなわち、電流源３４の出力電流Ｉｒは、Ｉｇｍ＜ＩｒによりトランジスタＴｒ６側に全て流れ、カレントミラー回路３３はＯＦＦとなる。また、電流源３２には電流Ｉｒ、トランジスタＴｒ３には電流Ｉｇｍが夫々流れるため、カレントミラー回路３１には差分電流（Ｉｇｍ−Ｉｒ）が流れる。よって、接続点Ａからは電流（Ｉｇｍ−Ｉｒ）が流れる。この場合も、Ｉｇｍ＞Ｉｒの場合と同様に動作する。従って、Ｉｇｍ＞Ｉｒの場合と同様に、増幅回路１０のトランジスタＴｒ１の相互コンダクタンスＧｍを補償するＧｍ補償バイアス電圧を増幅回路１０に与えても、増幅回路１０の出力直流電圧の変動が少なく出力信号の歪み特性は良好となる。

＜実施例２＞
次に実施例２を説明する。図２は実施例２における半導体装置１の構成例を示す図である。安定化バイアス回路３０には、演算増幅器（Operation Amplifier）３６，３７と、トランジスタＴｒ１０〜Ｔｒ１３を更に備える。

トランジスタＴｒ３のゲートにはＧｍ補償バイアス回路２０が接続され、演算増幅器３６の一方の入力とも接続される。

また、トランジスタＴｒ３のドレインは、電流Ｉｒ（∽１／Ｒ）を流す電流源３２と、演算増幅器３６の他方の入力に接続され、さらにｎチャネルＭＯＳトランジスタＴｒ１０のドレインとも接続される。演算増幅器３６の出力は、トランジスタＴｒ１０のゲートにフィードバックされる。

さらに、トランジスタＴｒ１０とゲート・ソース間電圧が同じｎチャネルＭＯＳトランジスタＴｒ１１が、トランジスタＴｒ１０と接続される。

一方、トランジスタＴｒ６のゲートはＧｍ補償バイアス回路２０と演算増幅器３７の一方の入力に接続される。また、トランジスタＴｒ６のドレインは、電流源３４と演算増幅器３７の他方の入力に接続される。演算増幅器３７の出力はｐチャネルトランジスタＴｒ１２のゲートにフィードバックされる。さらに、トランジスタＴｒ１２とゲート・ソース間電圧が同じトランジスタＴｒ１３がトランジスタＴｒ１２と接続される。

トランジスタＴｒ１１，Ｔｒ１３のドレインどうしが接続されて、安定化バイアス回路３０は接続点Ａから差分電流（出力電流）を出力する。

次に動作を説明する。Ｉｇｍ＞Ｉｒの場合、電流源３４は電流Ｉｒ（∽１／Ｒ）を出力し、トランジスタＴｒ６にはドレイン電流Ｉｇｍが流れるため、トランジスタＴｒ１２のドレイン側には差分電流（Ｉｇｍ−Ｉｒ）が流れる。

一方、電流源３２は電流Ｉｒを出力し、トランジスタＴｒ３には電流Ｉｇｍが流れるものの、Ｉｇｍ＞Ｉｒの関係により、電流源３２からの電流はトランジスタＴｒ３側に全て流れ、トランジスタＴｒ１０のドレインには電流が流れない。

従って、トランジスタＴｒ１３のドレインから電流（Ｉｇｍ−Ｉｒ）が出力され、これが安定化バイアス回路３０の出力電流となる。これにより、実施例１と同様に、増幅回路１０のトランジスタＴｒ１の相互コンダクタンスＧｍを補償するＧｍ補償バイアス電圧を増幅回路１０に与えても、増幅回路１０の出力電流電圧の変動は少なく、出力信号の歪み特性は良好となる。

Ｉｇｍ＜Ｉｒの場合は、実施例１と同様に、トランジスタＴｒ１２のドレインには何も電流が流れず、トランジスタＴｒ１０のドレインに電流（Ｉｇｍ−Ｉｒ）が流れる。従って、実施例１と同様に増幅回路１０の出力ＤＣ電圧の特性は劣化しない。

本実施例２では、演算増幅器３６，３７を用いる。よって、演算増幅器３６，３７の仮想ショート（Virtual Short）により、例えば演算増幅器３６の入力側である接続点Ｃ、Ｄの電圧は同じとなる。

すなわち、演算増幅器３６の一方の入力はＧｍ補償バイアス回路２０によりＧｍ補償バイアス電圧が与えられる。よって、仮想ショートにより、演算増幅器３６の他方の入力は、一方の入力と同じＧｍ補償バイアス電圧となり安定である。よって、トランジスタＴｒ３に流れるドレイン電流Ｉｇｍは、トランジスタＴｒ３の出力抵抗ｒｄｓに起因した、ドレイン電圧の変動によるドレイン電流のずれ（Ｉｇｍ＋α）が生じない。従って、安定化バイアス回路３０からの出力電流（Ｉｇｍ−Ｉｒ）の精度は良くなる。演算増幅器３７側にも同じことが言える。よって、増幅回路１０の出力直流電圧の精度はさらに向上する。

＜実施例３＞
次に実施例３について説明する。図３は実施例３における半導体装置１の構成例を示す図である。増幅回路１０はさらにトランジスタＴｒ２を備える。

トランジスタＴｒ２は、抵抗１１とトランジスタＴｒ１との間にカスケード接続される。すなわち、トランジスタＴｒ２のドレインは抵抗１１に、ソースはトランジスタＴｒ１のドレインと夫々接続される。ＯＵＴ端子は抵抗１１とトランジスタＴｒ２の間、安定化バイアス回路３０はトランジスタＴｒ１，Ｔｒ２間に接続される。

２つのトランジスタＴｒ１，Ｔｒ２間は、配線を接続しても一般的に寄生容量の影響を受けにくい。一方、安定化バイアス回路３０が接続される接続ライン間（接続点Ａ・Ｂ間）では、配線により大きな寄生容量が存在してしまうため、寄生容量の影響を受けにくいトランジスタＴｒ１，Ｔｒ２間に接続するのがよい。

なお、接続ラインから差分電流（Ｉｇｍ−Ｉｒ）が出力されるのは実施例１等と同様である。よって、実施例１等と同様に実施可能である。

また、本実施例３ではカスケード接続させるトランジスタは２つの例で説明したが、３つ、４つ等とカスケード接続してもよい。接続ラインはカスケード接続されたトランジスタ間に接続させればよい。

＜実施例４＞
次に実施例４を説明する。本実施例４は、増幅回路１０に代えて、少なくとも２つの信号（ＲＦとＬＯ）を混合するミキサ回路４０とした例である。図４はミキサ回路４０を含む半導体装置１の構成例を示す図である。

ミキサ回路４０は、抵抗値Ｒを持つ抵抗４１〜４４と、トランジスタＴｒ４０〜Ｔｒ４５とを備える。

トランジスタＴｒ４０のゲートはＧｍ補償バイアス回路２０に接続され、ドレインはトランジスタＴｒ４１，Ｔｒ４２のソースと接続される。同様に、トランジスタＴｒ４３のゲートはＧｍ補償バイアス回路２０に接続され、そのドレインはトランジスタＴｒ４４，Ｔｒ４５のソースと接続される。各トランジスタＴｒ４０，Ｔｒ４３には、各々の相互コンダクタンスＧｍが抵抗４１〜４４の抵抗値Ｒに反比例するようにバイアスがかけられたドレイン電流Ｉｇｍが流れる。

また、安定化バイアス回路３０の接続ラインは２つあり、夫々、トランジスタＴｒ４０とトランジスタＴｒ４１，Ｔｒ４１間と、トランジスタＴｒ４３とトランジスタＴｒ４４，Ｔｒ４５間とに接続される。

安定化バイアス回路３０は、出力用の接続ラインが２つあるため、その分だけ実施例２等と比較して、トランジスタＴｒ２１〜Ｔｒ２３，Ｔｒ２４〜Ｔｒ２６の数を増やしている。各接続ラインから差分電流（Ｉｇｍ−Ｉｒ）が出力されるのは、実施例２等と同様である。よって、増幅回路１０の利得安定と出力電圧の安定とが両立している点は、実施例１等と同様である。

また、ミキサ回路４０において、トランジスタＴｒ４０，Ｔｒ４１（又はトランジスタＴｒ４３，Ｔｒ４４）との間に、安定化バイアス回路３０の接続ラインが接続される。よって、本実施例４は、実施例３と同様に、接続ラインの寄生容量がミキサ回路４０の特性に与える影響を小さくできる。

なお、ミキサ回路４０は、トランジスタＴｒ４０〜Ｔｒ４２側又はトランジスタＴｒ４３〜４５側のいずれか一方で実施可能である。この場合、安定化バイアス回路３０からの接続ラインは一つとなる。

以上、実施例１〜４を説明した。次にシミュレーション結果の例について説明する。図５はその例を示す図である。図５（Ａ）は安定化バイアス回路３０を設けない場合の例、同図（Ｂ）は実施例４（図４）によるシミュレーション結果の例を示す。製造条件、温度条件、電源電圧等を種々に設定した場合の所謂コーナ条件での出力直流電圧の結果である。

図５（Ａ）に示すように、安定化バイアス回路３０を設けない場合、ＴＹＰ（標準値）「０．６４［Ｖ］」に対して、増幅回路１０の出力電流電圧は［最小値］で「０．２７［Ｖ］」、［最大値］で「１．６９［Ｖ］」と大きく変動している。

一方、同図（Ｂ）に示すように、安定化バイアス回路３０を設けた場合、出力直流電圧はどのような条件でも変動は小さくなる。

このシミュレーション結果から、Ｇｍ補償バイアス回路２０により増幅器１０の利得を一定にした場合でも、安定化バイアス回路３０からの差分電流により、出力直流電圧は安定することが明確になった。

上述した実施例１〜４では、出力電圧バイアス回路２０は増幅回路１０やミキサ回路４０と接続される例を説明したが、例えば、抵抗とトランジスタとを有するバッファ回路と接続されてもよい。また、増幅回路１０に代え、信号を減衰して出力する減衰回路が出力電圧バイアス回路２０に接続されてもよい。

以上まとめると付記のようになる。

（付記１）
半導体装置において、
利得制御回路と、
前記利得制御回路により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値との積に比例し、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１の回路の出力ノードに接続されることを特徴とする半導体装置。

（付記２）
半導体装置において、
利得制御回路と、
前記利得制御回路により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１及び第２のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値の積に比例し、前記第２のトランジスタは前記第１のトランジスタにカスコード接続され、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１のトランジスタと前記第２のトランジスタとの間に接続されることを特徴とする半導体装置。

（付記３）
半導体装置において、
利得制御回路と、
前記利得制御回路により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１の信号を入力する第１のトランジスタと、差動信号を夫々入力する第２及び第３のトランジスタと、第１及び第２の負荷抵抗とを有し、
前記第１のトランジスタのドレインは前記第２及び第３のトランジスタのソースに夫々接続され、
前記第１の回路の増幅率または減衰率は前記第１のトランジスタの相互コンダクタンスと前記第１及び第２の負荷抵抗の抵抗値の積に比例し、前記第１又は第２の負荷抵抗の出力に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１のトランジスタと前記第２及び第３のトランジスタとの間に接続されることを特徴とする半導体装置。

（付記４）
前記バイアス回路は、
前記利得制御回路により制御された第５及び第６のトランジスタと、
前記第５及び第６のトランジスタのドレインと夫々接続されて前記負荷抵抗値に反比例する電流を出力する第１及び第２の電流源と、
前記第５のトランジスタと前記第１の電流源との間に接続された第１のカレントミラー回路と、
前記第６のトランジスタと前記第２の電流源との間に接続された第２のカレントミラー回路とを備え、
前記第１のカレントミラー回路と前記第２のカレントミラー回路の各出力が第１の接続ノードで接続され、前記差分電流は前記第１の接続ノードから出力されることを特徴とする付記１〜３のいずれか一に記載の半導体装置。

（付記５）
前記バイアス回路は、
前記利得制御回路により制御された第５及び第６のトランジスタと、
前記第５及び第６のトランジスタのドレインと夫々接続されて前記負荷抵抗値に反比例する電流を出力する第１及び第２の電流源と、
前記第５のトランジスタと前記第１の電流源との間の第１の接続ノードに接続された第１のカレントミラー回路と、
前記第６のトランジスタと前記第２の電流源との間の第２の接続ノードとに接続された第２のカレントミラー回路と、
前記第１の接続ノードの電圧と、前記第５のトランジスタのゲート電圧とを比較し前記第１のカレントミラー回路のゲートを制御する第１の演算増幅器と、
前記第２の接続ノードの電圧と、前記第６のトランジスタのゲート電圧とを比較し前記第２のカレントミラー回路のゲートを制御する第２の演算増幅器とを備え、
前記第１のカレントミラー回路と前記第２のカレントミラー回路の各出力が第３の接続ノードで接続され、前記差分電流は前記第３の接続ノードから出力されることを特徴とする付記１〜３のいずれか一に記載の半導体装置。

図１は出力電圧バイアス回路と増幅回路の各構成例を示す図である。図２は出力電圧バイアス回路の他の構成例を示す図である。図３は増幅回路の他の構成例を示す図である。図４は出力電圧バイアス回路とミキサ回路の各構成例を示す図である。図５（Ａ）及び同図（Ｂ）はシミュレーション結果の例を示す図である。図６は従来の増幅回路の構成例を示す図である。図７は出力電圧の変化を示すグラフである。

符号の説明

１半導体装置、１０増幅回路、１１抵抗、２０Ｇｍ補償バイアス回路、３０出力電流電圧安定化バイアス回路（安定化バイアス回路）、３１，３３カレントミラー回路、３２，３４電流源、３６，３７演算増幅器、４０ミキサ回路、４１〜４４抵抗、Ｔｒ１〜Ｔｒ８，Ｔｒ１０〜Ｔｒ１３、Ｔｒ２１〜２６，Ｔｒ４０〜Ｔｒ４５トランジスタ、Ｉｇｍドレイン電流

Claims

利得制御回路と、
前記利得制御回路から出力される制御信号により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値との積に比例し、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記利得制御回路の前記制御信号に基づいて、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１の回路の前記負荷抵抗と前記第１のトランジスタとの間の出力ノードに接続されることを特徴とする半導体装置。
利得制御回路と、
前記利得制御回路から出力される制御信号により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１及び第２のトランジスタと負荷抵抗とを有し、前記第１の回路の増幅率又は減衰率は前記第１のトランジスタの相互コンダクタンスと前記負荷抵抗の抵抗値の積に比例し、前記第２のトランジスタは前記第１のトランジスタにカスコード接続され、前記負荷抵抗に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記利得制御回路の前記制御信号に基づいて、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１のトランジスタと前記第２のトランジスタとの間に接続されることを特徴とする半導体装置。
半導体装置において、
利得制御回路と、
前記利得制御回路から出力される制御信号により利得が一定に制御された第１の回路と、
前記第１の回路に対するバイアス回路とを備え、
前記第１の回路は、第１の信号を入力する第１のトランジスタと、差動信号を夫々入力する第２及び第３のトランジスタと、第１及び第２の負荷抵抗とを有し、
前記第１のトランジスタのドレインは前記第２及び第３のトランジスタのソースに夫々接続され、
前記第１の回路の増幅率または減衰率は前記第１のトランジスタの相互コンダクタンスと前記第１及び第２の負荷抵抗の抵抗値の積に比例し、前記第１又は第２の負荷抵抗の出力に印加される電圧を前記半導体装置の出力とし、
前記バイアス回路は、前記利得制御回路の前記制御信号に基づいて、前記第１のトランジスタに流れるドレイン電流に比例した電流と前記負荷抵抗値に反比例した電流との差分電流を生成して出力し、
前記バイアス回路の出力は前記第１のトランジスタと前記第２及び第３のトランジスタとの間に接続されることを特徴とする半導体装置。
前記バイアス回路は、
前記利得制御回路から出力された前記制御信号が供給される第５及び第６のトランジスタと、
前記第５及び第６のトランジスタのドレインと夫々接続されて前記負荷抵抗値に反比例する電流を出力する第１及び第２の電流源と、
前記第５のトランジスタと前記第１の電流源との間に接続された第１のカレントミラー回路と、
前記第６のトランジスタと前記第２の電流源との間に接続された第２のカレントミラー
回路とを備え、
前記第１のカレントミラー回路と前記第２のカレントミラー回路の各出力が第１の接続ノードで接続され、前記差分電流は前記第１の接続ノードから出力されることを特徴とする請求項１〜３のいずれか一に記載の半導体装置。
前記バイアス回路は、
前記利得制御回路から出力された前記制御信号が供給される第５及び第６のトランジスタと、
前記第５及び第６のトランジスタのドレインと夫々接続されて前記負荷抵抗値に反比例する電流を出力する第１及び第２の電流源と、
前記第５のトランジスタと前記第１の電流源との間の第１の接続ノードに接続された第１のカレントミラー回路と、
前記第６のトランジスタと前記第２の電流源との間の第２の接続ノードとに接続された第２のカレントミラー回路と、
前記第１の接続ノードの電圧と、前記第５のトランジスタのゲート電圧とを比較し前記第１のカレントミラー回路のゲートを制御する第１の演算増幅器と、
前記第２の接続ノードの電圧と、前記第６のトランジスタのゲート電圧とを比較し前記第２のカレントミラー回路のゲートを制御する第２の演算増幅器とを備え、
前記第１のカレントミラー回路と前記第２のカレントミラー回路の各出力が第３の接続ノードで接続され、前記差分電流は前記第３の接続ノードから出力されることを特徴とする請求項１〜３のいずれか一に記載の半導体装置。
前記第５及び第６のトランジスタは、前記第１のトランジスタと同一の電気的特性を有することを特徴とする請求項４また５に記載の半導体装置。