JP2000278053A - バイアス回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳＩＣにおいて、電流源でバイアスさ
れる回路に電源電圧の依存性の無い本質的な温度補償が
可能となる回路技術を得る。 【解決手段】 バイアス回路３１のトランジスタＭ１，
Ｍ２と差動回路３２のトランジスタＭ５，Ｍ６の温度係
数が打ち消し合い、バイアス回路３１の抵抗Ｒ３と差動
回路側の抵抗Ｒ４，Ｒ５の温度係数が打ち消し合い、差
動回路３２のトランジスタＭ７は、これとカレントミラ
ーをなすバイアス回路側３１のトランジスタＭ１とで温
度係数を打ち消す。差動回路３２の利得は、差動回路側
とバイアス回路側の抵抗値の比とトランジスタのゲート
サイズの比だけで正確に決まるため、これらの抵抗値や
トランジスタのサイズが変動しても抵抗比やトランジス
タのサイズ比が変わらない限りは、利得は変動しない。
また、バイアス回路３１の本質部分には電源電圧を参照
している箇所はないため電源電圧の依存性もない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＣＭＯＳ半導体
集積回路においてアナログ回路のバイアス電流を供給す
るためのバイアス回路に関する。

【０００２】

【従来の技術】近年、デジタル機器の増大とデジタル信
号処理技術の進歩によって、デジタル信号処理に適した
ＣＭＯＳ集積回路が半導体市場の大部分を占めるように
なってきている。しかし、映像や音声を扱う用途におい
ては、デジタル信号処理の入出力部にＡ／Ｄ、Ｄ／Ａ変
換やその前後のフィルタ処理のためのアナログ回路が必
要であるし、クロック発生のための発振器などにアナロ
グ回路が必要である。このようなアナログ回路をＣＭＯ
Ｓのデジタル回路と同一チップ上に安価に形成するため
にはＣＭＯＳで構成することが望ましい。

【０００３】アナログ回路においてのバイアス回路は、
基本性能を左右する重要な回路である。特にデジタル回
路に混載するアナログ回路に必要なバイアス回路は、デ
ジタル回路で発生し電源ラインなどを介して混入してく
るパルスノイズの影響を受けないように電源電圧に依存
しないことが必要である。また、高精度を要求される回
路では、温度依存性がなくなるようにバイアス回路に温
度補償の機能を持たせることも多い。このように高精度
のアナログ回路では、電源電圧と温度の依存性が無いよ
うなバイアス回路が求められる。

【０００４】アナログ回路の基本は差動回路であり、バ
イアス回路によってバイアス電流を供給する。このよう
なバイアス回路の最も基本的な回路を図８に示す。この
回路は、電源Ｖｃｃと接地ＧＮＤ間に抵抗Ｒ１３とドレ
イン・ゲート接続のＭＯＳトランジスタＭ１３を直列に
置き、トランジスタＭ１３とカレントミラーをなすＭＯ
ＳトランジスタＭ１４で折り返して、これをバイアス電
流Ｉｂとするものである。トランジスタＭ１３とＭ１４
が同一サイズのトランジスタであり、トランジスタＭ１
３のゲート・ソース電圧をＶｇｓとすると、バイアス電
流Ｉｂは、 Ｉｂ＝（Ｖｃｃ−Ｖｇｓ）／Ｒ１３ … （１） と表わすことができる。

【０００５】この式からも明らかなように、バイアス電
流Ｉｂは電源Ｖccに依存する上、ゲート・ソース電圧Ｖ
ｇｓは温度により変動するためバイアス電流Ｉｂの供給
を受ける差動回路の温度係数を打ち消すことはできな
い。

【０００６】バイポーラでは、電源電圧の依存性が無く
温度補償の可能な代表的バイアス回路として「バンドギ
ャップ回路」がある。これに使われているダイオードを
ドレイン・ゲート接続のＭＯＳトランジスタに置き換え
た回路が特開平９−６２３９１号公報に提案されてい
る。この回路を図９に示す。この回路での出力は、図の
Ｖｏにて基準電圧として取り出すことになっており、そ
の電圧は上記文献中に記載されている（３）式で表わさ
れるとしている。この回路でＭＯＳトランジスタＭ１と
Ｍ２を同じ形状に選び（Ｗ１＝Ｗ２＝Ｗ，Ｌ１＝Ｌ２＝
Ｌ）、抵抗Ｒ１とＲ３の抵抗値を同じにし（Ｒ１＝Ｒ
３）、パラメータＫ（Ｋ＝（Ｗ／Ｌ）Ｒ３）を７００ｋ
Ω以上に設定すれば、Ｒ２／Ｒ３を適当に選ぶことによ
り出力電圧の温度係数が最小になるとしている。また、
前述の公報の（３）式からも明らかなように電源電圧の
依存性は無い。このように電源依存性がないことと温度
補償が可能であるという上述の２つの必要要件は満たし
ている。

【０００７】ところが、図１０に示す差動回路に代表さ
れるような信号処理回路では、電流源でバイアスするこ
とが多い。そして温度補償を必要とする多くの場合、図
１０の回路の入力（ＩＮ＋とＩＮ−間の電圧）に対する
出力（ＯＵＴ＋とＯＵＴ−間の電圧）の利得である。実
際に図９の回路を用いて、図１０の差動回路の利得を温
度にかかわらず一定にしようとする場合、図９の回路の
出力電圧Ｖｏを図１０の電流源トランジスタＭ７へどの
ように供給すれば良いかという問題が残る。

【０００８】このような適用法に関しては、上記文献で
は何も述べられていないため考慮が必要である。一例と
して出力電圧Ｖｏをそのままソース接地のトランジスタ
のゲート端子に加え、ドレインより電流を供給するとい
う方法がある。しかしこの場合、仮に出力電圧Ｖｏの温
度係数をなくすことができても、これを受ける電流源ト
ランジスタＭ７のゲート・ソース間電圧Ｖｇｓや差動ト
ランジスタＭ５とＭ６のトランスコンダクタンスｇｍ値
が温度係数を持っているため、そのままでは温度係数を
なくすことはできない。

【０００９】電流源トランジスタのドレイン電流特性や
差動トランジスタのｇｍの温度係数を全て打ち消すよう
な温度係数を、出力電圧Ｖｏに持たせることは理屈の上
では可能であるかもしれない。しかし、出力電圧Ｖｏの
温度係数は簡単な式であらわすことができない上、所望
の電流値・所望の利得となる条件の下で更にトータルで
温度係数を打ち消すように合わせ込まなければ成らない
ため制約条件が多く、その設計は著しく複雑なものとな
ってしまう。

【００１０】また、仮にこのような複雑な合わせ込みに
よって温度補償を行なうことができても、それはトラン
ジスタの各種パラメータが所定の値でできた場合の一点
補償でしかないため、半導体製造上の各種パラメータの
変動要因によって関係パラメータが変動すれば温度補償
が大きく変動しその補償精度が劣化しやすい。

【００１１】

【発明が解決しようとする課題】上記したように、従来
の回路技術では電流源でバイアスする差動回路において
温度補償を行なうことが困難であり、合わせ込みによっ
て実現できたとしてもその補償精度は半導体製造上の各
種パラメータの変動要因によって劣化しやすいという問
題を持っていた。このため簡単で本質的な温度補償が可
能となる回路技術が求められていた。

【００１２】この発明の目的は、ＣＭＯＳＩＣにおいて
電流源でバイアスされる回路に電源電圧の依存性が無
く、本質的な温度補償が可能となる回路技術を提供する
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
この発明に係るバイアス回路として、演算増幅器と、前
記演算増幅器の出力端子および非反転入力端子との間に
接続した第１の抵抗と、前記演算増幅器の非反転入力端
子および第１の基準電位との間に接続したドレイン・ゲ
ート接続の第１の電界効果トランジスタと、前記演算増
幅器の出力端子および反転入力端子との間に接続した第
２の抵抗と、前記演算増幅器の反転入力端子および第１
の基準電位との間に直列に接続した第３の抵抗およびド
レイン・ゲート接続の第２の電界効果トランジスタとか
ら成り、前記第１の電界効果トランジスタのゲート長Ｌ
１に対するゲート幅Ｗ１の比をＷ１／Ｌ１とし、前記第
２の電界効果トランジスタのゲート長Ｌ２に対するゲー
ト幅Ｗ２の比をＷ２／Ｌ２とし、前記第１の抵抗の抵抗
値をＲ１とし、前記第２の抵抗の抵抗値をＲ２としたと
きに、 Ｒ１（Ｗ１／Ｌ１）＜Ｒ２（Ｗ２／Ｌ２） という関係を有し、前記第１の電界効果トランジスタの
ドレイン端子または前記第２の電界効果トランジスタの
ドレイン端子のいずれかを出力端子としてバイアス回路
を構成する。

【００１４】また、演算増幅器と、前記演算増幅器の出
力端子および非反転入力端子との間に直列に接続した第
１の抵抗およびドレイン・ゲート接続の第３の電界効果
トランジスタと、前記演算増幅器の非反転入力端子およ
び第１の基準電位との間に接続したドレイン・ゲート接
続の第１の電界効果トランジスタと、前記演算増幅器の
出力端子および反転入力端子との間に接続したドレイン
・ゲート接続の第４の電界効果トランジスタと、前記演
算増幅器の反転入力端子および第１の基準電位との間に
直列に接続した第３の抵抗およびドレイン・ゲート接続
の第２の電界効果トランジスタとから成り、前記第１の
電界効果トランジスタのゲート長Ｌ１に対するゲート幅
Ｗ１の比をＷ１／Ｌ１とし、前記第２の電界効果トラン
ジスタのゲート長Ｌ２に対するゲート幅Ｗ２の比をＷ２
／Ｌ２とし、前記第３の電界効果トランジスタのゲート
長Ｌ３に対するゲート幅Ｗ３の比をＷ３／Ｌ３とし、前
記第４の電界効果トランジスタのゲート長Ｌ４に対する
ゲート幅Ｗ４の比をＷ４／Ｌ４としたときに、 （Ｗ２／Ｌ２）（Ｗ３／Ｌ３）＞（Ｗ１／Ｌ１）（Ｗ４
／Ｌ４） という関係を有し、前記第１の電界効果トランジスタの
ドレイン端子または前記第２の電界効果トランジスタの
ドレイン端子のいずれかを出力端子としてバイアス回路
を構成する。

【００１５】上記した各バイアス回路を適用する代表的
な回路としては、ソース同士を接続して差動回路を構成
する第５および第６の電界効果トランジスタと、そのソ
ース接続点にドレインを接続し、そのソースを前記第１
の基準電位に接続して、前記差動回路にバイアス電流を
供給する第７の電界効果トランジスタと、前記第５また
は第６の電界効果トランジスタのドレインに接続した少
なくとも１本の負荷抵抗とからなる差動回路であり、前
記第７の電界効果トランジスタのゲートに前記出力端子
を接続してバイアス電圧を供給してなる。

【００１６】これにより、バイアス回路側の第１、第２
の電界効果トランジスタと差動回路側の第５、第６の電
界効果トランジスタの温度係数が打ち消し合い、バイア
ス回路側の第３の抵抗と差動回路側の第４、第５の抵抗
の温度係数が打ち消し合い、差動回路側の第７の電界効
果トランジスタは、これとカレントミラーをなすバイア
ス回路側の第１の電界効果トランジスタとで温度係数を
打ち消す。

【００１７】このようにして、差動回路の利得は、差動
回路側とバイアス回路側の抵抗値の比とトランジスタの
ゲートサイズの比だけで正確に決まるため、これらの抵
抗値やトランジスタのサイズが変動しても抵抗比やトラ
ンジスタのサイズ比が変わらない限りは、利得は変動し
ない。また、バイアス回路の本質部分には電源電圧を参
照している箇所はないため電源電圧の依存性もない。

【００１８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明によるバイアス回路の第１の実施の形態について
説明するための回路図である。この回路はオペアンプＯ
ＰとＮＭＯＳトランジスタＭ１，Ｍ２と抵抗Ｒ１〜Ｒ３
で構成するものであり、構成要素とその接続は、図９に
示した従来回路と全く同じである。この実施の形態と図
９と異なるのは、出力点がオペアンプＯＰの出力ではな
くＮＭＯＳトランジスタＭ１またはＭ２のドレイン端子
とし、Ｍ１とＭ２のトランジスタを同一サイズと限定し
ない、パラメータＫ（Ｋ＝（Ｗ／Ｌ）Ｒ３）を７００ｋ
Ω以上に限定しない、その代りにトランジタＭ１のゲー
ト長に対するゲート幅の比をＷ１／Ｌ１とし、トランジ
スタＭ２のゲート長に対するゲート幅の比をＷ２／Ｌ２
とすると、Ｒ１（Ｗ１／Ｌ１）＜Ｒ２（Ｗ２／Ｌ２）と
いう関係を持つという限定を設けている点である。

【００１９】まず、図１の回路においてトランジスタＭ
１を流れる電流をＩ１とし、トランジスタＭ２を流れる
電流をＩ２とすると、これらの電流値はＭＯＳトランジ
スタの飽和領域におけるゲート・ソース電圧に対するド
レイン電流の記述式によって次のように表わされる。

【００２０】 Ｉ１＝（Ｋ１／２）（Ｖｇｓ１−Ｖｔｈ）2 … （２） Ｉ２＝（Ｋ２／２）（Ｖｇｓ２−Ｖｔｈ）2 … （３） ただし、Ｖｇｓ１はトランジスタＭ１のゲート・ソース
電圧、Ｖｇｓ２はトランジスタＭ２のゲート・ソース電
圧である。Ｖｔｈはトランジスタのしきい値電圧で製造
パラメータで決まる定数であり、同一チップ上の同種の
トランジスタならばほぼ同じ値を取る。Ｋ１はトランジ
スタＭ１のＫファクタでゲート長に対するゲート幅の比
Ｗ１／Ｌ１と酸化膜圧などの製造パラメータで決まる定
数Ｋｏとの積（Ｗ１／Ｌ１）Ｋｏで表わされる。Ｋ２は
トランジスタＭ２のＫファクタでゲート長に対するゲー
ト幅の比Ｗ２／Ｌ２とＫｏとの積（Ｗ２／Ｌ２）Ｋｏで
表わされる。Ｋｏは同一チップ上に形成されるすべての
同種のトランジスタで一定の値である。

【００２１】ここで、オペアンプＯＰのオープンループ
ゲインが十分に高く、負帰還がかかって正常に動作して
いる場合、入力端子間はほぼ同電位になる。従って、 Ｖｇｓ１＝Ｖｇｓ２＋Ｒ３Ｉ２ … （４） という関係になる。そこで式（２）、（３）よりトラン
ジスタＭ１のゲート・ソース電圧Ｖｇｓ１を電流Ｉ１
で、トランジスタＭ２のゲート・ソース電圧Ｖｇｓ２を
電流Ｉ２でそれぞれ表わし、これを（４）式に代入し、
次式を得る。

【００２２】

【数１】 また、オペアンプＯＰの入力端子間が同電位ということ
より、 Ｉ１Ｒ１＝Ｉ２Ｒ２ … （６） も成り立つ。（５）式と（６）式は、電流Ｉ１とＩ２以
外は全て回路定数なので連立してＩ１とＩ２について解
くことができる。そこでＫ１とＫ２の比を１：ｎである
とし、抵抗Ｒ１とＲ２との比をｍ：１であると仮定し、 Ｋ２＝ｎＫ１＝ｎＫ、Ｒ２＝Ｒ１／ｍ＝Ｒ／ｍ と置き、これを（５）式と（６）式に代入して、電流Ｉ
１とＩ２について解くと、

【数２】 となる。これらの式の電流Ｉ１，Ｉ２を回路の電流出力
と考えた場合、電源Ｖｃｃを含む項が無いため、電源電
圧の依存性が無いことは明らかである。また、ｍとｎは
素子の物理形状で決まる比なので温度による変動はな
く、温度変動に関係するのはＫファクタと抵抗値Ｒだけ
である。この電流を取り出して差動回路のバイアス電流
とすれば差動回路自身が持っている利得の温度変動を完
全にキャンセルすることができる。

【００２３】この原理については後述の実施の形態で示
すが、差動回路に限らずほとんどのＣＭＯＳ回路での温
度変動を抑える方向に働くため、回路全体のバイアス電
流供給源として広く用いることができる。

【００２４】電流Ｉ１またはＩ２を電流として取り出す
ためには、図３のトランジスタＭ７で示したように、ト
ランジスタＭ１またはＭ２とカレントミラーを構成する
ようにして取り出す。このためにトランジスタＭ１とＭ
２のドレインゲート端子を、このバイアス回路３２の出
力電圧とする。トランジスタＭ１とＭ２のソースがＧＮ
Ｄになっているため、受け側のトランジスタのゲートに
接続するだけで、容易にカレントミラー回路による電流
の折り返しを実現できるので都合が良い。

【００２５】なお、バイアス回路が正常に動作して
（７）式と（８）式のような電流を出力できるためには
（７）式と（８）式における１−（ｍ／ｎ）^1/2 が負の
値にならないような条件が必要である。これが負の値に
なるということはオペアンプが正帰還動作することに相
当し、ＶｏがＶｃｃかＧＮＤに張り付いて動作停止して
しまうことを意味する。

【００２６】従って、このような状態に陥らないように
するためには、 ｍ＜ｎ、すなわちＲ１Ｋ１＜Ｒ２Ｋ２ となっていることが必要である。つまり、 Ｒ１（Ｗ１／Ｌ１）＜Ｒ２（Ｗ２／Ｌ２） … （９） という条件を満たしていることが最低限必要な条件とな
る。

【００２７】以上は、Ｍ１とＭ２をＮＭＯＳトランジス
タで構成する例を示したが、これはＮＭＯＳをＰＭＯＳ
に置き換え、電源Ｖｃｃと接地ＧＮＤを入れ換えて図２
のように構成することにより、全く同じ機能の回路をＰ
ＭＯＳトランジスタで実現することができる。図２にお
いて、図１の回路で同じ素子に相当する素子に付した符
号は、図１の場合と全く同じにして対応を容易にしてい
る。回路動作は図１の回路と全く同じであり、トランジ
スタＭ１またはＭ２のドレイン・ゲート電圧を、これと
カレントミラーを構成する素子のゲートに供給すること
により、バイアスの対象となる回路に電流を供給する。

【００２８】図３は、抵抗Ｒ４とＲ５を負荷としトラン
ジスタＭ５とＭ６とで構成する差動回路３２に、実際に
図１に示したバイアス回路３１を適用して、差動回路３
２の電流源の発生に用いた例である。

【００２９】電流源トランジスタＭ７をバイアス回路３
１側のトランジスタＭ１とカレントミラー構成になるよ
うにして構成している。この回路において、トランジス
タＭ１とＭ７の電流比を１：１とすると、Ｍ７が供給す
る電流は上記（７）式で表わされる。一方、トランジス
タＭ５とＭ６とで構成する差動回路３２としてのトラン
スコンダクタンスｇｍと利得Ａは、Ｍ５とＭ６のＫファ
クタをＫａとし、抵抗Ｒ４とＲ５の抵抗値をＲａとし
て、それぞれ

【数３】 となる。従って、（７）式で表わされるバイアス電流Ｉ
１を（３１）式に代入してアンプの利得を求めると、次
式で表わされるような結果が得られる。

【００３０】

【数４】 この式の中でｍとｎは、素子形状の比を表わすもので温
度変動のない定数である。（Ｒａ／Ｒ３）はバイアス回
路３１側の抵抗と差動回路側の抵抗の比であり、同じ種
類の抵抗であれば温度変動はない。（２Ｋａ／Ｋ）はバ
イアス回路３１側のＫファクタと差動回路側のＫファク
タの比であり、Ｋファクタそのものは温度変動を持つ
が、その比は主にゲートのＷ／Ｌ比によって決まるので
温度変動はほとんどない。

【００３１】このように（１２）式は素子の物理形状で
決まる素子パラメータの比だけで記述されているので、
この比をどのように設定しようとも差動回路３２の利得
は温度変動を受けない。つまり、温度補償のための制約
を一切受けること無く、完全に独立して利得を設定する
ことができる。しかも同じ種類のパラメータで温度変化
を相殺しているので、パラメータがどのようにばらつい
ても補償精度が劣化するということが無い。これらの利
点は従来技術では得られなかったものであり、図３の回
路は高い精度で本質的な温度補償が可能となっている。

【００３２】図４は、図３の回路に対しバイアス回路３
１の出力の取り出し方を変えた変形例である。差動回路
に電流源を供給しているトランジスタＭ７がカレントミ
ラーを構成する相手が新たなトランジスタのＭ８である
点だけが異なっているだけで動作は図３の回路とほとん
ど同じである。トランジスタＭ８はバイアス電圧の発生
源であるＭ１とＭ２の電流を集めて加算し、この加算電
流値に応じた電圧をゲートソース間に発生させてＭ７と
のカレントミラーで電流を供給するものである。効果も
図１の実施の形態の場合と同じである。

【００３３】図５は、図１の実施の形態の変形例であ
る。ＣＭＯＳプロセスにおいても、ＰＮジャンクション
を利用してダイオードを作り込むことができる。図５は
図１の回路に対してオペアンプの非反転入力端子とトラ
ンジスタＭ１間にダイオードＤ１を挿入し、オペアンプ
の反転入力端子と抵抗Ｒ３間にダイオードＤ２を挿入し
たものである。このようにすれば、出力で取り出すこと
ができる電流にダイオードの温度係数分だけ温度変化を
加えることができる。これはバイアス電流を受ける対象
の回路側が必ずしも差動回路ばかりとは限らず、図１の
回路とは異なる温度係数を要求する場合があるので、合
わせ込みによる設定を可能にするためにダイオードを付
加したものである。

【００３４】図６はやはり図１の実施の形態の実際の回
路で必要な素子について記載したものである。図１の回
路において、オペアンプＯＰの出力から入力端子に戻る
負帰還動作によって決まる動作点は、上記にて動作解析
した動作点の他に、全てのノードが０Ｖになる擬似安定
点がある。これはバイポーラのバンドギャップでも同じ
事情があり、バイポーラ回路ではかならずスタートアッ
プ回路を設けてこの擬似安定点に落ち込むことを防いで
いる。

【００３５】この回路は図１の回路に対し、電源Ｖｃｃ
とオペアンプＯＰの出力端子に抵抗Ｒ４を追加しただけ
の回路であり、この抵抗がスタートアップのための抵抗
である。電源ＯＮ時にこのバイアス回路３１が正常に立
ち上がらず、全ノードがＧＮＤ付近まで落ち込んでいる
場合、オペアンプの出力端子も接地ＧＮＤ付近にある。
このため、抵抗Ｒ４を通して電源Ｖｃｃからこのノード
へ電流が流れ込む。このようなケースでは、オペアンプ
ＯＰの出力インピーダンスは高くなっているため、この
ノードの電圧は引き上げられる。こうしてある程度上昇
したところでオペアンプＯＰが動作し始め、出力端子か
ら入力端子への負帰還動作によって、前記動作解析のよ
うな動作点で安定化する。

【００３６】次に、図７の回路図を用い、この発明の第
２の実施の形態について説明する。この実施の形態は、
オペアンプＯＰとＮＭＯＳトランジスタＭ１〜Ｍ４と抵
抗Ｒ１、Ｒ２で構成するものであり、図１の実施の形態
における抵抗Ｒ１をＲ１とドレインゲート接続のトラン
ジスタＭ３の直列接続に置き換え、抵抗Ｒ２をドレイン
ゲート接続のトランジスタＭ４に置き換えた構成になっ
ている。

【００３７】まず、図７の回路においてトランジスタＭ
１を流れる電流をＩ１とし、トランジスタＭ２を流れる
電流をＩ２とすると、図１の回路の場合と同様にＩ１と
Ｉ２は、前述の（２）式と（３）式で表わすことができ
る。オペアンプのオープンループゲインが十分に高く、
負帰還がかかって正常に動作している場合、オペアンプ
の入力端子間はほぼ同電位になる。従って、 Ｖｇｓ１＝Ｖｇｓ２＋Ｒ３Ｉ２ …（１３） Ｖｇｓ４＝Ｖｇｓ３＋Ｒ１Ｉ１ …（１４） という関係になり、これにゲート・ソース間電圧Ｖｇｓ
が（２）式と（３）式のように表わされることを考慮す
ると、

【数５】 を得る。ここで、（１５）式と（１６）式の右辺はとも
に正にならなければならないので、このためには、 Ｋ１Ｋ４＜Ｋ２Ｋ３ でなければならない。（１５）式と（１６）式は、電流
Ｉ１とＩ２以外は全て回路定数なので連立して電流Ｉ１
とＩ２について解くことができる。簡単のため、Ｒ１Ｉ
１＝Ｒ３Ｉ２とすると、

【数６】 となる。これを用いて（１５）式と（１６）式をそれぞ
れ電流Ｉ１とＩ２について解くと、

【数７】 となる。

【００３８】このようにして得た電流を、図３に示した
ような差動回路に供給する場合、トランジスタＭ５とＭ
６とで構成する差動回路アンプとしてのトランスコンダ
クタンスｇｍと利得Ａは、トランジスタＭ５とＭ６のＫ
ファクタをＫａとし、抵抗Ｒ４とＲ５の抵抗値をＲａと
すると、それぞれ次式のようになる。

【００３９】

【数８】 となる。従って、（１８）式で表わされるバイアス電流
Ｉ1 を（２１）式に代入してアンプの利得を求めると、
次式で表わされるような結果が得られる。

【００４０】

【数９】 この式も図３の回路例と同じように抵抗比とＫファクタ
比だけで記述され、素子形状の比だけでアンプの利得が
決まるので温度変動はほとんどない。従って、この回路
も完全な温度補償を維持したまま自由に利得設定ができ
るという利点を持っている。

【００４１】

【発明の効果】以上記載したように、この発明に係るバ
イアス回路は、ＣＭＯＳによる差動回路などの電流源用
として使い、電源電圧に依存せずに差動回路の利得の温
度変動を補償するバイアス電流を得ることができる。こ
の場合の差動回路のゲインは抵抗とＭＯＳトランジスタ
のＫファクタ比だけでアンプの利得が決まり、温度補償
精度を高く維持したまま自由な利得設定ができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態について説明する
ための回路図。

【図２】電源と接地を入れ換えた図１の変形例について
説明するための回路図。

【図３】図１のバイアス回路の適用例について説明する
ための回路図。

【図４】図３に対し、バイアス回路の出力の取り出し方
を変えた場合の適用例について説明するための回路図。

【図５】図１の変形例について説明するための回路図。

【図６】図１を実際の回路で使用する場合に必要となる
素子も示した回路図。

【図７】この発明の第２の実施の形態について説明する
ための回路図。

【図８】従来の基本的なＣＭＯＳバイアス回路について
説明するための回路図。

【図９】従来のバンドギャップを用いたＣＭＯＳ構成に
よるバイアス回路について説明するための回路図。

【図１０】従来のＣＭＯＳ構成による差動回路について
説明するための回路図。

【符号の説明】 ３１…バイアス回路、３２…差動回路、ＯＰ…オペアン
プ、Ｍ１〜Ｍ７…ＭＯＳトランジスタ、Ｒ１〜Ｒ５…抵
抗、Ｄ１，Ｄ２…ダイオード、Ｖｃｃ…電源、ＧＮＤ…
接地。

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Claims (7)

【特許請求の範囲】
1. 【請求項１】 演算増幅器と、 前記演算増幅器の出力端子および非反転入力端子との間
   に接続した第１の抵抗と、 前記演算増幅器の非反転入力端子および第１の基準電位
   との間に接続したドレイン・ゲート接続の第１の電界効
   果トランジスタと、 前記演算増幅器の出力端子および反転入力端子との間に
   接続した第２の抵抗と、 前記演算増幅器の反転入力端子および第１の基準電位と
   の間に直列に接続した第３の抵抗およびドレイン・ゲー
   ト接続の第２の電界効果トランジスタとから成り、 前記第１の電界効果トランジスタのゲート長Ｌ１に対す
   るゲート幅Ｗ１の比をＷ１／Ｌ１とし、前記第２の電界
   効果トランジスタのゲート長Ｌ２に対するゲート幅Ｗ２
   の比をＷ２／Ｌ２とし、前記第１の抵抗の抵抗値をＲ１
   とし、前記第２の抵抗の抵抗値をＲ２としたときに、 Ｒ１（Ｗ１／Ｌ１）＜Ｒ２（Ｗ２／Ｌ２） という関係を有し、 前記第１の電界効果トランジスタのドレイン端子または
   前記第２の電界効果トランジスタのドレイン端子のいず
   れかを出力端子することを特徴とするバイアス回路。
2. 【請求項２】 演算増幅器と、 前記演算増幅器の出力端子および非反転入力端子との間
   に直列に接続した第１の抵抗およびドレイン・ゲート接
   続の第３の電界効果トランジスタと、 前記演算増幅器の非反転入力端子および第１の基準電位
   との間に接続したドレイン・ゲート接続の第１の電界効
   果トランジスタと、 前記演算増幅器の出力端子および反転入力端子との間に
   接続したドレイン・ゲート接続の第４の電界効果トラン
   ジスタと、 前記演算増幅器の反転入力端子および第１の基準電位と
   の間に直列に接続した第３の抵抗およびドレイン・ゲー
   ト接続の第２の電界効果トランジスタとから成り、 前記第１の電界効果トランジスタのゲート長Ｌ１に対す
   るゲート幅Ｗ１の比をＷ１／Ｌ１とし、前記第２の電界
   効果トランジスタのゲート長Ｌ２に対するゲート幅Ｗ２
   の比をＷ２／Ｌ２とし、前記第３の電界効果トランジス
   タのゲート長Ｌ３に対するゲート幅Ｗ３の比をＷ３／Ｌ
   ３とし、前記第４の電界効果トランジスタのゲート長Ｌ
   ４に対するゲート幅Ｗ４の比をＷ４／Ｌ４としたとき
   に、 （Ｗ２／Ｌ２）（Ｗ３／Ｌ３）＞（Ｗ１／Ｌ１）（Ｗ４
   ／Ｌ４） という関係を有し、 前記第１の電界効果トランジスタのドレイン端子または
   前記第２の電界効果トランジスタのドレイン端子のいず
   れかを出力端子することを特徴とするバイアス回路。
3. 【請求項３】 ソース同士を接続して差動回路を構成す
   る第５および第６の電界効果トランジスタと、そのソー
   ス接続点にドレインを接続しソースを前記第１の基準電
   位に接続して前記差動回路にバイアス電流を供給する第
   ７の電界効果トランジスタと、前記第５または第６の電
   界効果トランジスタのドレインに接続した少なくとも１
   本の負荷抵抗とから成る回路に対し、前記第７の電界効
   果トランジスタのゲートに前記出力端子を接続してバイ
   アス電圧を供給することを特徴とする請求項１または２
   に記載のバイアス回路。
4. 【請求項４】 前記第１の電界効果トランジスタのソー
   スおよび前記第２の電界効果トランジスタのソースの接
   続点にドレインおよびゲートを接続し、前記第１の基準
   電位にソースを接続した第８の電界効果トランジスタを
   配置し、前記第８の電界効果トランジスタのドレイン端
   子を出力端子とすることを特徴とする請求項１または２
   に記載のバイアス回路。
5. 【請求項５】 前記演算増幅器の非反転入力端子から前
   記第１の基準電位に至る経路の途中に順方向に第１のダ
   イオードを挿入し、前記演算増幅器の反転入力端子から
   前記第１の基準電位に至る経路の途中に順方向に第２の
   ダイオードを挿入したことを特徴とする請求項１に記載
   のバイアス回路。
6. 【請求項６】 前記演算増幅器の出力端子および電源と
   の間にスタートアップ用の第４の抵抗を接続したことを
   特徴とする請求項１または２に記載のバイアス回路。
7. 【請求項７】 前記第１の抵抗の抵抗値をＲ１とし、前
   記第３の抵抗の抵抗値をＲ３としたときに、 Ｒ３／Ｒ１＝（Ｗ３／Ｌ３）／（Ｗ２／Ｌ２） ＝（Ｗ１／Ｌ１）／（Ｗ４／Ｌ４） という関係を有することを特徴とする請求項２に記載の
   バイアス回路。