KR100945723B1

KR100945723B1 - 폴디드 캐스코드 전류원

Info

Publication number: KR100945723B1
Application number: KR1020080019502A
Authority: KR
Inventors: 윤광섭; 신선화
Original assignee: 인하대학교 산학협력단
Priority date: 2008-03-03
Filing date: 2008-03-03
Publication date: 2010-03-05
Also published as: KR20090094520A

Abstract

본 발명은 전류구동 디지털 아날로그 변환기의 아날로그 단에 채용되는 폴디드 캐스코드 전류원에 관한 것이다.

본 발명이 개시하는 폴디드 캐스코드 전류원은 정입력신호와 부입력신호를 입력받는 차동증폭부, 전원 V_SS에 연결되어 차동증폭부에 정전류를 공급하는 정전류부, 전원 V_DD에 연결되는 제1 바이어스부, 제1 바이어스부와 캐스코드 접속되는 제2 바이어스부, 제2 바이어스부의 출력단과 전원 V_SS 사이에 직렬연결되는 전류제한부를 포함하며, 제1 바이어스부 및 제2 바이어스부 사이의 캐스코드 노드는 차동증폭부의 출력단과 접속되고, 제2 바이어스부와 전류제한부 사이에 출력신호 노드가 연결된다.

본 발명에 따르면, 출력 임피던스를 높이는 것은 물론이고 종래에 비해 출력신호의 전압 헤드룸을 더 확보할 수 있다.

디지털 아날로그 변환기, 폴디드 캐스코드 전류원

Description

폴디드 캐스코드 전류원{FOLDED CASCODE CURRENT SOURCE}

본 발명은 전류구동 디지털 아날로그 변환기의 아날로그 단을 구성하는 전류원에 관한 것으로서, 특히 폴디드 캐스코드 전류원에 관한 것이다.

전류구동 다지털 아날로그 변환기에서 가장 중요한 회로는 전류원(current source)이다. 상기 변환기의 해상도는 전류원에 의해 결정되며, 전류원 설계시 출력 임피던스를 고려해야 한다. 변환기에서 출력 임피던스와 INL(Integral Non-Linearity)은 다음의 수학식 1로 표현된다.

[수학식 1]

여기서, I_unit은 단위 전류 소스이고, R_L은 부하저항, Z_imp는 출력 임피던스, N은 단위 전류 소스의 총 개수를 의미한다. 위 수학식 1로부터 알 수 있듯이, 출력 임피던스 Z_imp의 감소는 INL의 저하를 초래한다. 그러므로 높은 출력 임피던스를 유지하여야 고성능의 디지털 아날로그 변환기를 구현할 수 있는 것이다.

일반적으로 전류구동 디지털 아날로그 변환기의 전류원은 첨부도면 도 1 및 도 2의 차동증폭기 구조에 기반한다. 도 1에서 캐스코드 정전류부(M1, M2)는 차동증폭부(M3, M4)에 일정한 양의 전류를 공급한다. 도 2의 단일 정전류부(M1)는 도 1과 달리 단일 소자, 즉 게이트에 바이어스 전압을 공급받는 NMOS 트랜지스터로 구성되는 차이가 있다. 도 1의 전류원은 도 2의 단일 정전류부를 갖는 전류원에 비해 큰 출력 임피던스를 갖는 장점이 있다.

도 1 및 도 2에 도시된 전류원의 출력 임피던스는 각기 아래의 수학식 2, 3으로 표현된다.

[수학식 2]

[수학식 3]

여기서, g_m은 트랜지스터의 상호 컨덕턴스를, r_ds는 트랜지스터의 드레인-소스 저항 값을 의미한다.

그러나, 도 1의 캐스코드 정전류부는 트랜지스터가 적재되기 때문에 출력 노드에서 신호의 스윙 폭을 손해 볼 수 있다. 즉, 모든 트랜지스터를 능동 영역에서 동작하도록 항상 보장해 주어야 하므로 그만큼의 전압이 소모되게 되고, 그에 따라 출력 노드의 동적 영역(voltage headroom, 전압 헤드룸)이 감소한다.

본 발명은 상기와 같은 문제점을 감안하여 안출된 것으로, 출력 임피던스를 높이고, 출력신호의 동적 영역 혹은 스윙폭(전압 헤드룸)을 보장하는 폴디드 캐스코드 전류원을 제안한다.

이러한 기술적 과제를 달성하기 위하여, 본 발명의 폴디드 캐스코드 전류원은, 정입력신호와 부입력신호를 입력받는 차동증폭부와, 전원 V_SS에 연결되어 상기 차동증폭부에 정전류를 공급하는 정전류부와, 전원 V_DD에 연결되는 제1 바이어스부와, 제1 바이어스부와 캐스코드 접속되는 제2 바이어스부와, 제2 바이어스부의 출력단과 상기 전원 V_SS 사이에 직렬연결되는 전류제한부를 포함한다. 이때 제1 바이어스부 및 제2 바이어스부 사이의 캐스코드 노드는 상기 차동증폭부의 출력단과 접속되고, 제2 바이어스부와 전류제한부 사이에 출력신호 노드가 연결된다.

바람직하게 상기 제1 바이어스부는 게이트가 공통 바이어스되고, 소스가 상기 전원 V_DD와 접속되는 1조의 PMOS 트랜지스터로 구성되며, 상기 제2 바이어스부는 게이트가 공통 바이어스되고, 소스가 제1 바이어스부의 PMOS 트랜지스터의 드레인에 접속되는 1조의 PMOS 트랜지스터로 구성된다.

또한, 본 발명의 전류제한부는, 제2 바이어스부의 출력단과 전원 V_SS에 사이 에 직렬접속되는 1조의 저항으로 구성된다.

또한, 차동증폭부는 소스가 공통접속되어 상기 정전류부에 연결되는 1조의 NMOS 트랜지스터로 구성되며, 여기서 상기 1조의 NMOS 트랜지스터의 게이트는 각기 정입력신호 노드 및 부입력신호 노드와 연결된다.

바람직하게 본 발명의 정전류부는, 각 게이트가 바이어스 전압을 공급받도록 캐스코드 접속된 1조의 NMOS 트랜지스터로 구성된다.

상기와 같은 본 발명에 따르면, 출력 임피던스를 높이는 것은 물론이고 종래에 비해 출력신호의 전압 헤드룸을 더 확보할 수 있다.

본 발명의 구체적 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.

도 3에서 본 발명의 폴디드 캐스코드 전류원은 부재부호 100으로 지칭되고 있다. 폴디드 캐스코드 전류원(100)은 차동증폭부(110), 정전류부(120), 제1 바이어스부(130), 제2 바이어스부(140) 및 전류제한부(150)로 구성된다.

차동증폭부(110)는 제1 및 제2 NMOS 트랜지스터(M3, M4)로 이루어지며, 각 소스는 공통접속되고, 게이트에는 각기 정입력신호 노드(IN)와 부입력신호 노드(inverted IN)와 연결된다.

또한, 차동증폭부(110)는 게이트가 전원 V_DD를 인가받고, 소스가 제1 NMOS 트랜지스터(M3) 및 제2 NMOS 트랜지스터(M4)의 드레인에 캐스코드(cascode) 접속되는 제3 및 제4 NMOS 트랜지스터(M5, M6)를 더 구성할 수 있다. 제3 NMOS 트랜지스터(M5)와 제4 NMOS 트랜지스터(M6)는, 상기 NMOS 트랜지스터 M3, M4이 온·오프될 때 게이트와 드레인 사이의 기생용량 C_gd(도 1 및 도 2 참조)에 의한 스위칭 노이즈를 극적으로 줄이고, 안정화 시간(세틀링 타임, settling time)을 늘린다. 물론, 상기한 제3 및 제4 NMOS 트랜지스터(M5, M6)는 생략 가능하다.

정전류부(120)는 전원 V_SS와 연결되어 상기 차동증폭부(110)에 정전류를 공급한다. 정전류부(120)는 캐스코드 접속되는 제5 및 제6 NMOS 트랜지스터(M1, M2)로 구성될 수 있다.

구체적으로 제5 NMOS 트랜지스터(M1)의 소스는 상기 전원 V_SS에 연결되고, 드레인은 제6 NMOS 트랜지스터(M2)의 소스와 연결된다. 그리고 제6 NMOS 트랜지스터(M2)의 드레인은 상기 제1 및 제2 NMOS 트랜지스터(M3, M4)의 공통접속된 소스에 연결된다. 그리고 제5 및 제6 NMOS 트랜지스터(M1, M2)의 게이트에는 각기 바이어스 전압(V_bias1, V_bias2)이 인가된다.

한편, 제1 바이어스부(130)는 게이트가 공통 바이어스(V_bias4)되고, 소스가 상기 전원 V_DD와 접속되는 제1 및 제2 PMOS 트랜지스터(M9, M10)로 구성된다.

제2 바이어스부(140)는 게이트가 공통 바이어스(V_bias3)되고, 소스가 상기 제1 및 제2 PMOS 트랜지스터(M9, M10)의 드레인과 캐스코드 접속되는 제3 및 제4 PMOS 트랜지스터(M7, M8)로 구성된다.

제1 바이어스부(130)와 제2 바이어스부(140) 사이의 캐스코드 노드(N1, N2)는 차동증폭부(110)의 출력단과 연결된다. 여기서는 출력단은, 도 3을 기준으로 제3 NMOS 트랜지스터(M5)와 제4 NMOS 트랜지스터(M6)의 드레인으로 지칭된다. 물론, 제3 및 제4 NMOS 트랜지스터가 포함되지 않을 경우에는, 출력단은 제1 및 제2 NMOS 트랜지스터(M3, M4)의 드레인이 될 것이다.

제2 바이어스부(140)와 전원 V_SS 사이에는 전류제한부(150)가 직렬연결된다. 이 전류제한부(150)는 50Ω의 제1 및 제2 저항(R1, R2)으로 구성되며, 제2 바이어스부(140)의 출력단, 즉 제3 및 제4 PMOS 트랜지스터(M7, M8)의 드레인과 저항 R1, R2 사이에는 각기 출력신호 노드(OUT, inverted OUT)가 연결된다. 본 실시형태에서 제1 및 제2 저항의 값을 50Ω으로 예시하고 있으나, 본 발명이 그 수치에 한정되는 것은 아니다.

본 발명에 따른 폴디드 캐스코드 전류원(100)의 구조적 특징은, 제3 및 제4 NMOS 트랜지스터(M5, M6)의 소스가 제3 및 제4 PMOS 트랜지스터(M7, M8) 그리고 제1 및 제2 저항(R1, R2)을 통해 전원 V_SS에 접히는(folded, 폴디드) 형태를 취한다는 것이다.

이러한 전류원(100)의 출력 임피던스는 다음의 수학식 4로 정리된다.

[수학식 4]

여기서, r_o9는 제1 PMOS 트랜지스터(M9)의 출력저항을, 그리고 g_m9는 제1 PMOS 트랜지스터(M9)의 상호 컨덕턴스를 의미한다. 수학식 4에 따른 출력 임피던스는 도 1의 출력 임피던스와는 비슷하지만 도 2의 출력 임피던스 보다는 크다는 것을 알 수 있다.

한편, 도 1의 전압 헤드룸은

가 되는 반면, 도 3의 전압 헤드룸은

가 된다. 즉, 본 발명의 전류원(100)은 도 1과 비교하여 트랜지스터 하나가 차지하는 전압값 만큼을 더 확보할 수 있다.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시형태와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

도 1은 종래 캐스코드 정전류부를 갖는 전류원을 나타낸 회로도,

도 2는 종래 단일 정전류부를 갖는 전류원을 나타낸 회로도,

도 3은 본 발명에 따른 폴디드 캐스코드 전류원을 나타낸 회로도.

** 도면의 주요 부분에 대한 부호의 설명 **

110 : 차동증폭부

120 : 정전류부

130 : 제1 바이어스부

140 : 제2 바이어스부

150 : 전류제한부

Claims

정입력신호와 부입력신호를 입력받는 차동증폭부(110);

전원 V_SS에 연결되어 상기 차동증폭부에 정전류를 공급하는 정전류부(120);

전원 V_DD에 연결되는 제1 바이어스부(130) 및 상기 제1 바이어스부와 캐스코드 접속되는 제2 바이어스부(140);

상기 제2 바이어스부의 출력단과 상기 전원 V_SS 사이에 직렬연결되는 전류제한부(150); 를 포함하며,

상기 제1 바이어스부 및 제2 바이어스부의 캐스코드 노드가 상기 차동증폭부의 출력단과 접속되며, 상기 제2 바이어스부와 전류제한부 사이에 출력신호 노드가 연결되는 것을 특징으로 하는 폴디드 캐스코드 전류원.
청구항 1에 있어서,

상기 제1 바이어스부는, 게이트가 공통 바이어스되고, 소스가 상기 전원 V_DD와 접속되는 1조의 PMOS 트랜지스터(M9, M10)로 구성되며,

상기 제2 바이어스부는, 게이트가 공통 바이어스되고, 소스가 상기 제1 바이어스부의 PMOS 트랜지스터의 드레인에 접속되는 1조의 PMOS 트랜지스터(M7, M8)로 구성되는 것을 특징으로 하는 폴디드 캐스코드 전류원.
청구항 1에 있어서,

상기 전류제한부는, 상기 제2 바이어스부의 출력단과 전원 V_SS에 사이에 직렬접속되는 1조의 저항(R1, R2)으로 구성되는 것을 특징으로 하는 폴디드 캐스코드 전류원.
청구항 1에 있어서,

상기 차동증폭부는, 소스가 공통접속되어 상기 정전류부에 연결되는 1조의 NMOS 트랜지스터(M3, M4)로 구성되며, 상기 1조의 NMOS 트랜지스터의 게이트는 각기 정입력신호 노드 및 부입력신호 노드와 연결되는 것을 특징으로 하는 폴디드 캐스코드 전류원.
청구항 4에 있어서,

상기 차동증폭부는, 게이트가 전원 V_DD를 인가받고, 소스가 상기 NMOS 트랜지스터의 드레인에 캐스코드 접속되는 1조의 NMOS 트랜지스터(M5, M6)를 더 구성하는 것을 특징으로 하는 폴디드 캐스코드 전류원.
청구항 1에 있어서,

상기 정전류부는, 캐스코드 접속된 1조의 NMOS 트랜지스터(M1, M2)로 구성되며, 각 게이트는 바이어스 전압을 공급받는 것을 특징으로 하는 폴디드 캐스코드 전류원.