KR20160140071A - 연산 증폭기 - Google Patents

Abstract

본 발명은 정전기 방전 보호회로에 관한 것으로, 본 발명의 일 실시예에 따른 연산 증폭기는 커런트 미러링 PMOS 트랜지스터 및 전원단과 상기 커런트 미러링 PMOS 트랜지스터 사이에 제1 스위치를 포함하고 차동증폭부에 전류를 공급하는 제1 전류부; 기준전압과 피드백전압을 입력 받는 차동증폭부; 상기 전원단과 상기 차동증폭부의 출력단 사이에 연결되는 캐스코드 접속형 커런트 미러 회로부; 및 제1 및 제2 커런트 미러링 NMOS 트랜지스터 및 접지단과 상기 제1 및 제2 커런트 미러링 NMOS트랜지스터의 사이에 각각 연결된 제2 및 제3 스위치를 포함하고, 상기 캐스코드 접속형 커런트 미러 회로와 접속되는 제2 전류부를 포함할 수 있다.

Description

연산 증폭기{OPERATIONAL AMPLIFIERS}

본 발명은 연산 증폭기에 관한 것이다.

이동통신 기술의 지속적인 발전에 따라 상이한 모드들에서 동작하도록 설계된 통신 디바이스에 있어 다수의 연산 증폭기가 각각의 동작 모드에 대응하여 사용된다.

이에 따라 경박 단소화, 집적화에 적합한 CMOS 기술을 적용한 연산 증폭기에 관해 연구가 활발하게 진행되고 있으나, 저전력 연산 증폭기와 고성능 연산증폭기의 회로를 각각 포함하여 사용하는 것이 일반적이다.

한편, 폴디드 캐스코드(folded cascode) 연산 증폭기는 저전압에서 구동되므로 에너지 효율이 높고, 출력 전압이 접지 전압부터 전원 전압까지 스윙할 수 있으므로 선형성이 높아 다양한 전자 장치에 폭넓게 사용되고 있다.

한국 공개특허공보 KR 10-2009-0094520호

본 발명의 일 실시예에 따르면, 저전력 모드와 고성능 모드에 함께 사용할 수 있는 연산 증폭기가 제공된다.

상술한 본 발명의 과제를 해결하기 위해, 본 발명의 일 실시예에 따르면, 커런트 미러링 PMOS 트랜지스터 및 전원단과 상기 커런트 미러링 PMOS 트랜지스터 사이에 연결된 제1 스위치를 포함하고 차동증폭부에 전류를 공급하는 제1 전류부; 기준전압과 피드백전압을 입력 받는 차동증폭부; 상기 전원단과 상기 차동증폭부의 출력단 사이에 연결되는 캐스코드 접속형 커런트 미러 회로부; 및 제1 및 제2 커런트 미러링 NMOS 트랜지스터 및 접지단과 상기 제1 및 제2 커런트 미러링 NMOS트랜지스터의 사이에 각각 연결된 제2 및 제3 스위치를 포함하고, 상기 캐스코드 접속형 커런트 미러 회로와 접속되는 제2 전류부를 포함하는 연산증폭기가 제공된다.

본 발명의 일 실시예에 따른 연산 증폭기는 저전력 모드와 고성능 모드에 함께 사용할 수 있어, 회로의 실장 면적을 줄일 수 있는 효과가 있다.

도 1은 본 발명의 일 실시예에 따른 연산 증폭기를 포함하는 레귤레이터의 간략한 구성 회로도이다.
도 2는 본 발명의 일 실시예에 따른 연산 증폭기를 설명하기 위한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 연산 증폭기를 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 연산 증폭기의 특성을 설명하기 위한 그래프이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.

그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.

또한, 어떤 구성 요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다.

도 1은 본 발명의 일 실시예에 따른 연산 증폭기를 포함하는 레귤레이터의 간략한 구성 회로도이다.

도 1을 참조하면, 본 발명의 연산 증폭기(100)는 기준 전압(Vref)과 R1과 R2에 의하여 분배된 전압을 입력 받을 수 있다.

또한, 전원단(VDD)와 연결되어 동작 전원을 공급 받을 수 있다.

여기서 연산증폭기의 출력(Vout)은 R1과 R2의 비율과 기준 전압(Vref)에 따라 결정 될 수 있다.

본 발명의 일 실시예에 따른 연산 증폭기를 포함하는 레귤레이터의 성능을 나타내는 대표적인 지표로는 라인 레귤레이션(line regulation) 및 로드 레귤레이션(load regulation)이 있다.

라인 레귤레이션은 입력 전압의 변화에 따라 출력 전압의 유지에 대한 지표이고, 로드 레귤레이션은 출력 전류의 변화에 따른 출력 전압의 유지에 대한 지표이다.

연산 증폭기의 성능은 레귤레이터의 성능에 직접 영향을 미치고, 연산 증폭기의 개방 루프 이득(open loop gain)이 증가할수록 레귤레이터의 라인 레귤레이션과 로드 레귤레이션의 특성이 개선될 수 있다.

다만, 저전력 모드에서의 연산 증폭기는 입력 전류가 충분하지 않기 때문에 일정치 이상의 개방 루프 이득을 가지는데 한계가 있고, 고성능 모드에서의 연산 증폭기는 큰 출력 전류의 필요에 따라 일정치 이상의 개방 루프 이득을 요구하기 때문에 저전력 모드와 고성능 모드에서 함께 사용할 수 있는 연산 증폭기는 필요에 따라 입력 전류를 조절하여 공급받을 수 있어야 한다.

도 2는 본 발명의 일 실시예에 따른 연산 증폭기를 설명하기 위한 회로도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 차동증폭부(20)에 전류를 공급하는 제1 전류부(10), 기준전압과 피드백전압을 입력 받는 차동증폭부(20), 전원단(VDD)과 상기 차동증폭부(20)의 출력단 사이에 연결되는 캐스코드 접속형 미러 회로부(30) 및 상기 캐스코드 접속형 커런트 미러 회로(30)와 접속되는 제2 전류부(40)를 포함할 수 있다.

상기 제 1전류부(10)는 전원단(VDD)에 소스가 연결된 PMOS 트랜지스터(M11)을 포함하고, 상기 PMOS 트랜지스터(M11)는 제1 바이어스 전압(Vb1)이 게이트에 인가됨으로써 전원단에서 제1 전류기(10)의 상기 PMOS 트랜지스터(M11)로 공급되는 전류(I11)를 소스에서 입력 받아 드레인으로 전달할 수 있다.

여기서, 제1 정전류원(Ib1)이 추가되어 연산 증폭기(100)로 공급되는 전류가 증가될 수 있다.

상기 차동증폭부(20)는 한 쌍의 PMOS 트랜지스터(M21, M22)를 포함할 수 있고, 상기 한 쌍의 PMOS 트랜지스터(M21, M22)의 게이트들은 각각 기준전압(Vref)과 피드백전압(Vfd)를 입력 받을 수 있다.

상기 한 쌍의 PMOS 트랜지스터(M21, M22)의 소스들은 제1 전류부(10)와 연결되고, 드레인들은 각각 캐스코드 접속형 커런트 미러회로(30) 및 제2 전류부(40)와 연결될 수 있다.

상기 캐스코드 접속형 커런트 미러회로(30)는 제1 내지 제4 PMOS 트랜지스터들(M31, M32, M33, M34) 및 제1 및 제2 NMOS 트랜지스터들(M35, M36)을 포함할 수 있다.

제1 PMOS 트랜지스터(M31) 및 제2 PMOS 트랜지스터(M32)는 커런트 미러(current mirror)를 형성하고, 소스가 전원단(VDD)과 연결되고 게이트가 공통 연결되어 제1 PMOS 트랜지스터(M31)의 드레인에 연결될 수 있다.

제3 PMOS 트랜지스터(M33) 및 제4 PMOS 트랜지스터(M34)는 커런트 미러를 형성하고, 소스가 제1 PMOS 트랜지스터(M31) 및 제2 PMOS 트랜지스터(M32)와 캐스코드(cascode) 연결되고 게이트가 공통 연결되어 제1 PMOS 트랜지스터(M31)의 드레인에 연결될 수 있다.

제1 NMOS 트랜지스터(M35) 및 제2 NMOS 트랜지스터(M36)는 커런트 미러를 형성하고, 드레인이 제3 PMOS 트랜지스터(M33) 및 제4 PMOS 트랜지스터(M34)와 캐스코드(cascade) 연결되고, 차동증폭부(20)의 출력단과 접속되며, 게이트가 공통 연결될 수 있다.

이에 따라, 상기 캐스코드 접속형 커런트 미러 회로부(30)은 상기 전원단(VDD)와 상기 차동증폭부(20)의 출력단 사이에 연결될 수 있다.

상기 제2 전류부(40)는 한 쌍의 NMOS 트랜지스터(M41, M42)를 포함할 수 있다.

상기 한 쌍의 NMOS 트랜지스터(M41, M42)는 드레인이 차동증폭부(20)의 출력단과 접속되고, 상기 캐스코드 접속형 커런트 미러 회로(30)과 접속되며, 소스가 접지단과 연결될 수 있다.

여기서 제2 정전류원(Ib2) 및 제3 정전류원(Ib3)이 추가되어 제1 정전류원(Ib1)이 추가되어 증가된 연산 증폭기로 공급된 전류를 접지단으로 전달할 수 있다.

즉, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 제1 정전류원(Ib1), 제2 정전류원(Ib2), 및 제3 정전류원(Ib3)에 의해 대기 전류, 즉, 연산 증폭기(100)의 증폭단을 흐르는 전류가 증가될 수 있으며, 이로 인해 연산 증폭기의 이득이 증가될 수 있다.

구체적인 수치를 예를 들어, 본 발명의 일 실시예에 따른 연산 증폭기(100)를 설명하면, 연산 증폭기(100)에 공급되는 전류 중 제1 전류부(10)의 PMOS 트랜지스터(M11)로 공급되는 전류(I11)은 3uA 일 수 있고, 캐스코드 접속형 커런트 미러 회로(30)의 제1 PMOS 트랜지스터(M31) 및 제2 PMOS 트랜지스터(M32)로 공급되는 전류(I31, I32)는 각각 1uA일 수 있다.

여기서 25uA의 전류를 전달하는 제1 정전류원(Ib1)이 추가되었다고 가정하면, 연산 증폭기(100)으로 입력되는 총 대기 전류는 30uA일 수 있다.

또한, 제2 전류부에 추가된 제2 정전류원(Ib2) 및 제3 정전류원(Ib3)은 각각 12.5uA의 전류를 전달할 수 있다.

즉, 추가된 제1 정전류원(Ib1), 제2 정전류원(Ib2), 및 제3 정전류원(Ib3)에 따라, 연산 증폭기(100)에 공급되는 전류가 증가되어 개방 루프 게인이 증가될 수 있으므로, 연산 증폭기(100)는 고성능 모드의 동작할 수 있다.

도 3은 본 발명의 일 실시예에 따른 연산 증폭기를 나타내는 회로도이다.

도 3을 참조하면, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 차동증폭부에 전류를 공급하는 제1 전류부(10), 기준전압과 피드백전압을 입력 받는 차동증폭부(20), 상기 전원단과 상기 차동증폭부의 출력단 사이에 연결되는 캐스코드 접속형 미러 회로부(30) 및 상기 캐스코드 접속형 커런트 미러 회로(30)와 접속되는 제2 전류부(40)를 포함할 수 있다.

상기 제 1전류부(10)는 전원단에 소스가 연결된 PMOS 트랜지스터(M11)을 포함하고, 상기 PMOS 트랜지스터(M11)는 제1 바이어스 전압(Vb1)이 게이트에 인가됨으로써 전원단에서 제1 전류기(10)의 상기 PMOS 트랜지스터(M11)로 공급되는 전류(I11)를 소스에서 입력 받아 드레인으로 전달할 수 있다.

또한, 커런트 미러링 PMOS 트랜지스터(M12) 및 상기 커런트 미러링 PMOS 트랜지스터(M12) 와 전원단 사이에 제1 스위치(SW1)을 포함할 수 있다.

상기 커런트 미러링 PMOS 트랜지스터(M12)는 제2 바이어스 전압(Vb2)이 게이트에 인가되며, 제1 스위치(SW1)가 스위칭 온(ON)하는 경우 전원단에서 제1 전류기(10)의 상기 커런트 미러링 PMOS 트랜지스터(M12)로 공급되는 전류를 소스에서 입력 받아 드레인으로 전달할 수 있다. 상기 커런트 미러링 PMOS 트랜지스터(M12)는 상기 PMOS 트랜지스터(M11)보다 많은 양의 전류를 드레인으로 전달할 수 있다.

상기 차동증폭부(20) 및 상기 캐스코드 접속형 커런트 미러회로(30)에 대한 설명은 도 2를 참조하여 상술하였으므로 생략한다.

상기 제2 전류부는 한 쌍의 NMOS 트랜지스터(M41, M42)를 포함할 수 있다.

상기 한 쌍의 NMOS 트랜지스터는 드레인이 차동증폭부(20)의 출력단과 접속되고, 상기 캐스코드 접속형 커런트 미러 회로(30)과 접속되며, 소스가 접지단과 연결될 수 있다.

또한, 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44) 및 상기 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44)와 접지단 사이에 제2 및 제3 스위치를 포함할 수 있다. 상기 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44)는 상기 한 쌍의 NMOS 트랜지스터(M41, M42)보다 많은 양의 전류를 드레인으로 전달할 수 있다.

상기 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44)는 제3 바이어스 전압(Vb3) 및 제4 바이어스 전압(Vb4)가 게이트에 각각 인가되며, 제2 스위치(SW2) 및 제3 스위치(SW3)가 스위칭 온(ON)하는 경우 제1 전류부(10)의 제1 스위치(SW1)가 스위칭 온(ON)하여 입력 받은 전류를 접지단으로 전달할 수 있다.

즉, 도 3에 나타낸 본 발명의 일 실시예에 따른 연산증폭기(100)는 스위치들(SW1, SW2, SW3) 및 트랜지스터들(M12, M43, M44)을 추가적으로 구비함으로써, 스위치들(SW1, SW2, SW3)의 제어에 따라 연산 증폭기(100)의 대기 전류, 즉, 연산 증폭기(100)의 증폭단을 흐르는 전류를 증가시킬 수 있으며, 이로 인해 연산증폭기(100)의 이득을 증가시킬 수 있다.

구체적인 수치를 예를 들어, 본 발명의 일 실시예에 따른 연산 증폭기(100)를 설명하면, 연산 증폭기(100)에 공급되는 전류 중 제1 전류부(10)의 PMOS 트랜지스터(M11)로 공급되는 전류(I11)은 3uA 일 수 있고, 캐스코드 접속형 커런트 미러 회로(30)의 제1 PMOS 트랜지스터(M31) 및 제2 PMOS 트랜지스터(M32)로 공급되는 전류(I31, I32)는 각각 1uA일 수 있다.

여기서 제1 전류부(10)의 커런트 미러링 PMOS 트랜지스터(M12)에 연결된 제1 스위치(SW1)가 스위칭 온(ON) 되어 25uA의 전류를 커런트 미러링 PMOS 트랜지스터(M12)을 통하여 입력 받는다고 가정하면, 연산 증폭기(100)으로 입력되는 총 대기 전류는 30uA일 수 있다.

또한, 제2 전류부(20)의 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44)에 연결된 제2 및 제3 스위치가 스위칭 온(ON) 되어, 제1 및 제2 커런트 미러링 NMOS 트랜지스터(M43, M44)는 각각 12.5uA의 전류를 접지단으로 전달할 수 있다.

이에 따라, 연산 증폭기(100)에 공급되는 전류가 증가되어 개방 루프 게인이 증가될 수 있으므로, 연산 증폭기(100)는 고성능 모드의 동작이 가능할 수 있다.

즉, 상기 연산 증폭기(100)는 제1 내지 제3 스위치(SW1, SW2, SW3)의 스위칭 온(ON)시에 고성능 모드로 동작할 수 있다.

또한, 제1 내지 제3 스위치가 스위칭 오프(OFF) 시에는 입력 전력을 저감하여 본 발명의 일 실시예에 따른 연산 증폭기(100)는 저전력 모드로 동작할 수 있다.

따라서, 본 발명의 일 실시예에 따른 연산 증폭기(100)는 저전력 모드와 고성능 모드에 함께 사용할 수 있어, 회로의 실장 면적을 줄일 수 있는 효과가 있다.

도 4는 본 발명의 일 실시예에 따른 연산 증폭기의 특성을 설명하기 위한 그래프이다.

도 4의 하단의 그래프의 Y1은 본 발명의 일 실시예에 따른 연산 증폭기(100, 도3)에서 출력되는 부하 전류를 나타내며, 일정 시간에 부하 전류(Y1)가 11mA에서 1uA로 감소되었음을 알 수 있다.

또한, 하단의 그래프의 Y0는 상기 연산 증폭기(100, 도3)의 출력 전압을 나타내며, 부하 전류가 감소된 시점에 출력 전압(Y0)이 저전력 모드인 경우 2.22V(M3)로 전압 레벨의 변화가 있다.

반면, 고성능 모드인 경우 2.057V(M2)로 저전력 모드에 비해 상대적으로 낮은 전압 레벨의 변화를 가지므로 레귤레이션 성능이 향상 되었음을 알 수 있다.

이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.

따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.

10: 제1 전류부
20: 차동증폭부
30: 캐스코드 접속형 커런트 미러 회로부
40: 제2 전류부

Claims (5)

1. 커런트 미러링 PMOS 트랜지스터 및 전원단과 상기 커런트 미러링 PMOS 트랜지스터 사이에 제1 스위치를 포함하고 차동증폭부에 전류를 공급하는 제1 전류부;
   기준전압과 피드백전압을 입력 받는 차동증폭부;
   상기 전원단과 상기 차동증폭부의 출력단 사이에 연결되는 캐스코드 접속형 커런트 미러 회로부; 및
   제1 및 제2 커런트 미러링 NMOS 트랜지스터 및 접지단과 상기 제1 및 제2 커런트 미러링 NMOS트랜지스터의 사이에 각각 연결된 제2 및 제3 스위치를 포함하고, 상기 캐스코드 접속형 커런트 미러 회로와 접속되는 제2 전류부
   를 포함하는 연산증폭기.
   
2. 제1항에 있어서,
   상기 차동증폭부는 한 쌍의 PMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터의 게이트들은 각각 상기 기준전압과 상기 피드백전압을 입력 받는 연산증폭기.
   
3. 제1항에 있어서,
   상기 제1 내지 제3 스위치는 고성능 모드인 경우 스위칭 온(ON)되는 연산증폭기.
   
4. 제1항에 있어서
   상기 제1 내지 제3 스위치는 저전력 모드인 경우 스위칭 오프(OFF)되는 연산증폭기.
   
5. 제1항에 있어서,
   제1 내지 제3 스위치의 스위칭 온(ON)시에 제2 스위치 및 제3 스위치에 각각 흐르는 전류는 상기 제1 스위치에 흐르는 전류의 1/2인 연산증폭기.
   

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