JP2006339976A - 半導体回路 - Google Patents
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Abstract
【解決手段】 ミラー構造を有する電流源回路1、基準電流回路2、入力回路3、出力回路4を有するフォールデッドカスコード型オペアンプは、所定のミラー比率に応じた動作する。そして、基準電流回路2、入力回路3、出力回路4に含まれるP型トランジスタM201、M211、M221、M231とその次段の回路との間に緩衝用の抵抗6が挿入される。抵抗6は製造後にレーザートリミング等により抵抗値が調整される。
【選択図】 図1
Description
図1は、本発明の第1の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。図1に示すように、第1の実施形態の電流源回路1と、基準電流回路2と、入力回路3と、出力回路4とを備える。
なお、抵抗6の抵抗値の例としては、電流の比が1:2:3のとき、その逆数は1:0.5:0.3であるため、R1、R2、R3は次のような関係になっていることが好ましい。
(0.5−0.1)R1<R2<(0.5+0.1)R1
(0.3−0.1)R1<R3<(0.3+0.1)R1
図3は、本発明の第2の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。同図において、第1の実施形態で説明した図1と重複する部分には同一の符号を付して説明を省略する。
図4は、本発明の第3の実施形態に係るフォールデッドカスコード型全差動オペアンプの回路構成を示す図である。同図において、第2の実施形態で説明した図3と重複する部分には同一の符号を付して説明を省略する。
2 基準電流回路
3 入力回路
4 出力回路
5 コモンゲートトランジスタ
6 緩衝用抵抗
7、8 バイアス制御回路
Claims (4)
- カスコード型オペアンプの回路構造を有する半導体回路であって、
一方が電源に、他方に第一の電流源が接続される基準電流回路部と、
一方が前記電源に、他方に第二の電流源が接続される出力部と、
一方が前記電源に接続され、他方に前記出力部及び前記第二の電流源が接続される入力部とを備え、
前記第一の電流源及び前記第二の電流源は所定のミラー比率を有するミラー構造を備え、
前記基準電流回路部、前記出力部、及び前記入力部は、前記電源に接続されたP型トランジスタを有し、
少なくとも一つの前記P型トランジスタと、該P型トランジスタの次段の回路との間に抵抗が設けられる半導体回路。 - 請求項1に記載の半導体回路であって、
前記抵抗の各々は、前記複数のP型トランジスタに流れる電流のそれぞれの電流比の逆数に近似する抵抗値を有する半導体回路。 - 請求項1又は2に記載の半導体回路であって、
前記トランジスタは、3−WELL構造又はバックゲートを有するトランジスタであり、前記バックゲートをソース接続にした構造を有する半導体回路。 - 請求項3に記載の半導体回路であって、
前記基準電流回路部及び前記出力回路部は、バイアス制御用に挿入されたトランジスタを備える半導体回路。
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2005
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