JP4525295B2 - 増幅回路 - Google Patents
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Description
CMOSインバータ、このCMOSインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記CMOSインバータの電源側およびグランド側のうちの他方の側にドレインが接続された補正用MOSトランジスタ、および、前記CMOSインバータの直流オフセットを検出し、その直流オフセットを最小とするように前記補正用MOSトランジスタのゲートに補正電圧を供給する直流オフセット補正回路を有する正入力側CMOSインバータ回路部と、
この正入力側CMOSインバータ回路部と同一構成の負入力側CMOSインバータ回路部と、
前記正入力側CMOSインバータ回路部を構成するCMOSインバータの出力端と一端が接続される第1のコンデンサと、および前記負入力側CMOSインバータ回路部を構成するCMOSインバータの出力端と一端が接続される第2のコンデンサと、
前記第1のコンデンサの他端と前記第2のコンデンサの他端に一端が接続される負荷と、
前記負荷の他端と接続され、前記負荷にバイアス電圧を供給するバイアス電圧源とを備え、
前記正入力側CMOSインバータ回路部を構成するCMOSインバータの入力端、および前記負入力側CMOSインバータ回路部を構成するCMOSインバータの入力端に、互いに逆極性の入力信号が供給されることにより、前記第1のコンデンサの他端、前記第2のコンデンサの他端、および前記負荷の一端と接続される出力端から出力信号が出力され、
前記正入力側CMOSインバータ回路部のバイアス電流をId1とし前記負入力側CMOSインバータ回路部のバイアス電流をId2とすると、
前記出力信号の電圧と前記入力信号の電圧の比により定められる増幅率がId1の平方根とId2の平方根との差分に比例して動作するものである。
(1−1.基本的な例:図1〜図3)
<1−1−1.Nタイプの基本的な例:図1および図2>
図1に、シングル出力構成およびNタイプの増幅回路の基本的な例を示す。
図3に、シングル出力構成およびPタイプの増幅回路の基本的な例を示す。
バイアス電流供給回路30および40は、それぞれCMOSインバータ11および21にバイアス電流Id1およびId2を供給し、かつそのバイアス電流Id1およびId2を制御できるものであれば、どのような回路でもよいが、具体例として、以下に示すように構成することができる。
バイアス電流供給回路30および40は、以下に示すように、それぞれMOS差動対回路とカレントミラーとによって構成することもできる。
図1のNタイプの増幅回路、または図3のPタイプの増幅回路の、直流オフセット補正回路50および60としては、それぞれ、CMOSインバータ11および21の直流オフセットを検出し、その直流オフセットを最小とするように、図1のNタイプの場合にはNMOSトランジスタ14および24のゲートに補正電圧Vn1およびVn2を供給し、図3のPタイプの場合にはPMOSトランジスタ15および25のゲートに補正電圧Vp1およびVp2を供給する回路であれば、どのような回路でもよいが、具体例として、以下に示すように構成することができる。
直流オフセット補正回路50および60は、以下に示すように、それぞれ低域通過フィルタと演算増幅器とによって構成することもできる。
(2−1.第1の例:図11)
図11に、Nタイプとし、かつ差動出力構成とする場合の一例を示す。
図12に、Nタイプとし、かつ差動出力構成とする場合の他の例を示す。
図11および図12の例は、Nタイプの場合であるが、Pタイプの場合にも、同様に差動出力構成とすることができる。
Claims (8)
- CMOSインバータ、このCMOSインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記CMOSインバータの電源側およびグランド側のうちの他方の側にドレインが接続された補正用MOSトランジスタ、および、前記CMOSインバータの直流オフセットを検出し、その直流オフセットを最小とするように前記補正用MOSトランジスタのゲートに補正電圧を供給する直流オフセット補正回路を有する正入力側CMOSインバータ回路部と、
この正入力側CMOSインバータ回路部と同一構成の負入力側CMOSインバータ回路部と、
前記正入力側CMOSインバータ回路部を構成するCMOSインバータの出力端と一端が接続される第1のコンデンサと、および前記負入力側CMOSインバータ回路部を構成するCMOSインバータの出力端と一端が接続される第2のコンデンサと、
前記第1のコンデンサの他端と前記第2のコンデンサの他端に一端が接続される負荷と、
前記負荷の他端と接続され、前記負荷にバイアス電圧を供給するバイアス電圧源とを備え、
前記正入力側CMOSインバータ回路部を構成するCMOSインバータの入力端、および前記負入力側CMOSインバータ回路部を構成するCMOSインバータの入力端に、互いに逆極性の入力信号が供給されることにより、前記第1のコンデンサの他端、前記第2のコンデンサの他端、および前記負荷の一端と接続される出力端から出力信号が出力され、
前記正入力側CMOSインバータ回路部のバイアス電流をId1とし前記負入力側CMOSインバータ回路部のバイアス電流をId2とすると、
前記出力信号の電圧と前記入力信号の電圧の比により定められる増幅率がId1の平方根とId2の平方根との差分に比例して動作する増幅回路。 - 請求項1の増幅回路において、
前記一方の側は電源側であり、前記補正用MOSトランジスタはNMOSトランジスタである増幅回路。 - 請求項1の増幅回路において、
前記一方の側はグランド側であり、前記補正用MOSトランジスタはPMOSトランジスタである増幅回路。 - 請求項1の増幅回路において、
前記正入力側CMOSインバータ回路部を構成するCMOSインバータおよび補正用MOSトランジスタ、および前記負入力側CMOSインバータ回路部を構成するCMOSインバータおよび補正用MOSトランジスタとして、それぞれ対のCMOSインバータおよび対の補正用MOSトランジスタを備えることによって、差動出力構成とされた増幅回路。 - 請求項1の増幅回路において、
前記正入力側CMOSインバータ回路部を構成するバイアス電流供給回路、および前記負入力側CMOSインバータ回路部を構成するバイアス電流供給回路が、それぞれ、対応する前記CMOSインバータの前記一方の側にドレインが接続されたMOSトランジスタと、このMOSトランジスタのゲートに接続された可変電圧源とを有する構成とされた増幅回路。 - 請求項1の増幅回路において、
前記正入力側CMOSインバータ回路部を構成するバイアス電流供給回路、および前記負入力側CMOSインバータ回路部を構成するバイアス電流供給回路が、それぞれ、対応する前記CMOSインバータの前記一方の側にミラー側MOSトランジスタが接続されたカレントミラーと、このカレントミラーに接続されたMOS差動対回路とを有する構成とされた増幅回路。 - 請求項1の増幅回路において、
前記正入力側CMOSインバータ回路部を構成する直流オフセット補正回路、および前記負入力側CMOSインバータ回路部を構成する直流オフセット補正回路が、それぞれ、前記CMOSインバータとは別のCMOSインバータ、この別のCMOSインバータの電源側およびグランド側のうちの一方の側に接続されたバイアス電流供給回路、前記別のCMOSインバータの電源側およびグランド側のうちの他方の側にドレインが接続された別のMOSトランジスタ、および演算増幅器を有し、前記別のCMOSインバータの入力端および前記演算増幅器の反転入力端に基準電圧が供給され、前記別のCMOSインバータの出力電圧が前記演算増幅器の非反転入力端に供給され、前記演算増幅器の出力電圧が前記別のMOSトランジスタのゲートおよび前記補正用MOSトランジスタのゲートに供給される構成とされた増幅回路。 - 請求項1の増幅回路において、
前記正入力側CMOSインバータ回路部を構成する直流オフセット補正回路、および前記負入力側CMOSインバータ回路部を構成する直流オフセット補正回路が、それぞれ、対応する前記CMOSインバータの出力電圧中の信号成分を除去するフィルタ、および演算増幅器を有し、前記フィルタの出力電圧が前記演算増幅器の非反転入力端に供給され、前記演算増幅器の反転入力端に基準電圧が供給され、前記演算増幅器の出力電圧が前記補正用MOSトランジスタのゲートに供給される構成とされた増幅回路。
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