JPH07212219A

JPH07212219A - 半導体集積回路

Info

Publication number: JPH07212219A
Application number: JP6005762A
Authority: JP
Inventors: Moichi Matsukuma; 茂一松熊
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1994-01-24
Filing date: 1994-01-24
Publication date: 1995-08-11

Abstract

(57)【要約】【目的】動作速度の向上、消費電力の削減、ラッチア
ップ現象発生の低減。【構成】相補ＰチャネルＭＯＳトランジスタＴＰＣ
と、相補ＮチャネルＭＯＳトランジスタＴＮＣとによ
り、ＣＭＯＳ型のインバータゲートを構成する。最高電
位降下手段Ｄは、前記最高電位より低い降下最高電位を
発生し、前記相補ＰチャネルＭＯＳトランジスタＴＰＣ
のソースへ供給する。最低電位上昇手段Ｕは、前記最低
電位より高い上昇最低電位を発生し、前記相補Ｎチャネ
ルＭＯＳトランジスタＴＮＣのソースへ供給する。前記
相補ＰチャネルＭＯＳトランジスタ及び前記相補Ｎチャ
ネルＭＯＳトランジスタＴＮＣとには、バックバイアス
が印加され、入力容量低減による負荷軽減との動作速度
の向上や、貫通電流減少による消費電力削減等を図るこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、最高電位側に用いられ
る相補ＰチャネルＭＯＳ（metal oxide semiconductor
）トランジスタと、最低電位側に用いられる相補Ｎチ
ャネルＭＯＳトランジスタとを対としたＣＭＯＳ（comp
lementary metal oxide semiconductor）型の回路を有
する半導体集積回路に係り、特に、論理ゲート等の構成
の基本要素として用いられる前記ＣＭＯＳ型の回路にあ
って、まず、論理回路の動作速度向上を図ると共に、更
に、消費電力の削減を図るだけでなく、合せて、ラッチ
アップ現象が発生してしまう恐れを軽減することができ
る半導体集積回路に関する。

【０００２】

【従来の技術】論理演算を行うデジタル回路の出力は、
通常、２つの論理値“０”及び“１”に対応する２種類
の電圧の切替えによるものとなっている。又、このよう
に出力される２種類の電圧は、トランジスタ等のスイッ
チング動作によって行われるものである。

【０００３】例えば、ＣＭＯＳ型の論理回路にあって
は、最高電位側、即ち一般には電源ＶＤＤ側に用いられ
るＰチャネルＭＯＳトランジスタ（以降、相補Ｐチャネ
ルＭＯＳトランジスタと称する）と、最低電位側、即ち
一般にはグランドＧＮＤ側に用いられるＮチャネルＭＯ
Ｓトランジスタ（以降、相補ＮチャネルＭＯＳトランジ
スタと称する）とを対としたＣＭＯＳ型の論理回路にあ
っては、これら相補ＰチャネルＭＯＳトランジスタ及び
相補ＮチャネルＭＯＳトランジスタをほぼ排他的にスイ
ッチング動作させるようにする。

【０００４】例えば、これによって、前記相補Ｐチャネ
ルＭＯＳトランジスタがオン状態となると、その論理回
路の出力はＨ状態に切替えられる。一方、前記相補Ｎチ
ャネルＭＯＳトランジスタがオン状態となると、その論
理回路の出力はＬ状態に切替えられる。

【０００５】従来、このようなＣＭＯＳ型の論理回路に
あって、その動作速度を向上させようとする場合、前記
相補ＰチャネルＭＯＳトランジスタのオン時のインピー
ダンスを下げるようにしたり、あるいは、前記相補Ｎチ
ャネルＭＯＳトランジスタのオン時のインピーダンスを
下げるようにしている。

【０００６】一方、このようなＣＭＯＳ型の回路にあっ
ては、ラッチアップ現象が知られている。

【０００７】このラッチアップ現象は、ＣＭＯＳプロセ
スにて作り込んだ所望の論理回路における寄生ＰＮＰＮ
サイリスタ構造が、何等かの原因、例えばノイズの混入
によってオン状態となってしまうというものである。こ
の寄生ＰＮＰＮサイリスタ構造は、ＰＮＰ型のトランジ
スタとＮＰＮ型のトランジスタとの複合構造とも考えら
れる。このラッチアップ現象が発生してしまうと、その
半導体集積回路の電源ＶＤＤからグランドＧＮＤへと大
きな電流が流れてしまい、その電流のジュール熱による
発熱によって、その半導体集積回路が劣化してしまった
り、場合によっては破壊されてしまう。

【０００８】このようなラッチアップ現象が発生してし
まうと、前述のような寄生ＰＮＰＮサイリスタ構造のサ
イリスタとしての特性上、前述のような電源ＶＤＤから
グランドＧＮＤへの大きな電流は、その半導体集積回路
の全体の電源を遮断しなければ、これを遮断することが
できない。

【０００９】以下、図を用いて、インバータゲートを一
例として、ラッチアップ現象について詳しく説明する。

【００１０】図２２は、従来から用いられている一般的
なインバータゲートの回路図である。

【００１１】この図２２に示されるＣＭＯＳ型のインバ
ータゲートは、一般的に半導体集積回路等に作り込まれ
るものである。このＣＭＯＳ型のインバータゲートは、
相補ＰチャネルＭＯＳトランジスタＴＰＣと、相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣとにより構成されてい
る。

【００１２】なお、以降の説明においては、Ｐチャネル
ＭＯＳトランジスタが正孔（ホール）の移動によって動
作するという観点から、ＰチャネルＭＯＳトランジスタ
のソースとドレインの呼称については、最高電位側をソ
ースとし、最低電位側をドレインと称するものとする。
一方、ＮチャネルＭＯＳトランジスタについては、その
動作が主として電子の移動によるものであるという観点
から、その最低電位側をソースと称し、その最高電位側
をドレインと称する。

【００１３】この図２２において、前記相補Ｐチャネル
ＭＯＳトランジスタＴＰＣのソースは、最高電位である
電源ＶＤＤに接続されている。一方、該相補Ｐチャネル
ＭＯＳトランジスタＴＰＣのドレインについては、最低
電位のグランドＧＮＤ側、具体的には出力Ｓo 及び前記
相補ＮチャネルＭＯＳトランジスタＴＮＣのドレインに
接続されている。従って、前記相補ＮチャネルＭＯＳト
ランジスタＴＮＣのドレインは、前記相補ＰチャネルＭ
ＯＳトランジスタＴＰＣを経て、最高電位側の前記電源
ＶＤＤへと接続されている。一方、該相補ＮチャネルＭ
ＯＳトランジスタＴＮＣのソースは、最低電位の前記グ
ランドＧＮＤへと接続されている。

【００１４】前記相補ＰチャネルＭＯＳトランジスタＴ
ＰＣについて、その基板は前記電源ＶＤＤへと接続さ
れ、その基板電位や前記電源ＶＤＤと同一となってい
る。前記相補ＮチャネルＭＯＳトランジスタについて、
その基板は前記グランドＧＮＤに接続され、その基板電
位は前記グランドＧＮＤと同一となっている。又、この
ような相補ＰチャネルＭＯＳトランジスタＴＰＣについ
ても又相補ＮチャネルＭＯＳトランジスタＴＮＣについ
ても、いずれもゲートは、入力Ｓi へと接続されてい
る。

【００１５】図２３は、従来の一般的なインバータゲー
トの半導体集積回路レイアウトである。

【００１６】この図２３においては、前記図２２に示し
たインバータゲートの半導体集積回路上でのレイアウト
（平面図）が示されている。この図２３において、Ｎウ
ェルＮw を中心として、前記図２２に示した前記相補Ｐ
チャネルＭＯＳトランジスタＴＰＣが作り込まれてい
る。一方、この図２３のＰウェルＰw を中心として、前
記図２２に示される前記相補ＮチャネルＭＯＳトランジ
スタＴＮＣが作り込まれている。

【００１７】具体的には、この図２３において、破線Ｇ
p が前記相補ＰチャネルＭＯＳトランジスタＴＰＣのゲ
ートである。該ゲートＧp は、コンタクトにて前記入力
Ｓiに接続されている。又、該相補ＰチャネルＭＯＳト
ランジスタＴＰＣのソースは前記電源ＶＤＤへとコンタ
クト（図２３中で“×”で示されるもの）に接続されて
いる。一方、該相補ＰチャネルＭＯＳトランジスタＴＰ
Ｃのドレインについては、コンタクトにて出力Ｓo へと
接続されている。

【００１８】又、この図２３において、破線Ｇn で示さ
れるものが前記相補ＮチャネルＭＯＳトランジスタＴＮ
Ｃのゲートである。該ゲートは、コンタクトにて、前記
入力Ｓi に接続されている。又、該相補ＮチャネルＭＯ
ＳトランジスタＴＮＣのそのソースは、コンタクトにて
前記グランドＧＮＤへと接続されている。又、該相補Ｎ
チャネルＭＯＳトランジスタＴＮＣのドレインは、コン
タクトにて前記出力Ｓo へと接続されている。

【００１９】なお、この図２３における２点鎖線で示さ
れる領域は、まず、前記相補ＰチャネルＭＯＳトランジ
スタＴＰＣ近傍の符号Ｅa 及びＥb で示されるものにあ
っては、前記電源ＶＤＤへとその下方の基板を接続する
ものである。一方、前記相補ＮチャネルＭＯＳトランジ
スタＴＮＣの近傍の符号Ｅc 及びＥd で示される２点鎖
線で示される領域は、前記グランドＧＮＤへと該相補Ｎ
チャネルＭＯＳトランジスタＴＮＣの基板を接続するも
のである。

【００２０】図２４は、従来から用いられている一般的
なインバータゲートの集積回路での断面図である。

【００２１】この図２４においては、前記図２２に示し
た従来から用いられている一般的なインバータゲートの
断面が示されている。この図２４においては、インバー
タゲートを構成する前記ＰチャネルＭＯＳトランジスタ
ＴＰＣは、Ｐ型基板上の前記ＮウェルＮw へと作り込ま
れている。一方、インバータゲートの前記相補Ｎチャネ
ルＭＯＳトランジスタＴＮＣについては、Ｐ型基板上の
前記ＰウェルＰw 上に作り込まれている。

【００２２】図２５は、従来から用いられている一般的
なインバータゲートの動作を示すタイムチャートであ
る。

【００２３】この図２５においては、前記図２２に示し
たインバータゲートの動作が示されている。特に、前記
入力Ｓi の電圧と前記出力Ｓo の電圧とのタイムチャー
トが示されている。又、この図２５において、最高電位
Ｖmax は電源電圧ＶＤＤであり、最低電位Ｖmin はグラ
ンド電位ＧＮＤである。又、前記相補ＰチャネルＭＯＳ
トランジスタＴＰＣの閾値電圧はＶtpc で示され、前記
相補ＮチャネルＭＯＳトランジスタＴＮＣの閾値電圧は
Ｖtnc にて示されている。

【００２４】この図２５において、まず時刻 t₁₀では、
前記入力Ｓi が立ち下り始めている。なお、該時刻 t₁₀
以前では、前記相補ＰチャネルＭＯＳトランジスタＴＰ
Ｃがオフ状態であり、前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣはオン状態である。従って、前記出力Ｓo
は電位Ｖmin となっている。

【００２５】この後、時刻 t₁₁において、前記入力Ｓi
が前記閾値電圧Ｖtpc となると、前記相補ＰチャネルＭ
ＯＳトランジスタＴＰＣがオン状態となり始める。更
に、この後の時刻 t₁₂において、前記入力Ｓi が前記閾
値電圧Ｖtnc となると、前記相補ＮチャネルＭＯＳトラ
ンジスタＴＮＣはオフ状態となり始める。

【００２６】従って、少なくともこれら時刻 t₁₁から時
刻 t₁₂までの間では、前記相補ＰチャネルＭＯＳトラン
ジスタＴＰＣと前記相補ＮチャネルＭＯＳトランジスタ
ＴＮＣとが共にオン状態となっている。

【００２７】時刻 t₁₃においては、前記入力Ｓi は完全
に前記電位Ｖmin となっている。この時刻 t₁₃までに
は、前記相補ＮチャネルＭＯＳトランジスタＴＮＣは完
全にオフ状態となる。一方、前記相補ＰチャネルＭＯＳ
トランジスタＴＰＣについては完全にオン状態となる。

【００２８】この図２５において、時刻 t₂₀において
は、前記入力Ｓi が立ち上り始めている。少なくとも前
記時刻 t₁₃からこの時刻 t₂₀までの期間では、前記相補
ＰチャネルＭＯＳトランジスタＴＰＣは完全にオン状態
であり、前記相補ＮチャネルＭＯＳトランジスタＴＮＣ
は完全にオフ状態となっており、前記出力Ｓo は電位Ｖ
max となっている。

【００２９】この後、時刻 t₂₁で、前記入力Ｓi が前記
閾値電圧Ｖtnc となると、前記相補ＮチャネルＭＯＳト
ランジスタＴＮＣがオン状態となり始める。又、時刻 t
₂₂において、前記入力Ｓi が前記閾値電圧Ｖtpc となる
と、前記相補ＰチャネルＭＯＳトランジスタＴＰＣがオ
フ状態となり始める。

【００３０】従って、少なくともこれら時刻 t₂₁と時刻
t₂₂との間では、前記相補ＰチャネルＭＯＳトランジス
タＴＰＣと前記相補ＮチャネルＭＯＳトランジスタＴＮ
Ｃとが共にオン状態となっている。

【００３１】時刻 t₂₃において、前記入力Ｓi が完全に
前記電位Ｖmax となると、前記相補ＰチャネルＭＯＳト
ランジスタＴＰＣは完全にオフ状態となる。又、この時
刻 t ₂₃までには、前記相補ＮチャネルＭＯＳトランジス
タＴＮＣについても完全にオン状態となっている。

【００３２】図２６は、従来から用いられている一般的
なインバータゲートにおける寄生ＰＮＰＮサイリスタ構
造によるラッチアップ現象を説明する等価回路図であ
る。

【００３３】この図２６においては、前記図２２の回路
図に示され、又前記図２４の断面図に示されたインバー
タゲートにおいて、ラッチアップ現象を発生させてしま
う寄生ＰＮＰＮサイリスタ構造となる、ＰＮＰ型トラン
ジスタＴraと、ＮＰＮ型トランジスタＴrbとが示されて
いる。これらＰＮＰ型トランジスタＴra及びＮＰＮ型ト
ランジスタＴrbの複合的な動作によって、前述のような
ラッチアップ現象が発生してしまう。

【００３４】まず前記ＰＮＰ型トランジスタＴraについ
て、この図２６で符号e にて示されるエミッタは、前記
図２４において電源ＶＤＤへと接続されるＰ＋領域、即
ちソース領域である。又、該ＰＮＰ型トランジスタＴra
のこの図２６の符号b で示されるベースは、前記図２４
において抵抗Ｒp に接続されるＮ＋領域である。前記図
２４及び前記図２６で示される前記抵抗Ｒp は、前記電
源ＶＤＤから前記相補ＰチャネルＭＯＳトランジスタＴ
ＰＣの基板までの等価的な抵抗である。前記ＰＮＰ型ト
ランジスタＴraの前記図２６で符号c にて示されるコレ
クタへは、前記図２４に示されるＰ型基板である。

【００３５】続いて、前記ＮＰＮ型トランジスタＴrbに
ついては、前記図２６の符号e で示されるエミッタは、
前記図２４で前記グランドＧＮＤへと接続されるＮ＋領
域、即ち前記相補ＮチャネルＭＯＳトランジスタＴＮＣ
のソース領域である。該ＮＰＮ型トランジスタＴrbの前
記図２６の符号b で示されるベースは、前記図２４の抵
抗Ｒn へと接続されるＰ＋領域である。前記図２４又前
記図２６で示される前記抵抗Ｒn は、前記グランドＧＮ
Ｄから前記相補ＮチャネルＭＯＳトランジスタＴＮＣの
基板までの等価的な電気抵抗である。前記ＮＰＮ型トラ
ンジスタＴrbの前記図２６の符号c で示されるコレクタ
は、前記図２４に示される前記ＮウェルＮw によるもの
である。

【００３６】この図２６に示されるような寄生ＰＮＰＮ
サイリスタ構造において、前記抵抗Ｒp と該抵抗Ｒp に
流れる電流iaとによって、前記ＰＮＰ型トランジスタＴ
raのベースb とエミッタe との間に、該エミッタe 側が
高くなるような電位差が生じる。一方、前記ＮＰＮ型ト
ランジスタＴrbについては、前記抵抗Ｒn と該抵抗Ｒn
に流れる電流ibとによって、そのベースb とそのエミッ
タe との間に、該ベースb 側が高くなるような電位差が
生じる。

【００３７】これらＰＮＰ型トランジスタＴraの電位差
やＮＰＮ型トランジスタＴrbの電位差について、これら
電位差が、それぞれのトランジスタの順方向降伏電圧以
上となると、そのトランジスタはオン状態となる。

【００３８】更には、これらＰＮＰ型トランジスタＴra
又はＮＰＮ型トランジスタＴrbの少なくともいずれか一
方がこのようにオン状態となると、他方のトランジスタ
Ｔra又はＴrbのそのベースb とそのエミッタe との間に
接続された前記抵抗Ｒp 又は前記抵抗Ｒn に流れる前記
電流ia又は前記電流ibが増加する。すると、一般的に
は、この他方のトランジスタＴra又はＴrbについても、
続いてオン状態となってしまう。

【００３９】最終的に、このように前記ＰＮＰ型トラン
ジスタＴraと前記ＮＰＮ型トランジスタＴrbとが共にオ
ン状態となってしまうと、前記電源ＶＤＤから前記グラ
ンドＧＮＤへと大きな電流が流れてしまう。これが、即
ちラッチアップ現象である。

【００４０】このようなラッチアップ現象を防止するた
めに、従来では、前記ＰＮＰ型トランジスタＴraの電流
増幅率βや、前記ＮＰＮ型トランジスタＴrbの電流増幅
率βを減少させるようにしていた。特に、これら２つの
トランジスタＴra及びＴrbの電流増幅率βの積が“１”
以下となるようにしていた。

【００４１】あるいは、このようなラッチアップ現象を
防止するために、従来においては、前記抵抗Ｒp や前記
抵抗Ｒn を減少させるようにしていた。具体的には、前
記相補ＰチャネルＭＯＳトランジスタＴＰＣについて、
前記電源ＶＤＤとその基板との間の電気抵抗を減少する
べく、例えば基板上に多くのコンタクトを設けるように
していた。あるいは、前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣについては、前記グランドＧＮＤとその基
板との間の電気抵抗を減少すべく、同様に基板上に多く
のコンタクトを設けるようにしていた。

【００４２】

【発明が達成しようとする課題】しかしながら、前述の
ように論理回路の動作速度の向上を目的として、ＣＭＯ
Ｓ型の回路での前記相補ＰチャネルＭＯＳトランジスタ
のオン時のインピーダンスを抑えるようにしたり、ある
いは前記相補ＮチャネルＭＯＳトランジスタのオン時の
インピーダンスを抑えるようにした場合には、出力の論
理状態の切り替わり時における電源側からグランド側へ
の貫通電流が増大してしまう。

【００４３】この貫通電流は、例えば前記図２２の回路
図に示されるＣＭＯＳ型のインバータゲートにおいて
は、前記相補ＰチャネルＭＯＳトランジスタＴＰＣのソ
ースからドレイン、又前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣのドレインからソースへと流れる、前記電
源ＶＤＤから前記グランドＧＮＤへの電流である。この
ような電流は、その前記出力Ｓo の論理状態の切り替わ
り時に発生するものである。

【００４４】例えば前記図２５のタイムチャートにおい
ては、前記時刻 t₁₀から前記時刻 t ₁₃までの期間で生じ
る前記入力Ｓi の論理状態のＨ状態からＬ状態への変化
に際しては、主として、前記時刻 t₁₁から前記時刻 t₁₂
までの期間で、前述のような貫通電流が流れる。又、前
記時刻 t₂₀から前記時刻 t₂₃までの前記入力Ｓi の論理
状態のＬ状態からＨ状態への変化に際しては、主とし
て、前記時刻 t₂₁から前記時刻 t₂₂までの期間で、前述
のような貫通電流が流れてしまう。

【００４５】このような貫通電流が流れてしまうと、消
費電力が増大してしまうだけでなく、その電流によるジ
ュール熱によって、その半導体集積回路の温度上昇、及
びこれに伴った素子の劣化や、場合によっては素子の破
損を招いてしまう恐れがある。

【００４６】又、このような消費電力の増加や発熱等が
問題とならないとしても、その動作速度向上を目的とし
た、前記相補ＰチャネルＭＯＳトランジスタＴＰＣのト
ランジスタサイズの拡大や、前記相補ＮチャネルＭＯＳ
トランジスタＴＮＣのトランジスタサイズの拡大には、
様々な面積上の制限がある。このため、前述のようなこ
れら相補ＰチャネルＭＯＳトランジスタＴＰＣや相補Ｎ
チャネルＭＯＳトランジスタＴＮＣのオン時のインピー
ダンスの低減には、限界があるという問題がある。

【００４７】このように、従来においては、ＣＭＯＳ型
の論理回路の動作速度を向上させようとした場合、消費
電力の増大等、様々な問題が発生してしまうものであっ
た。

【００４８】一方、前述の如く、ラッチアップ現象が発
生してしまうことを抑えるために、従来では前記図２４
の断面図や前記図２６の等価回路での前記抵抗Ｒp や前
記抵抗Ｒn を減少させるべく、基板コンタクトの数を増
加させるようにしていた。しかしながら、このように基
板コンタクトの数を増加させるためには、そのコンタク
トを設けるための半導体集積回路上での面積を確保する
必要があった。即ち、トランジスタの寸法や、その半導
体集積回路チップ全体から見た基板コンタクト位置の均
一化等を、常に考慮しなければならなかった。

【００４９】又、前記抵抗Ｒp や前記抵抗Ｒn で示され
るような基板に対する電気抵抗を抑えるという観点で
は、集積度の高い半導体集積回路ほど、逆にその基板コ
ンタクトの数を増加させなければならないという矛盾が
生じてしまう。このため、その基板コンタクトの数の増
加によって、その集積度を低下させなければならないと
いう結果になってしまっていた。

【００５０】本発明は、前記従来の問題点を解決するべ
くなされたもので、論理ゲート等の構成の基本要素とし
て用いられるＣＭＯＳ型の回路にあって、まず、論理回
路の動作速度向上を図ると共に、更に、消費電力の削減
を図るだけでなく、併せて、ラッチアップ現象が発生し
てしまう恐れを低減することができる半導体集積回路を
提供することを目的とする。

【００５１】

【課題を達成するための手段】本発明は、最高電位側に
用いられる相補ＰチャネルＭＯＳトランジスタと、最低
電位側に用いられる相補ＮチャネルＭＯＳトランジスタ
とを対としたＣＭＯＳ型の回路を有する半導体集積回路
において、前記最高電位側にそのドレイン及びそのゲー
トが接続され、又、前記相補ＰチャネルＭＯＳトランジ
スタのソース側にそのソースが接続された最高電位降下
ＮチャネルＭＯＳトランジスタを有し、前記最高電位よ
り低い降下最高電位を発生し、これを前記相補Ｐチャネ
ルＭＯＳトランジスタのソース側へ供給する最高電位降
下手段と、前記最低電位側にそのドレイン及びそのゲー
トが接続され、又、前記相補ＮチャネルＭＯＳトランジ
スタのソース側にそのソースが接続された最低電位上昇
ＰチャネルＭＯＳトランジスタを有し、前記最低電位よ
り高い上昇最低電位を発生し、これを前記相補Ｎチャネ
ルＭＯＳトランジスタのソース側へ供給する最低電位上
昇手段とを備えたことにより、前記課題を達成したもの
である（請求項１対応）。

【００５２】又、前記半導体集積回路において、前記最
高電位を供給する動作最高電位供給経路とは別に設けら
れた、前記相補ＰチャネルＭＯＳトランジスタの基板電
位を供給し、且つ、前記最低電位上昇ＰチャネルＭＯＳ
トランジスタの基板電位を供給する基板最高電位の供給
経路を備えると共に、更に、前記最低電位を供給する動
作最低電位供給経路とは別に設けられた、前記相補Ｎチ
ャネルＭＯＳトランジスタの基板電位を供給し、且つ、
前記最高電位降下ＮチャネルＭＯＳトランジスタの基板
電位を供給する基板最低電位の供給経路を備えるように
したことにより、前記最高電位から独立して、前記相補
ＰチャネルＭＯＳトランジスタや前記最低電位上昇Ｐチ
ャネルＭＯＳトランジスタの基板電位を独立してより容
易に設定できるようにしたり、前記相補ＮチャネルＭＯ
Ｓトランジスタや前記最高電位降下ＮチャネルＭＯＳト
ランジスタの基板電位をより容易に独立して設定できる
ようにしたり、前記最高電位とこのような基板電位との
間での、電源ノイズ等による相互の影響を低減できるよ
うにし、動作速度や信頼性又消費電力等の点でより最適
な半導体集積回路を提供可能にしたものである（請求項
２対応）。

【００５３】又、前記半導体集積回路において、前記相
補ＰチャネルＭＯＳトランジスタのそのソース電位と、
前記相補ＮチャネルＭＯＳトランジスタのそのソース電
位との差である電源電位差と、前記相補ＰチャネルＭＯ
Ｓトランジスタのその閾値電圧と、前記相補Ｎチャネル
ＭＯＳトランジスタのその閾値電圧との和である閾値合
計電圧とについて、前記電源電位差の方が、前記閾値合
計電圧よりも低くされていることにより、前記課題を達
成すると共に、その消費電力低減効果をより高めたもの
である（請求項３対応）。

【００５４】又、前記半導体集積回路において、論理状
態のＨ状態及びＬ状態に対応する、前記ＣＭＯＳ型の回
路の入力信号の振幅あるいは出力信号の振幅の少なくと
も一方が、前記降下最高電位から前記上昇最低電位まで
の範囲内とされていることにより、前記課題を達成する
と共に、その消費電力低減効果をより高めたものである
（請求項４対応）。

【００５５】

【作用】図１は、本発明の要旨を示すブロック図であ
る。

【００５６】この図１に示される如く、本発明は、前記
相補ＰチャネルＭＯＳトランジスタＴＰＣと前記相補Ｎ
チャネルＭＯＳトランジスタＴＮＣとを対としたＣＭＯ
Ｓ型の回路に対してなされるものである。前記相補Ｐチ
ャネルＭＯＳトランジスタＴＰＣは、電源ＶＤＤ等の最
高電位Ｖmax 側に設けられるものである。該相補Ｐチャ
ネルＭＯＳトランジスタＴＰＣのそのソースは前記最高
電位Ｖmax 側となり、そのドレインは例えばグランドＧ
ＮＤ等の最低電位Ｖmin 側となる。一方、前記相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣは、前記最低電位Ｖmi
n 側に用いられる。該相補ＮチャネルＭＯＳトランジス
タＴＮＣについて、そのソースは前記最低電位Ｖmin 側
となり、そのドレインは前記最高電位Ｖmax 側となる。

【００５７】なお、前記相補ＰチャネルＭＯＳトランジ
スタＴＰＣの基板には、例えば前記電源ＶＤＤ等、前記
最高電位Ｖmax が供給されているものとする。一方、前
記相補ＮチャネルＭＯＳトランジスタＴＮＣの基板につ
いては、例えば前記グランドＧＮＤ等、前記最低電位Ｖ
min が供給されているものとする。

【００５８】なお、これら相補ＰチャネルＭＯＳトラン
ジスタＴＰＣ及び相補ＮチャネルＭＯＳトランジスタＴ
ＮＣについては、各部の電位及び電位差を図２のように
定義する。

【００５９】即ち、前記相補ＰチャネルＭＯＳトランジ
スタＴＰＣ又は前記相補ＮチャネルＭＯＳトランジスタ
ＴＮＣにおいて、そのゲートの電位とそのドレインの電
位とそのソースの電位とを、それぞれ、電圧Ｖg 、電圧
Ｖd 、電圧Ｖs とする。又、そのソースに対するそのゲ
ートの電位の絶対値は、電圧Ｖgsとする。そのソースと
ドレインとの間の電位差の絶対値を電圧Ｖdsとする。そ
のソースとその基板との間の電位差の絶対値を電圧Ｖbg
とする。

【００６０】本発明の半導体集積回路のＣＭＯＳ型の回
路にあっては、前記図１に示される如く、前述した前記
相補ＰチャネルＭＯＳトランジスタＴＰＣと前記相補Ｎ
チャネルＭＯＳトランジスタＴＮＣとの構成に加えて、
最高電位降下手段Ｄと、最低電位上昇手段Ｕとを備える
ものである。

【００６１】まず、前記図１において、前記最高電位降
下手段Ｄは、前記最高電位Ｖmax より低い降下最高電位
Ｖmx２を発生し、これを前記相補ＰチャネルＭＯＳトラ
ンジスタＴＰＣのソース側へと供給するものである。一
方、前記最低電位上昇手段Ｕは、前記最低電位Ｖmin よ
り高い上昇最低電位Ｖmn２を発生し、これを前記相補Ｎ
チャネルＭＯＳトランジスタＴＮＣのソース側へと供給
するものである。

【００６２】従って、前記相補ＰチャネルＭＯＳトラン
ジスタＴＰＣと前記相補ＮチャネルＭＯＳトランジスタ
ＴＮＣとを対としたＣＭＯＳ型の回路にあっては、その
電源として用いられるものの電圧は、前記電源ＶＤＤと
前記グランドＧＮＤとによって供給されるものよりも低
くなる。即ち、前記電源ＶＤＤと前記グランドＧＮＤと
によって供給される電源電圧（Ｖmax −Ｖmin ）に比べ
て低い、（Ｖmx２−Ｖmn２）の電圧の電源が、前記相補
ＰチャネルＭＯＳトランジスタＴＰＣ及び前記相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣへと供給される。

【００６３】又、本発明においては、特に前記最高電位
降下手段が、前記最高電位側にそのドレイン及びそのゲ
ートが接続され、又、前記相補ＰチャネルＭＯＳトラン
ジススタのソース側にそのソースが接続された最高電位
降下ＮチャネルＭＯＳトランジスタを有するものとなっ
ている。又、前記最低電位上昇手段が、前記最低電位側
にそのドレイン及びそのゲートが接続され、又、前記相
補ＮチャネルＭＯＳトランジスタのソース側にそのソー
スが接続された最低電位上昇ＰチャネルＭＯＳトランジ
スタを有するものとなっている。例えば、後述する実施
例では図８、図９、図１１〜図１６、図１８及び図２０
の回路図等に示されるようなものである。

【００６４】これら前記最高電位降下手段及び前記最低
電位上昇手段をこのような構成とすることで、それぞれ
の回路構成を比較的簡単にすることができている。即
ち、前記最高電位降下手段については、このような構成
とすることで、比較的簡単な構成にて、前記最高電位よ
り低い降下最高電位を発生し、これを前記相補Ｐチャネ
ルＭＯＳトランジスタのソース側へ供給するこのような
最高電位降下手段を構成することができている。又、前
記最低電位上昇手段についても、このような構成とする
ことで、比較的簡単な構成にて、前記最低電位より高い
上昇最低電位を発生し、これを前記構成ＮチャネルＭＯ
Ｓトランジスタのソース側へ供給するこのような最低電
位上昇手段を構成することができている。

【００６５】図３は、本発明における前記相補Ｐチャネ
ルＭＯＳトランジスタの動作を示す断面図である。

【００６６】この図３においては、特に、前記図１に示
した前記相補ＰチャネルＭＯＳトランジスタＴＰＣの動
作を示すべく、その断面図が示されている。この図３に
示される如く、基板電圧を印加することで、基板上のソ
ース領域とドレイン領域との間にある電子は、この図で
の下方へと移動される。

【００６７】特に、従来において、前記ソース側へと供
給される電圧が前記最高電位Ｖmaxである場合、その電
子の空乏層の境界は符号Ｚa となる。

【００６８】一方、本発明においては、その基板には従
来と同様に前記最高電位Ｖmax が印加されているもの
の、そのソースへと印加される電圧は前記最高電位降下
手段Ｄにて低下されている。即ち、本発明の前記相補Ｐ
チャネルＭＯＳトランジスタＴＰＣについては、そのソ
ースには、前記最高電位Ｖmax より低い前記降下最高電
位Ｖmx２が印加され、いわゆるバックバイアスがかかっ
た状態である。このため、本発明では、その基板のその
ソース領域とそのドレイン領域との間にある、前述のよ
うな前記図３ではその下方への電子の移動は、従来に比
べより顕著となる。従って、本発明における電子の空乏
層の境界はこの図３の符号Ｚb に示されるものとなる。

【００６９】このように、本発明においては、従来に比
べ、より顕著に電子が下方へと移動する。又、その空乏
層の境界Ｚb についても、従来に比べ、より下方へと押
し下げられている。

【００７０】このため、本発明の前記相補ＰチャネルＭ
ＯＳトランジスタＴＰＣについては、そのゲートとその
ソースとそのドレインとの間での、相互間の容量が低下
される。例えば、そのゲート容量が低減され、当該相補
ＰチャネルＭＯＳトランジスタＴＰＣの入力容量が低減
され、前段の出力の負荷が軽減される。これによって、
その動作速度の向上を図ることができる。又、そのソー
スとそのドレインとの間の容量も低減されるため、当該
相補ＰチャネルＭＯＳトランジスタＴＰＣの出力の負荷
をも低減することができ、その動作速度の向上を図るこ
とが可能である。

【００７１】なお、図４は、本発明に用いられる前記相
補ＮチャネルＭＯＳトランジスタの動作を示す断面図で
ある。

【００７２】この図４においては、本発明に用いられ
る、前記図１に示した前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣの動作を示す断面図が示されている。前記
相補ＮチャネルＭＯＳトランジスタＴＮＣについては、
その基板電圧と同一の電位の電圧がソース電圧Ｖs とし
て印加された従来のものにおいては、下方へと移動され
るホール（正孔）の移動によるその空乏層の境界はＺc
となる。一方、本発明において、前記最低電位上昇手段
Ｕによって、前記相補ＮチャネルＭＯＳトランジスタＴ
ＮＣのそのソースの電圧Ｖs が上昇され、いわゆるバッ
クバイアスがかかった状態となると、前述のようなホー
ルの下方への移動はより顕著となり、その空乏層の境界
はＺd となる。

【００７３】従って、本発明においては、その相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣについても、そのゲー
トとそのソースとそのドレインとの間の相互の容量を低
減することができる。例えば、そのゲートに対するその
ソースあるいはそのドレインに対する容量を低減するこ
とができ、当該相補ＮチャネルＭＯＳトランジスタＴＮ
Ｃの入力容量を低減し、これによって前段の出力の負荷
を低減し、その動作速度の向上を図ることができる。
又、当該相補ＮチャネルＭＯＳトランジスタＴＮＣのそ
のソースとそのドレインとの間の容量を低減することが
でき、当該相補ＮチャネルＭＯＳトランジスタＴＮＣの
出力の負荷をも抑えることができ、その動作速度の向上
をも図ることができる。

【００７４】以上説明したとおり、まず本発明において
は、前記最高電位降下手段Ｄや前記最低電位上昇手段Ｕ
を備えることで、用いられる前記相補ＰチャネルＭＯＳ
トランジスタＴＰＣや前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣに係る容量を低減することができ、前段や
これら相補ＰチャネルＭＯＳトランジスタや相補Ｎチャ
ネルＭＯＳトランジスタＴＮＣに係る負荷を低減するこ
とができ、その動作速度の向上を図ることが可能であ
る。このように本発明においてはその動作速度の向上を
図るものであるが、これは、従来の如く前記相補Ｐチャ
ネルＭＯＳトランジスタＴＰＣや前記相補ＮチャネルＭ
ＯＳトランジスタＴＮＣのオン時のインピーダンスの低
減に依存するものではなく、これに伴った貫通電流の増
加等の問題もない。

【００７５】更に、本発明においては、前述の如く前記
最高電位降下手段Ｄや前記最低電位上昇手段Ｕを備える
ことで、前述のような動作速度の向上を図ることができ
るだけでなく、更に、消費電力の削減をも図ることが可
能である。

【００７６】以下、この消費電力の削減の作用につい
て、図５〜図７を用いて説明する。

【００７７】図５は、ＰチャネルＭＯＳトランジスタあ
るいはＮチャネルＭＯＳトランジスタにおける、そのバ
ックバイアス電圧とその閾値電圧との関係を示すグラフ
である。

【００７８】この図５において、その横軸は、そのＰチ
ャネルＭＯＳトランジスタについて、あるいはそのＮチ
ャネルＭＯＳトランジスタについての、電圧Ｖbgにあっ
て、｛（｜Ｖbg｜＋２Φf ）^1/2｝の値となる。なお、
“Φf ”は、フェルミポテンシャルである。このフェル
ミポテンシャルΦf は、一般には、シリコンにおける禁
止帯と導電帯との電位幅を“１．１e Ｖ（エレクトロン
ボルト）”として、“０．３５”とするものである。

【００７９】一方、この図５の縦軸は、ＰチャネルＭＯ
Ｓトランジスタの閾値電圧Ｖtpの絶対値（｜Ｖtp｜）、
又は、ＮチャネルＭＯＳトランジスタの閾値電圧Ｖtnの
絶対値（｜Ｖtn｜）となる。

【００８０】特に、この図５において、符号Ｂa は、前
記電圧Ｖbgの絶対値が“０”の時のものであり、バック
バイアスがかかっていない状態のものである。即ち、そ
のＰチャネルＭＯＳトランジスタあるいはそのＮチャネ
ルＭＯＳトランジスタのそのソースとその基板との間の
電位差が“０”の時のものである。この時、前記閾値電
圧Ｖtp又はＶtnの絶対値は“０．７”とする。

【００８１】又、この図５における符号Ｂb は、前記電
圧Ｖbgの絶対値が“０．７”の時のものであり、バック
バイアスがかかっている状態である。即ち、本発明にお
いて、前記最高電位降下手段Ｄや前記最低電位上昇手段
Ｕを用いたような場合である。この時の前記閾値電圧Ｖ
tpあるいはＶtnの絶対値は、例えば“０．９”となる。

【００８２】このように前記電圧Ｖbgの絶対値を大きく
し、バックバイアス電圧が増大することで、そのＰチャ
ネルＭＯＳトランジスタの閾値電圧ＶtpやＮチャネルＭ
ＯＳトランジスタの閾値電圧Ｖtnの絶対値を大きくする
ことができる。従って、前記最高電位降下手段Ｄを用い
ることで、前記相補ＰチャネルＭＯＳトランジスタＴＰ
Ｃのその閾値電圧Ｖtpc の絶対値を大きくすることがで
きる。一方、前記最低電位上昇手段Ｕを用いることで、
前記相補ＮチャネルＭＯＳトランジスタＴＮＣのその閾
値電圧Ｖtnc の絶対値を大きくすることができる。

【００８３】図６は、本発明のＣＭＯＳ型の回路の動作
を示すタイムチャートである。

【００８４】特に、前記図６のタイムチャートにおいて
は、前記最高電位降下手段Ｄにて前記最高電位Ｖmax が
降下された前記降下最高電位Ｖmx２や、前記最低電位上
昇手段Ｕにて前記最低電位Ｖmin が上昇された前記上昇
最低電位Ｖmn２等について、電圧の大小関係は次式のと
おりとなっている。

【００８５】Ｖmax ＞Ｖmx２＞Ｖtpc ＞Ｖtnc ＞Ｖmn２＞Ｖmin …（１）

【００８６】又、前記図７のタイムチャートにおいて
は、前記最高電位Ｖmax が降下された前記降下最高電位
Ｖmx２は、前記最低電位Ｖmin が上昇された前記上昇最
低電位Ｖmn２等について、電圧の大小関係は次式のとお
りである。

【００８７】Ｖmax ＞Ｖmx２＞Ｖtnc ＞Ｖtpc ＞Ｖmn２＞Ｖmin …（２）

【００８８】まず、上記（１）式に示される如く、前記
図６のタイムチャートにおいては、前述のようにバック
バイアスが印加され、前記相補ＰチャネルＭＯＳトラン
ジスタＴＰＣの前記閾値電圧Ｖtpc が下降され（その絶
対値｜Ｖtpc ｜は大きくされている）、前記相補Ｎチャ
ネルＭＯＳトランジスタＴＮＣの閾値電圧Ｖtnc は上昇
されているが、しかしながら、（Ｖtpc ＞Ｖtnc ）の関
係となっている。一方、前記図７においては、前記相補
ＰチャネルＭＯＳトランジスタＴＰＣの閾値電圧Ｖtpc
がより一層降下され（その絶対値｜Ｖtpc ｜はより大き
くされている）、前記相補ＮチャネルＭＯＳトランジス
タＴＮＣの閾値電圧Ｖtnc はより一層上昇され、そのた
め、これら閾値電圧Ｖtpc 及びＶtnc の大小関係が反転
し、（Ｖtpc ＜Ｖtnc ）となっている。

【００８９】まず、前記図６において、時刻 t₃₀で、前
記入力Ｓi が立ち下り始める。この時刻 t₃₀以前におい
ては、前記入力Ｓi はＨ状態（但しＶmax ではなく、例
えばＶmx２となっている）、前記出力Ｓo がＬ状態（但
しＶmin ではなく、例えばＶmn２である）、前記相補Ｐ
チャネルＭＯＳトランジスタＴＰＣがオフ状態であり、
前記相補ＮチャネルＭＯＳトランジスタＴＮＣがオン状
態となっている。

【００９０】時刻 t₃₁において、前記入力Ｓi が前記閾
値電圧Ｖtpc となる。これに伴って、前記相補Ｐチャネ
ルＭＯＳトランジスタＴＰＣがオフ状態からオン状態へ
と変化し始める。これに伴って、前記出力Ｓo は立ち上
り始める。

【００９１】この後、時刻 t₃₂では、前記入力Ｓi が前
記閾値電圧Ｖtnc となる。これに伴って、前記相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣがオン状態からオフ状
態へと変化し始める。この後、時刻 t₃₃では、前記入力
Ｓi が前記上昇最低電位Ｖmn２となる。又、この時刻 t
₃₃の近傍においては、前記出力Ｓo は前記下降最高電位
Ｖmx２となる。

【００９２】このように、前記時刻 t₃₀から前記時刻 t
₃₃までの前記入力Ｓi の立ち下りの際には、少なくとも
前記時刻 t₃₁と前記時刻 t₃₂との間において、前記相補
ＰチャネルＭＯＳトランジスタＴＰＣと前記相補Ｎチャ
ネルＭＯＳトランジスタＴＮＣとが共にオン状態とな
り、貫通電流が流れる。しかしながら、前記図２５のタ
イムチャートに示した従来のものに比べ、このような貫
通電流が流れている期間は短縮されている。従って、こ
のような貫通電流を原因とする消費電力は、従来に比べ
抑えられている。

【００９３】一方、この図６のタイムチャートにおい
て、時刻 t₄₀では、前記入力Ｓi が立ち上り始めてい
る。又、時刻 t₄₁において、前記入力Ｓi は、前記閾値
電圧Ｖtnc となっている。これに伴って、前記相補Ｎチ
ャネルＭＯＳトランジスタＴＮＣはオフ状態からオン状
態へと変化し始める。これに伴って、前記出力Ｓo は該
時刻 t₄₁において、Ｈ状態からＬ状態へと変化し始め
る。

【００９４】この後、時刻 t₄₂において、前記入力Ｓi
は前記閾値電圧Ｖtpc となる。これに伴って、前記相補
ＰチャネルＭＯＳトランジスタＴＰＣはオン状態からオ
フ状態へと変化し始める。この後、時刻 t₄₃において、
前記入力Ｓi が前記降下最高電位Ｖmx２となっている。
又、該時刻 t₄₃の近傍において、前記出力Ｓo は前記上
昇最低電位Ｖmn２となっている。

【００９５】前記時刻 t₄₀から前記時刻 t₄₃までの前記
入力Ｓi の立ち上り期間においては、少なくとも、前記
時刻 t₄₁と前記時刻 t₄₂との間において、前記相補Ｐチ
ャネルＭＯＳトランジスタＴＰＣと前記相補Ｎチャネル
ＭＯＳトランジスタＴＮＣとが共にオン状態となり、前
述のような貫通電流が流れてしまう。しかしながら、前
記図２５のタイムチャートの前記時刻 t₂₁から前記時刻
t₂₂までの期間に比べて、このような貫通電流が流れる
前記時刻 t₄₁と前記時刻 t₄₂との間の時間は短縮されて
いるため、このように貫通電流が流れる期間は短縮され
ている。従って、本発明によれば、従来に比べ、貫通電
流を原因とする消費電力をより抑えることが可能となっ
ている。

【００９６】更に、本発明はこれに限定されるものでは
ないが、この図６において、前記入力Ｓi の電圧変化幅
及び前記出力Ｓo の電圧変化幅は、従来の電圧Ｖmax と
電圧Ｖmin との間の幅に比べて、電圧Ｖmx２と電圧Ｖmn
２との間の幅となり、よりその振幅が狭くなっている。
このため、従来に比べ、その動作速度をより向上できる
だけでなく、消費電力の低減をもより図ることが可能と
なっている。例えば、前述のように貫通電流が流れる期
間が短縮されるだけでなく、このように電圧が低くなる
ことで、その貫通電流の大きさをも減少させることがで
きる。

【００９７】次に、前記図７のタイムチャートにおいて
は、次のとおりである。

【００９８】即ち、まず時刻 t₅₀において、前記入力Ｓ
i が立ち下り始める。この時刻 t₅₀以前においては、前
記入力Ｓi はＨ状態、即ち例えば前記降下最高電位Ｖmx
２となっている。前記出力Ｓo は、Ｌ状態、即ち例えば
前記上昇最低電位Ｖmn２となっている。前記相補Ｐチャ
ネルＭＯＳトランジスタＴＰＣはオフ状態であり、前記
相補ＮチャネルＭＯＳトランジスタＴＮＣはオン状態と
なっている。

【００９９】この後、時刻 t₅₁において、前記入力Ｓi
が前記閾値電圧Ｖtnc となる。これに伴って、前記相補
ＮチャネルＭＯＳトランジスタＴＮＣがオン状態からオ
フ状態へと変化し始める。この時、前記相補Ｐチャネル
ＭＯＳトランジスタＴＰＣはオフ状態のままである。

【０１００】続いて時刻 t₅₂において、前記入力Ｓi が
前記閾値電圧Ｖtpc となる。これに伴って、前記相補Ｐ
チャネルＭＯＳトランジスタＴＰＣがオフ状態からオン
状態へと変化し始める。なお、該時刻 t₅₂の時点では、
基本的には、前記相補ＮチャネルＭＯＳトランジスタＴ
ＮＣがオン状態から完全にオフ状態へと変化しているも
のとする。

【０１０１】続いて時刻 t₅₃では、前記入力Ｓi が完全
にＬ状態（例えば前記上昇最低電位Ｖmn２）となる。
又、該時刻 t₅₃近傍又は該時刻 t₅₃以降の時刻 t₅₄にお
いて、前記出力Ｓo がＨ状態（例えば前記降下最高電位
Ｖmx２）となる。

【０１０２】前記時刻 t₅₀から前記時刻 t₅₃までの前述
のような前記入力Ｓi の立ち下りの際、この図７に示さ
れる条件においては、前記相補ＰチャネルＭＯＳトラン
ジスタＴＰＣと前記相補ＮチャネルＭＯＳトランジスタ
ＴＮＣとが共にオン状態となる期間はない。従って、こ
の図７のような条件においては、前記入力Ｓi の立ち下
りに際して、基本的に、全く貫通電流が流れない。従っ
て、このような貫通電流を原因とする消費電力もゼロと
なる。

【０１０３】続いて、前記図７の時刻 t₆₀において、前
記入力Ｓi が立ち上り始める。又、時刻 t₆₁において、
前記入力Ｓi が前記閾値電圧Ｖtpc となる。これに伴っ
て、前記相補ＰチャネルＭＯＳトランジスタＴＰＣはオ
ン状態からオフ状態へと変化し始める。なお、この時刻
t₆₁においては、基本的には、前記相補ＮチャネルＭＯ
ＳトランジスタＴＮＣはオフ状態となっている。

【０１０４】この後、時刻 t₆₂において、前記入力Ｓi
が前記閾値電圧Ｖtnc となる。これに伴って、前記相補
ＮチャネルＭＯＳトランジスタＴＮＣがオフ状態からオ
ン状態となる。なお、該時刻 t₆₂までには、基本的に
は、前記相補ＰチャネルＭＯＳトランジスタＴＰＣはオ
フ状態となっているものとする。

【０１０５】この後、時刻 t₆₃において、前記入力Ｓi
がＨ状態（前記降下最高電位Ｖmx２）となる。又、該時
刻 t₆₃の近傍あるいは該時刻 t₆₃以降の時刻 t₆₄におい
て、前記出力Ｓo がＬ状態（前記上昇最低電位Ｖmn２）
となる。

【０１０６】このような前記時刻 t₆₀から前記時刻 t₆₃
までの前記入力Ｓi の立ち上りに際して、基本的に、前
記相補ＰチャネルＭＯＳトランジスタＴＰＣと前記相補
ＮチャネルＭＯＳトランジスタＴＮＣとは、共にオン状
態となることはない。このため、これら相補Ｐチャネル
ＭＯＳトランジスタＴＰＣと相補ＮチャネルＭＯＳトラ
ンジスタＴＮＣとが共にオン状態となることによって生
じる前述のような貫通電流は発生せず、この貫通電流を
原因とする消費電力も発生しない。

【０１０７】本発明は、この図７に示されるような条
件、即ち下降された前記閾値電圧Ｖtpc が上昇される前
記閾値電圧Ｖtnc より小さくなるという条件に限定され
るものではない。しかしながら、このような条件の下で
は、前記入力Ｓi の論理状態の切り替わり時や前記出力
Ｓo の論理状態の切り替わり時にあっても、前述のよう
な貫通電流は基本的に生じず、これを原因とした消費電
力も発生しない。又、このような貫通電流を原因とする
半導体集積回路の温度上昇も、基本的に発生しない。従
って、このような条件の下では、前記図６のタイムチャ
ートを用いて説明したものに比べ、よりその消費電力を
低減することが可能である。

【０１０８】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【０１０９】図８は、本発明が適用された第１実施例の
半導体集積回路に用いられるインバータゲートの回路図
である。

【０１１０】この図８において、電源ＶＤＤの最高電位
側に用いられる相補ＰチャネルＭＯＳトランジスタＴＰ
Ｃと、グランドＧＮＤの最低電位側に用いられる相補Ｎ
チャネルＭＯＳトランジスタＴＮＣとを対として、ＣＭ
ＯＳ型のインバータゲートが構成されている。

【０１１１】又、本第１実施例において、前記図１に示
した前記最高電位降下手段Ｄは、最高電位降下Ｎチャネ
ルＭＯＳトランジスタＴＮＤによって構成されている。

【０１１２】この最高電位降下ＮチャネルＭＯＳトラン
ジスタＴＮＤには、そのソースとそのドレインに、前記
電源ＶＤＤが接続されている。又、該最高電位降下Ｎチ
ャネルＭＯＳトランジスタＴＮＤのそのソースは、前記
相補ＰチャネルＭＯＳトランジスタＴＰＣのソースに接
続されている。従って、該最高電位降下ＮチャネルＭＯ
ＳトランジスタＴＮＤにあって、そのソースの電位は、
そのドレインの前記電源ＶＤＤの電位に対して、該最高
電位降下ＮチャネルＭＯＳトランジスタＴＮＤの、その
閾値電圧分だけ降下されることとなる。

【０１１３】一方、本第１実施例においては、前記図１
に示した前記最低電位上昇手段Ｕは、最低電位上昇Ｐチ
ャネルＭＯＳトランジスタＴＰＵにて構成されている。

【０１１４】該最低電位上昇ＰチャネルＭＯＳトランジ
スタＴＰＵにおいて、そのゲートとそのドレインとは、
前記グランドＧＮＤへと接続されている。又、該最低電
位上昇ＰチャネルＭＯＳトランジスタＴＰＵのそのソー
スは、前記相補ＮチャネルＭＯＳトランジスタＴＮＣの
ソースに接続されている。このため、該最低電位上昇Ｐ
チャネルＭＯＳトランジスタＴＰＵのソースの電位は、
前記グランドＧＮＤへと接続される該最低電位上昇Ｐチ
ャネルＭＯＳトランジスタＴＰＵのドレインの電位によ
り、該最低電位上昇ＰチャネルＭＯＳトランジスタＴＰ
Ｕの、その閾値電圧Ｖtpu だけ上昇されることとなる。

【０１１５】このように、本第１実施例においては、前
記最高電位降下手段Ｄを僅か１つの前記最高電位降下Ｎ
チャネルＭＯＳトランジスタＴＮＤのみで構成すること
ができ、更に、前記最低電位上昇手段Ｕを僅か１つの前
記最低電位上昇ＰチャネルＭＯＳトランジスタＴＰＵの
みで構成することが可能となっている。従って、本実施
例においては、集積回路レイアウト面積を縮小する等、
集積度の向上を図ることが可能となっている。

【０１１６】図９は、本発明が適用された第２実施例の
半導体集積回路に用いられるインバータゲートの回路図
である。

【０１１７】この図９に示される如く、本第２実施例に
おいても、前記第１実施例と同様に、前記最高電位降下
手段Ｄとして前記最高電位降下ＮチャネルＭＯＳトラン
ジスタＴＮＤが用いられ、前記最低電位上昇手段Ｕとし
て前記最低電位上昇ＰチャネルＭＯＳトランジスタＴＰ
Ｕが用いられている。従って、本実施例においても、前
記第１実施例と同様の効果を得ることができる。

【０１１８】更に、本第２実施例においては、電源電圧
が２つの系統、即ち電源電圧ＶＤＤ１と電源電圧ＶＤＤ
２とにより供給されている。又、グランドについても、
独立した２つのグランド、即ちグランドＧＮＤ１とグラ
ンドＧＮＤ２とになっている。

【０１１９】まず、前記電源ＶＤＤ１は、前記相補Ｐチ
ャネルＭＯＳトランジスタＴＰＣの基板電位を供給する
と共に、前記最低電位上昇ＰチャネルＭＯＳトランジス
タＴＰＵの基板電位を供給する。又、前記電源ＶＤＤ２
は、前記最低電位上昇ＰチャネルＭＯＳトランジスタＴ
ＰＵのドレイン及びソースを経て、前記相補Ｐチャネル
ＭＯＳトランジスタＴＰＣのソースへと電源を供給す
る。

【０１２０】前記グランドＧＮＤ１は、前記相補Ｎチャ
ネルＭＯＳトランジスタＴＮＣの基板電位を供給すると
共に、前記最高電位降下ＮチャネルＭＯＳトランジスタ
ＴＮＤの基板電位を供給する。又、前記グランドＧＮＤ
２は、前記最低電位上昇ＰチャネルＭＯＳトランジスタ
ＴＰＵのドレイン及びソースを経て、前記相補Ｎチャネ
ルＭＯＳトランジスタＴＮＣのソースへと接続されてい
る。

【０１２１】このように、本第２実施例においては、最
高電位側について、前記電源ＶＤＤ１と前記電源ＶＤＤ
２との独立した電源供給経路となっている。又、前記最
低電位側についても、前記グランドＧＮＤ１と前記グラ
ンドＧＮＤ２との、１つの独立したグランドとなってい
る。このため、前記相補ＰチャネルＭＯＳトランジスタ
ＴＰＣの基板電位を容易に設定することができ、該相補
ＰチャネルＭＯＳトランジスタＴＰＣのバックバイアス
の大きさを容易に変更することができる。又、前記相補
ＮチャネルＭＯＳトランジスタＴＮＣについても、その
基板電位を任意に設定することができ、該相補Ｎチャネ
ルＭＯＳトランジスタＴＮＣのバックバイアスの大きさ
を容易に変更することができる。

【０１２２】前記図５〜前記図７を用いて前述したとお
り、前記相補ＰチャネルＭＯＳトランジスタＴＰＣのバ
ックバイアスの大きさは、その閾値電圧Ｖtpc 等に影響
を与えるものであり、前記相補ＮチャネルＭＯＳトラン
ジスタＴＮＣのそのバックバイアスの大きさは、その相
補ＮチャネルＭＯＳトランジスタＴＮＣのその閾値電圧
Ｖtnc の大きさに影響を与えるものである。又、これら
閾値電圧Ｖtpc 又閾値電圧Ｖtnc は、そのＣＭＯＳ型の
回路の特性に影響を与えるものである。

【０１２３】従って、本第２実施例のように、これら相
補ＰチャネルＭＯＳトランジスタＴＰＣのバックバイア
スの大きさや相補ＮチャネルＭＯＳトランジスタＴＮＣ
のバックバイアスの大きさを容易に変更できるようにす
ることで、その特性をより容易に変更することが可能と
なる。

【０１２４】図１０は、本発明が適用された第３実施例
の半導体集積回路の全体構成図である。

【０１２５】この図１０に示される如く、本第３実施例
の半導体集積回路は、合計n 本の入力ピンＰi １〜Ｐin
を有する。これら入力ピンから入力された信号は、それ
ぞれの入力ピンＰi １〜Ｐin毎に設けられた入力回路Ｉ
１〜Ｉn を経て、内部回路１０へと入力される。

【０１２６】一方、本第３実施例の半導体集積回路は、
合計m 本の出力ピンＰo １〜Ｐomを有する。これら出力
ピンＰo １〜Ｐomを経て、前記内部回路１０から、本第
３実施例の半導体集積回路の外部へと出力される信号
は、前記出力ピンＰo １〜Ｐom毎に設けられた出力回路
Ｏ１〜Ｏm を経て出力される。

【０１２７】図１１は、本第３実施例に用いられる入力
回路の回路図である。

【０１２８】この図１１に示される入力回路は、前記図
１０において、符号Ｉ１〜Ｉn それぞれにて示されたも
のである。

【０１２９】まず、この入力回路は、前記図９に示した
前記第２実施例と同様のインバータゲート、即ち前記相
補ＰチャネルＭＯＳトランジスタＴＰＣと、前記相補Ｎ
チャネルＭＯＳトランジスタＴＮＣと、前記最高電位降
下ＮチャネルＭＯＳトランジスタＴＮＤと、前記最低電
位上昇ＰチャネルＭＯＳトランジスタＴＰＵとにより構
成されるインバータゲートが、入力バッファとして用い
られている。又、ＮチャネルＭＯＳトランジスタＴＮ１
とＰチャネルＭＯＳトランジスタＴＰ１とによって、論
理閾値変換回路が構成されている。

【０１３０】なお、この図１１や又後述する図１２〜図
１５においては、前記図９に示した前記第２実施例と同
様に、２つの独立した電源、即ち前記電源ＶＤＤ１及び
前記電源ＶＤＤ２と、２つの独立したグランド、即ち前
記グランドＧＮＤ１及び前記グランドＧＮＤ２とを有し
たものである。即ち、これら図１１〜図１５において図
示が省略されているものの、それぞれのＰチャネルＭＯ
Ｓトランジスタの基板には、前記電源ＶＤＤ１が接続さ
れているものとする。又、それぞれのＮチャネルＭＯＳ
トランジスタの基板には、前記グランドＧＮＤ１が接続
されているものとする。

【０１３１】図１２は、本第３実施例の内部回路に用い
られるインバータゲートの回路図である。この図１２に
示されるインバータゲートは、基本的に、前記図９に示
されるものと同一のものである。

【０１３２】図１３は、本第３実施例の内部回路に用い
られる２入力ＮＡＮＤ論理ゲートの回路図である。この
２入力ＡＮＤ論理ゲートにおいては、ＰチャネルＭＯＳ
トランジスタＴＰＣa 及びＴＰＣb 、又ＮチャネルＭＯ
ＳトランジスタＴＮＣa 及びＴＮＣb によって、２入力
ＮＡＮＤの論理演算が行われている。又、このようにＮ
ＡＮＤの論理演算を行うものに対して、前記最高電位降
下ＮチャネルＭＯＳトランジスタＴＮＤと、前記最低電
位上昇ＰチャネルＭＯＳトランジスタＴＰＵとが設けら
れている。

【０１３３】図１４は、本第３実施例の内部回路に用い
られる２入力ＮＯＲ論理ゲートの回路図である。この図
１４に示されるＮＯＲ論理ゲートは、ＰチャネルＭＯＳ
トランジスタＴＰＣa 及びＴＰＣb と、ＮチャネルＭＯ
ＳトランジスタＴＮＣa 及びＴＮＣb によって、ＮＯＲ
の論理演算が行われている。又、このようにＮＯＲの論
理演算を行うものについて、前記最高電位降下Ｎチャネ
ルＭＯＳトランジスタＴＮＤと、前記最低電位上昇Ｐチ
ャネルＭＯＳトランジスタＴＰＵとが設けられている。

【０１３４】図１５は、本実施例に用いられる出力回路
の回路図である。

【０１３５】この図１５において、ＰチャネルＭＯＳト
ランジスタＴＰ４とＮチャネルＭＯＳトランジスタＴＮ
４とによって構成されるインバータゲートが、出力バッ
ファとして用いられている。又、ＮチャネルＭＯＳトラ
ンジスタＴＮ２及びＴＮ３、又、ＰチャネルＭＯＳトラ
ンジスタＴＰ２及びＴＰ３によって、論理レベルの変換
がなされている。

【０１３６】なお、２つのインバータゲートＧ１及びＧ
２、又ＡＮＤ論理ゲートＧ３によって、入力Ｓi の論理
状態の立ち上りのみ遅延させる回路が構成されている。
この回路は、前記入力Ｓi の立ち上り時には、２つの前
記インバータゲートＧ１及びＧ２の遅延時間の合計分だ
け、この立ち上りを遅延させる。一方、前記入力Ｓiの
立ち下り時には、基本的に遅延なく、この立ち下りを出
力するものである。このような信号は、前記Ｎチャネル
ＭＯＳトランジスタＴＮ４のゲートへと入力されてい
る。

【０１３７】以上説明したとおり、本第３実施例によれ
ば、例えば、前記入力回路Ｉ１〜Ｉn や、前記出力回路
Ｏ１〜Ｏm を用いて、本発明を適用した半導体集積回路
を構成することができる。更に、前記内部回路１０に
は、前記図１２に示したインバータゲートや、前記図１
３に示した２入力ＮＡＮＤ論理ゲート、又前記図１４に
示した２入力ＮＯＲ論理ゲートを用いて任意の回路を作
り込むことができる。

【０１３８】なお、これらインバータゲートや２入力Ｎ
ＡＮＤ論理ゲートや２入力ＮＯＲ論理ゲートと同様に、
前記最高電位降下ＮチャネルＭＯＳトランジスタＴＮＤ
や前記最低電位上昇ＰチャネルＭＯＳトランジスタＴＰ
Ｕを用いることで、他の形態の論理ゲート、例えばより
入力数の多いＮＡＮＤ論理ゲートやＮＯＲ論理ゲート、
あるいはＡＮＤ論理ゲートやＯＲ論理ゲート等も構成す
ることが可能である。

【０１３９】図１６は、本発明が適用された第４実施例
の半導体集積回路に用いられるインバータゲートの模式
的な回路図である。又、図１７は、該インバータゲート
の半導体集積回路レイアウト図である。図１８は、本発
明が適用された第５実施例の半導体集積回路に用いられ
る４入力ＮＡＮＤ論理ゲートの模式的な回路図である。
又、図１９は、該第５実施例の４入力ＮＡＮＤ論理ゲー
トの半導体集積回路レイアウト図である。図２０は、本
発明が適用された第６実施例の半導体集積回路に用いら
れるインバータゲートの模式的な回路図である。又、図
２１は、該第６実施例のインバータゲートの半導体集積
回路レイアウト図である。

【０１４０】まず、前記第４及び前記第５実施例のイン
バータゲートは、いずれも、等価的には、前記図８に示
した前記第１実施例のインバータゲートと同一のもので
ある。又、これら第４実施例〜第６実施例は、それぞれ
のＰウェル領域Ｐw １及びＰw ２、又Ｎウェル領域Ｎw
１及びＮw ２がそれぞれが有する、４個のＭＯＳトラン
ジスタを用いたものである。

【０１４１】まず、前記Ｐウェル領域Ｐw ２において
は、図１７、図１９、図２１に示す如く、ゲートＧ１〜
ゲートＧ４それぞれを用いた最大４個のＮチャネルＭＯ
Ｓトランジスタを形成することが可能となっている。前
記Ｎウェル領域Ｎw １においては、ゲートＧ５〜Ｇ８そ
れぞれを用いて、最大４個のＰチャネルＭＯＳトランジ
スタを形成することが可能となっている。前記Ｐウェル
領域Ｐw １においては、ゲートＧ９〜Ｇ１２それぞれを
用いた、最大４個のＮチャネルＭＯＳトランジスタを形
成することが可能となっている。前記Ｎウェル領域Ｎw
２においては、ゲートＧ１３〜Ｇ１６を用いた、最大４
個のＰチャネルＭＯＳトランジスタを形成することが可
能となっている。

【０１４２】まず、前記第４実施例においては、前記Ｐ
ウェル領域Ｐw ２において、前記ゲートＧ１を用いたＮ
チャネルＭＯＳトランジスタによって、前記最高電位降
下ＮチャネルＭＯＳトランジスタＴＮＤを形成してい
る。前記Ｎウェル領域Ｎw １において、前記ゲートＧ５
を用いたＰチャネルＭＯＳトランジスタＴＰＣa によっ
て、前記相補ＰチャネルＭＯＳトランジスタを構成して
いる。前記Ｐウェル領域Ｐw １において、前記ゲートＧ
９を用いたＮチャネルＭＯＳトランジスタＴＮＣa によ
って、前記相補ＮチャネルＭＯＳトランジスタが形成さ
れている。前記Ｎウェル領域Ｎw ２において、前記ゲー
トＧ１３を用いたＰチャネルＭＯＳトランジスタによっ
て、前記最低電位上昇ＰチャネルＭＯＳトランジスタＴ
ＰＵが作り込まれている。

【０１４３】なお、本第４実施例においては、前記Ｐウ
ェル領域Ｐw ２での前記ゲートＧ２〜Ｇ４それぞれを用
いたＮチャネルＭＯＳトランジスタは利用されていな
い。前記Ｎウェル領域Ｎw １の前記ゲートＧ６〜Ｇ８そ
れぞれを用いたＰチャネルＭＯＳトランジスタＴＰＣb
〜ＴＰＣd は利用されていない。前記Ｐウェル領域Ｐw
１の前記ゲートＧ１０〜Ｇ１２それぞれを用いたＮチャ
ネルＭＯＳトランジスタＴＮＣb 〜ＴＮＣd は利用され
ていない。前記Ｎウェル領域Ｎw ２の前記ゲートＧ１４
〜Ｇ１６それぞれを用いたＰチャネルＭＯＳトランジス
タは利用されていない。

【０１４４】次に、前記第５実施例においては、前記Ｐ
ウェル領域Ｐw ２のゲートＧ１を用いたＮチャネルＭＯ
Ｓトランジスタによって、前記最高電位降下Ｎチャネル
ＭＯＳトランジスタが形成されている。該Ｐウェル領域
Ｐw ２でのゲートＧ２〜Ｇ４を用いたＮチャネルＭＯＳ
トランジスタは利用されていない。

【０１４５】前記Ｎウェル領域Ｎw １において、前記ゲ
ートＧ５〜Ｇ８それぞれを用いたＰチャネルＭＯＳトラ
ンジスタ、又、前記Ｐウェル領域Ｐw １の前記ゲートＧ
９〜Ｇ１２それぞれを用いたＮチャネルＭＯＳトランジ
スタによって、４入力ＮＡＮＤ論理の論理演算が行われ
ている。

【０１４６】又、前記Ｎウェル領域Ｎw ２の前記ゲート
Ｇ１６を用いたＰチャネルＭＯＳトランジスタによっ
て、前記最低電位上昇ＰチャネルＭＯＳトランジスタＴ
ＰＵが形成されている。該Ｎウェル領域Ｎw ２の前記ゲ
ートＧ１３〜Ｇ１６それぞれを用いたＰチャネルＭＯＳ
トランジスタは利用されていない。

【０１４７】次に、前記第６実施例は、前記Ｎウェル領
域Ｎw １と、前記Ｐウェル領域Ｐw１との、２つの領域
のみを用いたものとなっている。

【０１４８】まず、前記Ｎウェル領域Ｎw １の前記ゲー
トＧ８を用いたＰチャネルＭＯＳトランジスタによっ
て、前記最低電位上昇ＰチャネルＭＯＳトランジスタＴ
ＰＵが形成されている。ゲートＧ５を用いたＰチャネル
ＭＯＳトランジスタによって、前記相補ＰチャネルＭＯ
ＳトランジスタＴＰＣが形成されている。

【０１４９】前記Ｐウェル領域Ｐw １の前記ゲートＧ１
２を用いたＮチャネルＭＯＳトランジスタによって、前
記最高電位降下ＮチャネルＭＯＳトランジスタＴＮＤが
形成されている。前記ゲートＧ９を用いたＮチャネルＭ
ＯＳトランジスタによって、前記相補ＮチャネルＭＯＳ
トランジスタＴＮＣが形成されている。

【０１５０】なお、本第６実施例において、前記Ｎウェ
ル領域Ｎw １の前記ゲートＧ６及びＧ７それぞれを用い
たＰチャネルＭＯＳトランジスタは利用されていない。
又、前記Ｐウェル領域Ｐw １の前記ゲートＧ１０及びＧ
１２それぞれを用いたＮチャネルＭＯＳトランジスタも
利用されていない。

【０１５１】これら第４実施例〜第６実施例に示すとお
り、配線層以降のみカスタム化された、セミカスタム形
式の半導体集積回路においても、本発明を適用すること
が可能である。これら第４実施例〜第６実施例では、各
Ｐウェル領域Ｐw １及びＰw２又Ｎウェル領域Ｎw １及
びＮw ２等のトランジスタセルのゲートや拡散領域は共
通化されている。共通化されたゲート等をカスタム化さ
れた配線で接続することで、ユーザの所望の回路を作り
込むことができるゲートアレイ方式となっている。この
ようなトランジスタセルを用いた半導体集積回路や、ゲ
ートアレイ方式の半導体集積回路であっても、前記最高
電位降下ＮチャネルＭＯＳトランジスタや前記最低電位
上昇ＰチャネルＭＯＳトランジスタを作り込んで、前記
相補ＰチャネルＭＯＳトランジスタと前記相補Ｎチャネ
ルＭＯＳトランジスタとを対としたＣＭＯＳ型の回路に
おいて、本発明を適用することは可能である。

【０１５２】

【発明の効果】以上説明したとおり、本発明によれば、
論理ゲート等の構成の基本要素として用いられるＣＭＯ
Ｓ型の回路にあって、まず、論理回路の動作速度向上を
図ると共に、更に、消費電力の削減を図るだけでなく、
合せて、ラッチアップ現象が発生してしまう恐れを低減
することができるという優れた効果を得ることができ
る。例えば、ジャンクション容量低減による入力負荷容
量低減等によって、論理回路の動作速度向上を図ること
ができる。あるいは、電源電流等の電流を減少させるこ
とで、消費電力を削減すると共に、寄生トランジスタに
よるラッチアップ現象の発生を抑えることも可能であ
る。

【０１５３】なお、一般的に、論理回路の動作速度と消
費電力とは相反する関係にある。従って、本発明の効果
を考える上で、この点を配慮する必要がある。即ち、動
作速度向上の効果のみを狙ったり、消費電力削減の効果
のみを狙うことも考えることができる。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明におけるＰチャネルＭＯＳトランジスタ
あるいＮチャネルＭＯＳトランジスタにおける各部の電
位及び電位差を示す線図

【図３】本発明における動作作用を説明するＰチャネル
ＭＯＳトランジスタの断面図

【図４】本発明における動作作用を説明するＮチャネル
ＭＯＳトランジスタの断面図

【図５】本発明の動作作用を説明するためのＭＯＳトラ
ンジスタのバックバイアスと閾値電圧との関係を示すグ
ラフ

【図６】本発明の動作作用を説明する第１のタイムチャ
ート

【図７】本発明の動作作用を説明する第２のタイムチャ
ート

【図８】本発明が適用された第１実施例の半導体集積回
路に用いられるインバータゲートの回路図

【図９】本発明が適用された第２実施例の半導体集積回
路に用いられるインバータゲートの回路図

【図１０】本発明が適用された第３実施例の半導体集積
回路の全体ブロック図

【図１１】前記第３実施例に用いられる入力回路の回路
図

【図１２】前記第３実施例の内部回路に用いられるイン
バータゲートの回路図

【図１３】前記第３実施例の内部回路に用いられる２入
力ＮＡＮＤ論理ゲートの回路図

【図１４】前記第３実施例の内部回路に用いられる２入
力ＮＯＲ論理ゲートの回路図

【図１５】前記第３実施例に用いられる出力回路の回路
図

【図１６】本発明が適用された第４実施例の半導体集積
回路に用いられるインバータゲートの模式的な回路図

【図１７】前記第４実施例の前記インバータゲートの半
導体集積回路レイアウト図

【図１８】本発明が適用された第５実施例の半導体集積
回路に用いられる４入力ＮＡＮＤ論理ゲートの模式的な
回路図

【図１９】前記第５実施例に用いられる前記４入力ＮＡ
ＮＤ論理ゲートの半導体集積回路レイアウト図

【図２０】本発明が適用された第６実施例の半導体集積
回路に用いられるインバータゲートの模式的な回路図

【図２１】前記第６実施例の前記インバータゲートの半
導体集積回路レイアウト図

【図２２】従来の半導体集積回路に用いられるインバー
タゲートの回路図

【図２３】前記従来のインバータゲートの半導体集積回
路レイアウト図

【図２４】前記従来のインバータゲートの断面図

【図２５】前記従来のインバータゲートの動作を示すタ
イムチャート

【図２６】前記従来のインバータゲートにおけるラッチ
アップ現象を示す寄生トランジスタを示す回路図

【符号の説明】

ＴＰＣ…相補ＰチャネルＭＯＳトランジスタＴＮＣ…相補ＮチャネルＭＯＳトランジスタＤ…最高電位降下手段Ｕ…最低電位上昇手段ＴＮＤ…最高電位降下ＮチャネルＭＯＳトランジスタＴＰＵ…最低電位上昇ＰチャネルＭＯＳトランジスタＳi …入力Ｓo …出力Ｇ…ゲートＤ…ドレインＳ…ソースＶg …ゲート電圧Ｖd …ドレイン電圧Ｖs …ソース電圧Ｖgs…ゲート−ソース間電圧Ｖbg…バックバイアス電圧Ｖds…ソース−ドレイン間電圧ＶＤＤ、ＶＤＤ１、ＶＤＤ２…電源電圧ＧＮＤ、ＧＮＤ１、ＧＮＤ２…グランドＶmax …最高電位Ｖmx２…降下最高電位Ｖmin …最低電位Ｖmn２…上昇最低電位Ｐi １〜Ｐin…入力ピンＰo １〜Ｐom…出力ピンＩ１〜Ｉn …入力回路Ｏ１〜Ｏm …出力回路１０…内部回路Ｇ１〜Ｇ１６…ゲートＰw １、Ｐw ２…Ｐウェル領域Ｎw １、Ｎw ２…Ｎウェル領域

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/0175 8839−5ＪＨ０３Ｋ 19/00 １０１Ｆ

Claims

【特許請求の範囲】

【請求項１】最高電位側に用いられる相補ＰチャネルＭ
ＯＳトランジスタと、最低電位側に用いられる相補Ｎチ
ャネルＭＯＳトランジスタとを対としたＣＭＯＳ型の回
路を有する半導体集積回路において、前記最高電位側にそのドレイン及びそのゲートが接続さ
れ、又、前記相補ＰチャネルＭＯＳトランジスタのソー
ス側にそのソースが接続された最高電位降下Ｎチャネル
ＭＯＳトランジスタを有し、前記最高電位より低い降下
最高電位を発生し、これを前記相補ＰチャネルＭＯＳト
ランジスタのソース側へ供給する最高電位降下手段と、前記最低電位側にそのドレイン及びそのゲートが接続さ
れ、又、前記相補ＮチャネルＭＯＳトランジスタのソー
ス側にそのソースが接続された最低電位上昇Ｐチャネル
ＭＯＳトランジスタを有し、前記最低電位より高い上昇
最低電位を発生し、これを前記相補ＮチャネルＭＯＳト
ランジスタのソース側へ供給する最低電位上昇手段とを
備えたことを特徴とする半導体集積回路。
【請求項２】請求項１において、前記最高電位を供給する動作最高電位供給経路とは別に
設けられた、前記相補ＰチャネルＭＯＳトランジスタの
基板電位を供給し、且つ、前記最低電位上昇Ｐチャネル
ＭＯＳトランジスタの基板電位を供給する基板最高電位
の供給経路を備えると共に、更に、前記最低電位を供給する動作最低電位供給経路と
は別に設けられた、前記相補ＮチャネルＭＯＳトランジ
スタの基板電位を供給し、且つ、前記最高電位降下Ｎチ
ャネルＭＯＳトランジスタの基板電位を供給する基板最
低電位の供給経路を備えるようにしたことを特徴とする
半導体集積回路。
【請求項３】請求項１又は２のいずれか１つにおいて、前記相補ＰチャネルＭＯＳトランジスタのそのソース電
位と、前記相補ＮチャネルＭＯＳトランジスタのそのソ
ース電位との差である電源電位差と、前記相補ＰチャネルＭＯＳトランジスタのその閾値電圧
と、前記相補ＮチャネルＭＯＳトランジスタのその閾値
電圧との和である閾値合計電圧とについて、前記電源電
位差の方が、前記閾値合計電圧よりも低くされているこ
とを特徴とする半導体集積回路。
【請求項４】請求項１ないしは３のいずれか１つにおい
て、論理状態のＨ状態及びＬ状態に対応する、前記ＣＭＯＳ
型の回路の入力信号の振幅あるいは出力信号の振幅の少
なくとも一方が、前記降下最高電位から前記上昇最低電
位までの範囲内とされていることを特徴とする半導体集
積回路。