JPH01295518A

JPH01295518A - 半導体集積遅延回路

Info

Publication number: JPH01295518A
Application number: JP63126237A
Authority: JP
Inventors: Yasushi Yasuda; 保田　康; Ryuichi Yoda; 竜一依田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-05-24
Filing date: 1988-05-24
Publication date: 1989-11-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要）遅延ｍを任意に選択設定する半導体＋ＪＶ４遅延回路に
関し、スキューがなく、使い勝手の良いことを目的とし、被遅延信号の通過経路を選択信号に応じて選択し、該被
遅延信号に対する遅延δを任意に選択設定する半導体集
積遅延回路において、選択信号の１ビットに応じたいず
れか一方が被遅延信号を反転して出力するＨいに同一構
成の第１及び第２の論理回路と、該第１の論理回路の出
力する被遅延信号を反転して次段に供給する該第１の論
理回路と同一構成の第３の論理回路と、該第１乃至第３
の論理回路の各１個よりなる各段を縦Ｖ：接続してなり
、最終段の第３の論理回路の出力する被遅延信号を反転
して出力する該第１の論理回路と同一構成の第４の論理
回路と、各段の第２の論理回路及び該第４の論理回路夫
々の出力する被遅延信号を反転して出力する該第１の論
理回路と同一構成の第５の論理回路とを有し構成する。

〔産業上の利用分野〕

本発明は半脣体集１遅延回路に関し、特に遅延ωを任意
に選択設定する半導体集積遅延回路に関する。

複数の基板からなる装置内で異なる基板間で同一のクロ
ック信号を必要とするとき、各基板でのクロック信号の
タイミング調整を行なう回路として、アクティブ・デイ
レイ・ラインと呼ばれる半導体遅延回路が用いられてい
る。

〔従来の技術〕

このような半導体集積遅延回路として本出願が昭和６２
年１０月３０日に提案した特願昭６２−２７４９７９号
等がある。

第４図は上記の提案になる半導体集積μ延回路の一例の
回路図を示す。同図中、端子１ｏに入来したクロック等
の信号は縦続接続されたバッフ７１１〜１４夫々で遅延
されバッファ１１〜１４夫々の出力する信号はアンド回
路１５〜１８夫々に供給される。

また、端子１９．２０に入来した２ビットの選択信号は
インバータ２１．２２及びバッファ２３゜２４夫々を介
してアンド回路１５〜１８に供給され、選択Ｇｒ号に応
じた単一のアンド回路が導通状態となって、バッファ１
１〜１４のうちいずれが１つの出力する信号が取り出さ
れる。アンド回路１５〜１８夫々の出力する信号はオア
回路２５を通して端子２６から出力される。

〔発明が解決しようとする問題点〕

上記の従来回路ではｔｚｉ　ｏに入来した信号はバッフ
ァ１１〜１４、アンド回路１５〜１８、オア回路２５と
種類の異なる論理回路を通って端子２６から出力される
。

例えばバッファ１１・〜１４夫々については、第５図（
Ａ）に示す信号が入来すると、これを遅延して同図（Ｂ
）の信号を出力する。このとき立上りの遅延時間ＴＬＨ
と立下りの遅延時間ＴＨＬとが責なるスキｌ−を有して
いる。これはアンド回路１５〜１８及びオア回路夫々に
ついても同様である。このためスキューのない遅延時間
を得にくいという問題があった。

また、バッファ１１〜１４、アンド回路１５〜１８、オ
ア回路２５と種類の異なる論理回路夫々で遅延ｒＩ間が
異なる。このため、信号をバッファ１１とアンド回路１
５とオア回路２５とで遅延する第１モードの遅延時間に
対して、バッファ１１゜１２とアンド回路１６とオア回
路２５とで遅延する第２モード、バッファ１１．１２．
１３とアンド回路１７とオア回路２５とで遅延する第３
モード、バッファ１１．１２．１３．１４とアンド回路
１８とオア回路２５とで遅延する第４モード夫々の遅延
時間が整数倍とならず、使い勝手が悪いという問題があ
った。

本発明は上記の点に名みなされＩζもので、スキューが
なく、使い勝手の良い″＋−導体集積遅延回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

本発明の半導体集積遅延回路は、被遅延信号の通過経路を選択信号に応じて選択し、被遅
延信号に対する遅延８を任意に選択設定する半導体集積
遅延回路において、選択信号の１ビットに応じたいずれか−ｈが被遅延信号
を反転して出力する互いに同一構成の第１及び第２の論
理回路（３１，３２，３４，３５゜３７．３８．４０．
４１）と、第１の論理回路（３１，３４，３７，４０）の出力する
被遅延信号を反転して次段に供給する第１の論理回路（
３１，３４，３７，４０）と同一構成の第３の論理回路
（３３，３６，３９，４２）と、第１乃至第３の論理回路（３１〜４２）の各１囮よりな
る各段を！ｌ続接続してなり、最終段の第３の論理回路
（４２）の出力する被遅延信号を反転して出力する第１
の論理回路（３１，３４，３７，４０）と同一構成の第
４の論理回路（４３）と、各段の第２の論理回路（３２，３５，３８゜４１）及び
第４の論理回路（４３）夫々の出力する被遅延信号を反
転して出力する第１の論理回路（３１，３４，３７，４
０）と同一構成の第５の論理回路（４４）とを有する。

〔作用〕

本発明においては、第１段の第２の論理回路（３２）を
選択することで２個の論理回路夫々で反転かつ遅延され
た被Ｒ延イ８号を得、Ｎ（Ｎは２以上の整数）段の第２
の論理回路を選択し、かつＮ段より前の第１の論理回路
を選択することにより２Ｎ個の論理回路夫々で反転かつ
遅延された被遅延信号を得、また全段の第１の論理回路
を選択することで２（Ｍ＋１）個（Ｍは全段の段数）の
論理回路夫々で反転かつ遅延された被遅延信号を得るこ
とができる。

ここで第１乃至第５の論理回路は同一構成であるため、
偶数個の論理回路式々で反転された被遅延（ｇ号の立上
りの遅延時間と立下がりの遅延時間とは同一となりスキ
１−がなく、上記選択信号に応じて得られる遅延時間が
論理回路２個分の遅延時間の整数倍で使い勝手が良い。

〔実施例〕

第１図は本発明の半導体集積回路の一実施例の回路図を
示す。

同図中、端子３０にはクロック等の信号が入来し、ナン
ド回路３１．３２夫々に供給される。ナンド回路３１の
出力する信号はプント回路３３を通してナンド回路３４
．３５夫々に供給され、ナンド回路３４の出力する信号
はナンド回路３６を通してナンド回路３７．３８夫々に
供給され、ナンド回路３７の出力する信号はナンド回路
３９を通してナンド回路４０．４１夫々に供給され、ナ
ンド回路４０の出力する信号はナンド回路４２゜４３を
通しナンド回路３２．３５，３８．４１夫々の出力する
信号と共にナンド回路４４に供給される。

また、端子５０・〜５３夫々に入来する４ビットの選択
信号８１．８２．８３．８４夫々はそ−のままナンド回
路３１．３４．３７．４０夫々に供給されると共に、イ
ンバータ５４〜５７夫々で反転されてナンド回路３２．
３５．３８．４１夫々に供給される。

上記のナンド回路３１〜３３は第１段、ナンド回路３４
〜３６は第２段、ナンド回路３７〜３９は第３段、ナン
ド回路４０〜４２は第４段を構成しており、各段のナン
ド回路３１．３４．３７゜４０夫々が第１の論理回路、
ナンド回路３２゜３５．３８．４１夫々が第２の論理回
路、ナンド回路３３．３６，３９．４２夫々が第３の論
理回路であり、ナンド回ｇ４３．４４夫々が第４、第５
の論理回路である。これらのナンド回路３１〜４４及び
５４〜５７は半導体集積化されている。

ナンド回路３１〜４４夫々は第２図に示す構成の５人力
のトランジスタ回路である。第２図中、マルチエミッタ
のトランジスタＱ＋は入力端子６０ａ〜６０ｃが全てＨ
レベルのときダイオードとして働き、トランジスタＱ１
のベース電流はトランジスタ０２ベースに流れてトラン
ジスタＱ２゜Ｑ４が導通し、かつトランジスタＱ３が遮
断して出力端子６１はＬレベルとなる。端子６０ａ〜６
０Ｇのいずれかが［、レベルのときトランジスタＱ１の
ベース電流はＬレベルとされたエミッタに流れ、トラン
ジスタＱ２　、Ｑ４がｌＸ断し、かつトランジスタＱ３
が導通して端子６１はＨレベルとなる。

第１図において、プント回路３１．３２．３４゜３５．
３７．３８．４０．４１夫々は３つの入力端子をトルベ
ルに固定されるか又はオーブンとされて２人力ナンドと
して動作し、ナンド回路３３゜３６．３９．４２．４３
は４つの入力端子をトルベルに固定されるか、又はオー
ブンとされてインバータとして動作する。

ここで、端’７’　５０の選択信号Ｓ１をトルベルとす
ると（第１モード）、選択信号８２〜Ｓ４のレベルに拘
わらｆ、ＧＦＦ３０に入来した信号は２段のナンド回路
３２．４４夫々で反転されて端子４５より出力される。

また、端子５０の選択信号Ｓ１をトルベルとしく端子５
０をオーブンでも良い）、端子５１の選択信号＄２をＥ
レベルとすると（第２モード）、選択信号８３．８４の
レベルに拘わらず、端子３０に入来した信号は４段のナ
ンド回路３１゜３３．３５．４４夫々で反転されて端′
Ｆ４５より出力される。

また、端子５０．５１の選択信号８１．３２をトルベル
としく端子５０．５１をオーブンでも良い）、端子５２
の選択信号Ｓ３を［、レベルとすると（第３モード）、
選択信Ｒ８４のレベルに拘わらず、端子３０に入来した
信号は６段のナンド回路３１，３３．３４，３６．３８
．４４夫々で反転されて端子４５より出力される。

また、端子５０．５１．５２の選択信号８１゜３２．３
３をトルベルとしく端子５０．５１゜５２をオーブンで
も良い）、端子５３の選択信号Ｓ２を［、レベルとする
と（第４モード）、端子３０に入来した信号は８段のナ
ンド回路３１゜３４．３６，３７，３９．４１．４４夫
々で反転されて端子４５より出力される。

また、端子５０，５１，５２．５３の選択信号３１．８
２．３３．８４を全てトルベルとすると（端子５０．５
１，５２．５３をオーブンでも良い）、端子３０に入来
した信号は１０段のナンド回路３１，３３．３４，３６
．３７．３９，４０゜４２．４３．４４夫々で反転され
て端子４５より出力される。

このように、第１図の回路では端子３０に入来した信号
は偶数個のナンド回路を経て端子４５より出力される。

端子３０に入来した第３図（Ａ＞の如き信号は例えばプ
ント回路３２を通って同図（Ｂ）に示す波形とされる。

このときの遅延時間ＴＨＬＩ　とＴ＋、＋＋　とは異な
る。この同図（Ｂ）の信号はナンド回路４４を通って同
図（Ｃ）に示す波形とされる。プント回路３２と４４と
は同一構成であるため、遅延時間ＴＬＩ−１２はＴＬ　
Ｈｌと同一で、また遅延時間ＴＨ１２はＴ１４１−１　
と同一である。このため、第３図（Ａ）の信号に対する
同図（Ｃ）の信号の遅延時間Ｔ！とＴ２とは同一となり
、スキューがない。これは他の偶数個のナンド回路でも
同様である。

また、第１モードによる遅延時間ＴＩに対して第２．第
３．第４．第５モード人々の遅延時間は２・Ｔ１，３・
Ｔ＋　、４・Ｔ１．５・Ｔ１と整数倍となり、［、レベ
ルの選択信号を与える端子に比例した遅延時間が得られ
、使い勝手が良い。

なお、第２モードで選択信号Ｓ１を１」レベルとし、第
３モードで選択信号８１．８２をトルベルとし、第４モ
ードで選択信号８１〜Ｓ３をＩ］レベルとし、第５モー
ド′Ｃ選択信号８１〜Ｓ４をトルベルとすれば、被遅延
信号の通過経路以外のナンド回路は゛Ｈ″又は゛Ｌ″レ
ベルに固定され、ノイズのＩＩＩを受けず、誤動作のお
それがない。

〔発明の効果〕

上述の如く、本発明の半導体集積遅延回路によれば、ス
キューがなく被遅延信号の波形の歪みを防止でき、選択
信号に応じて遅延時間を順次整数倍に設定でき使い勝手
が良く、実用土きわめて有用である。

【図面の簡単な説明】

第１図は本発明の゛ｒ導体集ｖ４遅延回路の一実施例の
回路図、第２図はナンド回路の一実施例のトランジスタ回路図、第３図は第１図の回路を説明するための波形図、第４図
は従来回路の一例の回路図、第５図は第４図の回路を説明するための図である。図において、３１〜４４はプント回路、５４へ・５７はインバータ、Ｑｌはマルヂエミッタトランジスタ、０２〜Ｑ４はトランジスタを示す。１２ｒＭ第３図第４図第ざ図

Claims

【特許請求の範囲】被遅延信号の通過経路を選択信号に応じて選択し、該被
遅延信号に対する遅延量を任意に選択設定する半導体集
積遅延回路において、選択信号の１ビットに応じたいずれか一方が被遅延信号
を反転して出力する互いに同一構成の第１及び第２の論
理回路（３１、３２、３４、３５、３７、３８、４０、
４１）と、該第１の論理回路（３１、３４、３７、４０）の出力す
る被遅延信号を反転して次段に供給する該第１の論理回
路（３１、３４、３７、４０）と同一構成の第３の論理
回路（３３、３６、３９、４２）と、該第１乃至第３の論理回路（３１〜４２）の各１個より
なる各段を縦続接続してなり、最終段の第３の論理回路（４２）の出力する被遅延信号
を反転して出力する該第１の論理回路（３１、３４、３
７、４０）と同一構成の第４の論理回路（４３）と、各段の第２の論理回路（３２、３５、３８、４１）及び
該第４の論理回路（４３）夫々の出力する被遅延信号を
反転して出力する該第１の論理回路（３１、３４、３７
、４０）と同一構成の第５の論理回路（４４）とを有す
ることを特徴とする半導体集積遅延回路。